JP2003197641A - 接合型電界効果トランジスタ、及び接合型電界効果トランジスタの製造方法 - Google Patents
接合型電界効果トランジスタ、及び接合型電界効果トランジスタの製造方法Info
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- 230000005669 field effect Effects 0.000 title claims abstract description 45
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 239000004065 semiconductor Substances 0.000 claims abstract description 561
- 239000002019 doping agent Substances 0.000 claims description 30
- 238000000034 method Methods 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 6
- 108091006146 Channels Proteins 0.000 abstract description 71
- 102000004129 N-Type Calcium Channels Human genes 0.000 abstract description 36
- 108090000699 N-Type Calcium Channels Proteins 0.000 abstract description 36
- 230000015556 catabolic process Effects 0.000 abstract description 14
- 230000003247 decreasing effect Effects 0.000 abstract 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 31
- 229910010271 silicon carbide Inorganic materials 0.000 description 31
- 229910052751 metal Inorganic materials 0.000 description 13
- 239000002184 metal Substances 0.000 description 13
- 239000012535 impurity Substances 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 239000000969 carrier Substances 0.000 description 6
- 230000005684 electric field Effects 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 102100031102 C-C motif chemokine 4 Human genes 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 101100321669 Fagopyrum esculentum FA02 gene Proteins 0.000 description 1
- 101000777471 Homo sapiens C-C motif chemokine 4 Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910021478 group 5 element Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 235000015067 sauces Nutrition 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
- H01L29/8083—Vertical transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
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- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
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Abstract
(57)【要約】
【課題】 ドレイン耐圧を維持しつつオン抵抗を低減で
きる接合型電界効果トランジスタを提供する。 【解決手段】 本発明に係る縦型ＪＦＥＴ１は、ｎ+型
ドレイン半導体部２と、ｎ型ドリフト半導体部３と、ｎ
型チャネル半導体部４１と、ｐ+型ゲート半導体部５
１，５２と、ｎ+型ソース半導体部６１とを備える。ｎ
型ドリフト半導体部３は、その主面が領域３ａ〜３ｃを
有し、ｎ+型ドレイン半導体部２上に設けられている。
ｐ+型ゲート半導体部５１，５２は、ｎ型ドリフト半導
体部３の領域３ａ，３ｃ上に設けられる。ｎ+型ソース
半導体部６１は、領域３ｂ上に設けられる。ｎ型チャネ
ル半導体部４１は、ｎ型ドリフト半導体部３とｎ+型ソ
ース半導体部６１との間に位置すると共に、ｐ+型ゲー
ト半導体部５１，５２に制御されるようにｐ+型ゲート
半導体部５１，５２との間に設けられる。
きる接合型電界効果トランジスタを提供する。 【解決手段】 本発明に係る縦型ＪＦＥＴ１は、ｎ+型
ドレイン半導体部２と、ｎ型ドリフト半導体部３と、ｎ
型チャネル半導体部４１と、ｐ+型ゲート半導体部５
１，５２と、ｎ+型ソース半導体部６１とを備える。ｎ
型ドリフト半導体部３は、その主面が領域３ａ〜３ｃを
有し、ｎ+型ドレイン半導体部２上に設けられている。
ｐ+型ゲート半導体部５１，５２は、ｎ型ドリフト半導
体部３の領域３ａ，３ｃ上に設けられる。ｎ+型ソース
半導体部６１は、領域３ｂ上に設けられる。ｎ型チャネ
ル半導体部４１は、ｎ型ドリフト半導体部３とｎ+型ソ
ース半導体部６１との間に位置すると共に、ｐ+型ゲー
ト半導体部５１，５２に制御されるようにｐ+型ゲート
半導体部５１，５２との間に設けられる。
Description
【０００１】
【発明の属する技術分野】本発明は、接合型電界効果ト
ランジスタ、及び接合型電界効果トランジスタの製造方
法に関する。
ランジスタ、及び接合型電界効果トランジスタの製造方
法に関する。
【０００２】
【従来の技術】ゲート電圧によりソース電極とドレイン
電極間の電流を制御する電庄制御素子として、横型の接
合型電界効果トランジスタ（ＪＦＥＴ：Junction Field
Effect Transistor）が使用されている。横型ＪＦＥＴ
は、チャネル領域を流れる多数キャリアの量を制御する
ことによりドレイン電流を制御する。この制御は、ゲー
ト領域に形成されたｐｎ接合における空乏層の幅を変化
させて行う。
電極間の電流を制御する電庄制御素子として、横型の接
合型電界効果トランジスタ（ＪＦＥＴ：Junction Field
Effect Transistor）が使用されている。横型ＪＦＥＴ
は、チャネル領域を流れる多数キャリアの量を制御する
ことによりドレイン電流を制御する。この制御は、ゲー
ト領域に形成されたｐｎ接合における空乏層の幅を変化
させて行う。
【０００３】
【発明が解決しようとする課題】発明者は、ＪＦＥＴの
開発に携わっている。発明者は、ＪＦＥＴのドレイン耐
圧を向上するためには、次のような手法があると考えて
いる。その一つは、チャネル部とドレインとの間にドリ
フト領域を設けることであり、別のものは、ドリフト領
域の不純物濃度を低くすることである。
開発に携わっている。発明者は、ＪＦＥＴのドレイン耐
圧を向上するためには、次のような手法があると考えて
いる。その一つは、チャネル部とドレインとの間にドリ
フト領域を設けることであり、別のものは、ドリフト領
域の不純物濃度を低くすることである。
【０００４】しかしながら、発明者の検討によれば、こ
れら何れの手法によっても、ＪＦＥＴのオン抵抗は増加
してしまう。すなわち、オン抵抗の増加を抑えることが
可能なＪＦＥＴが求められている。そこで、本発明の目
的は、ドレイン耐圧を維持しつつオン抵抗を低減できる
接合型電界効果トランジスタ、及び接合型電界効果トラ
ンジスタの製造方法を提供することである。
れら何れの手法によっても、ＪＦＥＴのオン抵抗は増加
してしまう。すなわち、オン抵抗の増加を抑えることが
可能なＪＦＥＴが求められている。そこで、本発明の目
的は、ドレイン耐圧を維持しつつオン抵抗を低減できる
接合型電界効果トランジスタ、及び接合型電界効果トラ
ンジスタの製造方法を提供することである。
【０００５】この課題を解決するために、発明者らは検
討を行った。その結果、基板に形成されるＪＦＥＴにお
いて、基板の表面から裏面へ向かう方向に電流を流す構
造のＪＦＥＴ（以下、「縦型ＪＦＥＴ」と記す。）の着
想を得た。そして、この縦型ＪＦＥＴの構造において、
オン抵抗を小さくするために検討を続けた結果、次のよ
うな発明をするに至った。
討を行った。その結果、基板に形成されるＪＦＥＴにお
いて、基板の表面から裏面へ向かう方向に電流を流す構
造のＪＦＥＴ（以下、「縦型ＪＦＥＴ」と記す。）の着
想を得た。そして、この縦型ＪＦＥＴの構造において、
オン抵抗を小さくするために検討を続けた結果、次のよ
うな発明をするに至った。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明に係る接合型電界効果トランジスタは、ドレ
イン半導体部と、ドリフト半導体部と、第１のゲート半
導体部と、第２のゲート半導体部と、第１のソース半導
体部と、チャネル半導体部とを備える。ドリフト半導体
部は、その主面が第１、第２及び第３の領域を有し、ド
レイン半導体部上に設けられている。第１のゲート半導
体部は、ドリフト半導体部の第１の領域上に設けられ、
ドリフト半導体部の導電型と逆導電型を有する。第２の
ゲート半導体部は、ドリフト半導体部の第３の領域上に
設けられ、ドリフト半導体部の導電型と逆導電型を有す
る。チャネル半導体部は、前記第２の領域上に設けら
れ、前記第１のゲート半導体部と前記第２のゲート半導
体部に制御されるように前記第１のゲート半導体部と前
記第２のゲート半導体部との間に位置しており、前記ド
レイン半導体部の導電型と同一の導電型を有する。第１
のソース半導体部は、前記チャネル半導体部上に設けら
れ、前記ドレイン半導体部の導電型と同一導電型を有す
る。
に、本発明に係る接合型電界効果トランジスタは、ドレ
イン半導体部と、ドリフト半導体部と、第１のゲート半
導体部と、第２のゲート半導体部と、第１のソース半導
体部と、チャネル半導体部とを備える。ドリフト半導体
部は、その主面が第１、第２及び第３の領域を有し、ド
レイン半導体部上に設けられている。第１のゲート半導
体部は、ドリフト半導体部の第１の領域上に設けられ、
ドリフト半導体部の導電型と逆導電型を有する。第２の
ゲート半導体部は、ドリフト半導体部の第３の領域上に
設けられ、ドリフト半導体部の導電型と逆導電型を有す
る。チャネル半導体部は、前記第２の領域上に設けら
れ、前記第１のゲート半導体部と前記第２のゲート半導
体部に制御されるように前記第１のゲート半導体部と前
記第２のゲート半導体部との間に位置しており、前記ド
レイン半導体部の導電型と同一の導電型を有する。第１
のソース半導体部は、前記チャネル半導体部上に設けら
れ、前記ドレイン半導体部の導電型と同一導電型を有す
る。
【０００７】この様な接合型電界効果トランジスタは、
第１のゲート半導体部と第２のゲート半導体部の間にチ
ャネル半導体部を有するので、チャネル半導体部の両側
からチャネルを制御できる。この構造によれば、チャネ
ル半導体部の片側からチャネルを制御する場合に比べ
て、制御できるチャネルの幅が増す。
第１のゲート半導体部と第２のゲート半導体部の間にチ
ャネル半導体部を有するので、チャネル半導体部の両側
からチャネルを制御できる。この構造によれば、チャネ
ル半導体部の片側からチャネルを制御する場合に比べ
て、制御できるチャネルの幅が増す。
【０００８】この様な接合型電界効果トランジスタは、
チャネル半導体部及びゲート半導体部をドリフト半導体
部上に配置できる。故に、ドリフト半導体部の厚さによ
り所望のドレイン耐圧を得ることができる。また、チャ
ネル半導体部の下だけでなく、ゲート半導体部の下に位
置するドリフト半導体部にもキャリアが流れる。
チャネル半導体部及びゲート半導体部をドリフト半導体
部上に配置できる。故に、ドリフト半導体部の厚さによ
り所望のドレイン耐圧を得ることができる。また、チャ
ネル半導体部の下だけでなく、ゲート半導体部の下に位
置するドリフト半導体部にもキャリアが流れる。
【０００９】また、第１及び第２のゲート半導体領域、
並びに、第１のソース半導体領域は、ドリフト半導体部
の主面に沿って、所定の方向に延びる、構造であること
が好ましい。
並びに、第１のソース半導体領域は、ドリフト半導体部
の主面に沿って、所定の方向に延びる、構造であること
が好ましい。
【００１０】この様な接合型電界効果トランジスタは、
第１のゲート半導体部と第２のゲート半導体部が共に所
定の方向に延びるので、これらの間隔により閾値を制御
できる。
第１のゲート半導体部と第２のゲート半導体部が共に所
定の方向に延びるので、これらの間隔により閾値を制御
できる。
【００１１】また、第１のゲート半導体部と第２のゲー
ト半導体部との間の間隔は、当該接合型電界効果トラン
ジスタがノーマリオフ特性を示すように決定されている
ことが好ましい。
ト半導体部との間の間隔は、当該接合型電界効果トラン
ジスタがノーマリオフ特性を示すように決定されている
ことが好ましい。
【００１２】この様な接合型電界効果トランジスタによ
れば、第１のゲート半導体部と第２のゲート半導体部と
の間の間隔は、ビルトインポテンシャルの２倍以下の値
に対応するように決定される。したがって、ゲート電圧
が印加されていなくても、チャネル半導体部が空乏化さ
れているので、ノーマリオフ型のトランジスタを実現で
きる。
れば、第１のゲート半導体部と第２のゲート半導体部と
の間の間隔は、ビルトインポテンシャルの２倍以下の値
に対応するように決定される。したがって、ゲート電圧
が印加されていなくても、チャネル半導体部が空乏化さ
れているので、ノーマリオフ型のトランジスタを実現で
きる。
【００１３】また、チャネル半導体部は、第１の部分と
第２の部分に更に分けられる。第１の部分は、第１のゲ
ート半導体部と第２のゲート半導体部との両方に挟まれ
ている。第２の部分は、第１のゲート半導体部と第２の
ゲート半導体部とに挟まれることがないように、第１の
部分上に位置することが好ましい。
第２の部分に更に分けられる。第１の部分は、第１のゲ
ート半導体部と第２のゲート半導体部との両方に挟まれ
ている。第２の部分は、第１のゲート半導体部と第２の
ゲート半導体部とに挟まれることがないように、第１の
部分上に位置することが好ましい。
【００１４】この様な接合型電界効果トランジスタによ
れば、第２の部分を形成することにより、チャネル半導
体部を第１のソース半導体領域から離すことができる。
これにより、ゲートとソース間の耐圧が向上される。ま
た、チャネル半導体部と第１のソース半導体領域との距
離は、縦方向にとられるので、この距離をとってもトラ
ンジスタのチップサイズは、大きくならない。
れば、第２の部分を形成することにより、チャネル半導
体部を第１のソース半導体領域から離すことができる。
これにより、ゲートとソース間の耐圧が向上される。ま
た、チャネル半導体部と第１のソース半導体領域との距
離は、縦方向にとられるので、この距離をとってもトラ
ンジスタのチップサイズは、大きくならない。
【００１５】本発明に係る接合型電界効果トランジスタ
は、第３のゲート半導体部と、第２のソース半導体部と
を更に備えるようにしてもよい。この場合、第３のゲー
ト半導体部は、ドリフト半導体部上に所定の方向に延び
ており、ドリフト半導体部の導電型と逆導電型を有す
る。また、第２のソース半導体部は、ドリフト半導体部
上に所定の方向に延びており、ドリフト半導体部と同一
導電型を有する。チャネル半導体部は、ドリフト半導体
部と第２のソース半導体部とを接続すると共に、第２の
ゲート半導体部と第３のゲート半導体部とにより制御さ
れるように、これらのゲート半導体部との間に設けられ
ている。
は、第３のゲート半導体部と、第２のソース半導体部と
を更に備えるようにしてもよい。この場合、第３のゲー
ト半導体部は、ドリフト半導体部上に所定の方向に延び
ており、ドリフト半導体部の導電型と逆導電型を有す
る。また、第２のソース半導体部は、ドリフト半導体部
上に所定の方向に延びており、ドリフト半導体部と同一
導電型を有する。チャネル半導体部は、ドリフト半導体
部と第２のソース半導体部とを接続すると共に、第２の
ゲート半導体部と第３のゲート半導体部とにより制御さ
れるように、これらのゲート半導体部との間に設けられ
ている。
【００１６】この様な接合型電界効果トランジスタによ
れば、第１のゲート半導体部と第２のゲート半導体部間
のみならず、第２のゲート半導体部と第３のゲート半導
体部間にもチャネル半導体部が形成される。この際に、
第２のゲート半導体部は、両側のチャネル半導体部を制
御するゲートとして共有される。したがって、ゲート半
導体部を１つ追加するだけで、チャネル幅が増す。
れば、第１のゲート半導体部と第２のゲート半導体部間
のみならず、第２のゲート半導体部と第３のゲート半導
体部間にもチャネル半導体部が形成される。この際に、
第２のゲート半導体部は、両側のチャネル半導体部を制
御するゲートとして共有される。したがって、ゲート半
導体部を１つ追加するだけで、チャネル幅が増す。
【００１７】接合型電界効果トランジスタでは、ドリフ
ト半導体部は、ドレイン半導体部の主面と交差する方向
に延びると共に、各ゲート半導体部とドレイン半導体部
との間に位置するように接合面が形成された第１及び第
２の半導体領域を有する。第１の半導体領域は、チャネ
ル半導体部とドレイン半導体部の間に設けられ、ドレイ
ン半導体部の導電型と同一の導電型を有する。第２の半
導体領域は、各ゲート半導体部とドレイン半導体部の間
に設けられ、ドレイン半導体部の導電型と逆導電型を有
する。
ト半導体部は、ドレイン半導体部の主面と交差する方向
に延びると共に、各ゲート半導体部とドレイン半導体部
との間に位置するように接合面が形成された第１及び第
２の半導体領域を有する。第１の半導体領域は、チャネ
ル半導体部とドレイン半導体部の間に設けられ、ドレイ
ン半導体部の導電型と同一の導電型を有する。第２の半
導体領域は、各ゲート半導体部とドレイン半導体部の間
に設けられ、ドレイン半導体部の導電型と逆導電型を有
する。
【００１８】この様な接合型電界効果トランジスタによ
れば、ドリフト半導体部は、導電型の異なる複数の半導
体領域により構成されている。この様な構造を有するド
リフト半導体部は、高ドレイン電圧が印加されていると
きに、ドリフト半導体部の全体が十分に空乏化されてい
る。したがって、ドリフト半導体部における電界の最大
値が低くなる。故に、ドリフト領域の厚さを薄くでき
る。このため、オン抵抗が小さくなる。
れば、ドリフト半導体部は、導電型の異なる複数の半導
体領域により構成されている。この様な構造を有するド
リフト半導体部は、高ドレイン電圧が印加されていると
きに、ドリフト半導体部の全体が十分に空乏化されてい
る。したがって、ドリフト半導体部における電界の最大
値が低くなる。故に、ドリフト領域の厚さを薄くでき
る。このため、オン抵抗が小さくなる。
【００１９】また、ドリフト半導体部の第１及び第２の
半導体領域のドーパント濃度及び幅は、第１の半導体領
域に延びる空乏層と第２の半導体領域に延びる空乏層と
が各半導体領域の全体に同時に延びるように決定されて
いることが好ましい。これにより、ドリフト半導体部の
第１及び第２の半導体領域のドーパント濃度及び幅は、
第１の半導体領域の全体が空乏層になった時点で、第２
の半導体領域の全体も空乏層になる。
半導体領域のドーパント濃度及び幅は、第１の半導体領
域に延びる空乏層と第２の半導体領域に延びる空乏層と
が各半導体領域の全体に同時に延びるように決定されて
いることが好ましい。これにより、ドリフト半導体部の
第１及び第２の半導体領域のドーパント濃度及び幅は、
第１の半導体領域の全体が空乏層になった時点で、第２
の半導体領域の全体も空乏層になる。
【００２０】この様な接合型電界効果トランジスタによ
れば、第１の半導体領域と第２の半導体領域をほぼ同じ
程度に空乏層化できるので、電界の集中が緩和される。
れば、第１の半導体領域と第２の半導体領域をほぼ同じ
程度に空乏層化できるので、電界の集中が緩和される。
【００２１】また、本発明に係る接合型電界効果トラン
ジスタは、ドレイン半導体部と、ドリフト半導体部と、
ソース半導体部と、チャネル半導体部と、ゲート半導体
部と、を備える。ドリフト半導体部は、ドレイン半導体
部の主面上に設けられている。チャネル半導体部は、ド
レイン半導体部の導電型と同一の導電型を有する。ゲー
ト半導体部は、ドリフト半導体部上に位置しており、チ
ャネル半導体部を流れるドレイン電流を制御するよう
に、チャネル半導体部を囲むように設けられ、ドレイン
半導体部の導電型と逆導電型を有する。ソース半導体部
は、ドリフト半導体部上に設けられ、ドレイン半導体部
の導電型と同一導電型を有する。
ジスタは、ドレイン半導体部と、ドリフト半導体部と、
ソース半導体部と、チャネル半導体部と、ゲート半導体
部と、を備える。ドリフト半導体部は、ドレイン半導体
部の主面上に設けられている。チャネル半導体部は、ド
レイン半導体部の導電型と同一の導電型を有する。ゲー
ト半導体部は、ドリフト半導体部上に位置しており、チ
ャネル半導体部を流れるドレイン電流を制御するよう
に、チャネル半導体部を囲むように設けられ、ドレイン
半導体部の導電型と逆導電型を有する。ソース半導体部
は、ドリフト半導体部上に設けられ、ドレイン半導体部
の導電型と同一導電型を有する。
【００２２】この様な接合型電界効果トランジスタは、
チャネル半導体部の周囲を囲むように設けられたゲート
半導体部を有するので、チャネル半導体部の周囲からチ
ャネルを制御できる。この様な構造により、チャネル半
導体部の片側又は両側からチャネルを制御する場合に比
べて、制御できるチャネルの幅が増す。
チャネル半導体部の周囲を囲むように設けられたゲート
半導体部を有するので、チャネル半導体部の周囲からチ
ャネルを制御できる。この様な構造により、チャネル半
導体部の片側又は両側からチャネルを制御する場合に比
べて、制御できるチャネルの幅が増す。
【００２３】接合型電界効果トランジスタでは、ドレイ
ン半導体部、ドリフト半導体部、及びチャネル半導体部
は、ＳｉＣにより形成されることが好ましい。また、接
合型電界効果トランジスタでは、第１及び第２のゲート
半導体部と前記チャネル半導体部との接合は、ヘテロ接
合であってもよい。更に、接合型電界効果トランジスタ
では、ドリフト半導体部、及びチャネル半導体部は、複
数の成膜工程で形成されるものとしてもよい。これによ
り、ドリフト半導体部とチャネル半導体部を異なるドー
パント濃度で形成することができる。
ン半導体部、ドリフト半導体部、及びチャネル半導体部
は、ＳｉＣにより形成されることが好ましい。また、接
合型電界効果トランジスタでは、第１及び第２のゲート
半導体部と前記チャネル半導体部との接合は、ヘテロ接
合であってもよい。更に、接合型電界効果トランジスタ
では、ドリフト半導体部、及びチャネル半導体部は、複
数の成膜工程で形成されるものとしてもよい。これによ
り、ドリフト半導体部とチャネル半導体部を異なるドー
パント濃度で形成することができる。
【００２４】本発明に係る接合型電界効果トランジスタ
の製造方法によれば、第１導電型の基板上に、第１導電
型の半導体層を形成する工程と、第１導電型のソース半
導体膜を前記半導体層上に形成する工程と、前記半導体
層が露出するように前記ソース半導体膜の一部をエッチ
ングしてソース半導体部を形成する工程と、第２導電型
のゲート半導体部を前記半導体層中に形成する工程とを
含む。
の製造方法によれば、第１導電型の基板上に、第１導電
型の半導体層を形成する工程と、第１導電型のソース半
導体膜を前記半導体層上に形成する工程と、前記半導体
層が露出するように前記ソース半導体膜の一部をエッチ
ングしてソース半導体部を形成する工程と、第２導電型
のゲート半導体部を前記半導体層中に形成する工程とを
含む。
【００２５】また、本発明に係る接合型電界効果トラン
ジスタの製造方法によれば、第１導電型の基板上に、半
導体部の主面と交差する方向に延びる面に沿って第１導
電型の半導体領域と第２導電型の半導体領域とが接合す
るように交互に配列された半導体部を形成する工程と、
第１導電型のソース半導体膜を前記半導体部上に形成す
る工程と、前記半導体部が露出するように前記ソース半
導体膜の一部をエッチングして、前記第１導電型の半導
体領域の上にソース半導体部を形成する工程と、前記第
１導電型の半導体領域と前記第２導電型の半導体領域と
の接合面の位置に合わせて、第２導電型のゲート半導体
部を前記半導体部中に形成する工程とを含む。
ジスタの製造方法によれば、第１導電型の基板上に、半
導体部の主面と交差する方向に延びる面に沿って第１導
電型の半導体領域と第２導電型の半導体領域とが接合す
るように交互に配列された半導体部を形成する工程と、
第１導電型のソース半導体膜を前記半導体部上に形成す
る工程と、前記半導体部が露出するように前記ソース半
導体膜の一部をエッチングして、前記第１導電型の半導
体領域の上にソース半導体部を形成する工程と、前記第
１導電型の半導体領域と前記第２導電型の半導体領域と
の接合面の位置に合わせて、第２導電型のゲート半導体
部を前記半導体部中に形成する工程とを含む。
【００２６】この様な接合型電界効果トランジスタの製
造方法は、前記半導体部及び前記第２導電型の半導体領
域は、複数の成膜工程を経て形成されることが好まし
い。
造方法は、前記半導体部及び前記第２導電型の半導体領
域は、複数の成膜工程を経て形成されることが好まし
い。
【００２７】また、接合型電界効果トランジスタの製造
方法は、前記ソース半導体部、及び前記ゲート半導体部
は、ＳｉＣを含むことが好ましい。
方法は、前記ソース半導体部、及び前記ゲート半導体部
は、ＳｉＣを含むことが好ましい。
【００２８】
【発明の実施形態】以下、添付図面を参照して、本発明
に係る接合型電界効果トランジスタの好適な実施形態に
ついて詳細に説明する。尚、以下の説明において、同一
又は相当する要素には、同一の符号を付し、重複する説
明は省略する。また、図中のトランジスタの縦型サイズ
は、実際のトランジスタのものと必ずしも一致するもの
ではない。
に係る接合型電界効果トランジスタの好適な実施形態に
ついて詳細に説明する。尚、以下の説明において、同一
又は相当する要素には、同一の符号を付し、重複する説
明は省略する。また、図中のトランジスタの縦型サイズ
は、実際のトランジスタのものと必ずしも一致するもの
ではない。
【００２９】（第１の実施形態）図１（ａ）は、第１の
実施形態における縦型ＪＦＥＴ１ａの斜視図である。図
１（ａ）に示す様に、縦型ＪＦＥＴ１ａは、ｎ+型ドレ
イン半導体部２と、ｎ型ドリフト半導体部３と、ｎ型チ
ャネル半導体部４１，４２，４３と、ｐ+型ゲート半導
体部５１，５２，５３，５４と、ｎ+型ソース半導体部
６１，６２，６３とを有する。
実施形態における縦型ＪＦＥＴ１ａの斜視図である。図
１（ａ）に示す様に、縦型ＪＦＥＴ１ａは、ｎ+型ドレ
イン半導体部２と、ｎ型ドリフト半導体部３と、ｎ型チ
ャネル半導体部４１，４２，４３と、ｐ+型ゲート半導
体部５１，５２，５３，５４と、ｎ+型ソース半導体部
６１，６２，６３とを有する。
【００３０】縦型ＪＦＥＴ１ａは、素子の一方の面から
他方の面に向かう方向（以下、「電流方向」と記す。）
に、多数キャリアがチャネル領域を移動する縦型構造を
有する。図１（ａ）には、座標系が示されている。この
座標は、ＪＦＥＴの電流方向をｚ軸に合わせるように規
定されている。
他方の面に向かう方向（以下、「電流方向」と記す。）
に、多数キャリアがチャネル領域を移動する縦型構造を
有する。図１（ａ）には、座標系が示されている。この
座標は、ＪＦＥＴの電流方向をｚ軸に合わせるように規
定されている。
【００３１】ｎ+型ドレイン半導体部２は、対向する一
対の面を有する。また、ｎ+型ドレイン半導体部２は、
ドーパントが添加された基板であることができ、好適な
実施例では、この基板は、ＳｉＣ（炭化珪素）により形
成されている。ＳｉＣに添加されるドーパントとして
は、周期律表第５族元素であるＮ（窒素）、Ｐ（リ
ン）、Ａｓ（砒素）といったドナー不純物が利用でき
る。
対の面を有する。また、ｎ+型ドレイン半導体部２は、
ドーパントが添加された基板であることができ、好適な
実施例では、この基板は、ＳｉＣ（炭化珪素）により形
成されている。ＳｉＣに添加されるドーパントとして
は、周期律表第５族元素であるＮ（窒素）、Ｐ（リ
ン）、Ａｓ（砒素）といったドナー不純物が利用でき
る。
【００３２】ｎ型ドリフト半導体部３は、ｎ+型ドレイ
ン半導体部２の有する一対の面の一方（表面）上に設け
られている。ｎ型ドリフト半導体部３は、その主面に、
ｙ軸方向に順に配置された第１〜第３の領域３ａ，３
ｂ，３ｃを有する。第１の領域３ａは、所定の軸方向
（図１のｘ軸方向）に延びており、好適な実施例では、
矩形状の領域である。また、第２及び第３の領域３ｂ，
３ｃは、それぞれ所定の軸方向（図１のｘ軸方向）に延
びており、好適な実施例では、矩形状の領域である。第
２の領域３ｂは、第１の領域３ａと第３の領域３ｃとの
間に位置している。この第２の領域３ｂには、ｎ型チャ
ネル半導体部４１が設けられている。第１及び第３の領
域３ａ，３ｃには、それぞれｐ+型ゲート半導体部５
１，５２が設けられている。チャネル半導体部４１は、
ｐ+型ゲート半導体部５１，５２により挟まれている。
ン半導体部２の有する一対の面の一方（表面）上に設け
られている。ｎ型ドリフト半導体部３は、その主面に、
ｙ軸方向に順に配置された第１〜第３の領域３ａ，３
ｂ，３ｃを有する。第１の領域３ａは、所定の軸方向
（図１のｘ軸方向）に延びており、好適な実施例では、
矩形状の領域である。また、第２及び第３の領域３ｂ，
３ｃは、それぞれ所定の軸方向（図１のｘ軸方向）に延
びており、好適な実施例では、矩形状の領域である。第
２の領域３ｂは、第１の領域３ａと第３の領域３ｃとの
間に位置している。この第２の領域３ｂには、ｎ型チャ
ネル半導体部４１が設けられている。第１及び第３の領
域３ａ，３ｃには、それぞれｐ+型ゲート半導体部５
１，５２が設けられている。チャネル半導体部４１は、
ｐ+型ゲート半導体部５１，５２により挟まれている。
【００３３】更に、ｎ型ドリフト半導体部３は、その主
面上に第４〜第７の領域３ｄ〜３ｇを有する。第４の領
域３ｄ及び第６の領域３ｆには、ｎ型チャネル半導体部
４２，４３がそれぞれ設けられている。また、ｎ型ドリ
フト半導体部３の第５の領域３ｅ及び第７の領域３ｇに
は、ｐ+型ゲート半導体部５３，５４がそれぞれ設けら
れている。好適な実施例では、第５の領域３ｅ及び第７
の領域３ｇは、第１の領域３ａと実質的に同一の形状を
有する。好適な実施例では、第４の領域３ｄ及び第６の
領域３ｆは、第２の領域３ｂと同一の形状を有する。第
３及び第５の領域３ｃ，３ｅ，３ｇには、それぞれｐ+
型ゲート半導体部５２，５３，５４が設けられている。
チャネル半導体部４２は、ｐ+型ゲート半導体部５２，
５３により挟まれている。チャネル半導体部４３は、ｐ
+型ゲート半導体部５３，５４により挟まれている。
面上に第４〜第７の領域３ｄ〜３ｇを有する。第４の領
域３ｄ及び第６の領域３ｆには、ｎ型チャネル半導体部
４２，４３がそれぞれ設けられている。また、ｎ型ドリ
フト半導体部３の第５の領域３ｅ及び第７の領域３ｇに
は、ｐ+型ゲート半導体部５３，５４がそれぞれ設けら
れている。好適な実施例では、第５の領域３ｅ及び第７
の領域３ｇは、第１の領域３ａと実質的に同一の形状を
有する。好適な実施例では、第４の領域３ｄ及び第６の
領域３ｆは、第２の領域３ｂと同一の形状を有する。第
３及び第５の領域３ｃ，３ｅ，３ｇには、それぞれｐ+
型ゲート半導体部５２，５３，５４が設けられている。
チャネル半導体部４２は、ｐ+型ゲート半導体部５２，
５３により挟まれている。チャネル半導体部４３は、ｐ
+型ゲート半導体部５３，５４により挟まれている。
【００３４】ｎ型ドリフト半導体部３のドーパント濃度
は、ｎ+型ドレイン半導体部２のドーパント濃度より低
い。また、縦型ＪＦＥＴ１ａは、ドレイン電極７を有す
る。ドレイン電極７は、ｎ+型ドレイン半導体部２の有
する一対の面の他方（裏面）に設けられている。
は、ｎ+型ドレイン半導体部２のドーパント濃度より低
い。また、縦型ＪＦＥＴ１ａは、ドレイン電極７を有す
る。ドレイン電極７は、ｎ+型ドレイン半導体部２の有
する一対の面の他方（裏面）に設けられている。
【００３５】好適な実施例では、ｐ+型ゲート半導体部
５１，５２，５３，５４は、ドーパントが添加されたＳ
ｉＣ（炭化珪素）により形成されている。このドーパン
トとしては、周期律表第３族元素であるＢ（硼素）、Ａ
ｌ（アルミニウム）といったアクセプタ不純物が利用で
きる。
５１，５２，５３，５４は、ドーパントが添加されたＳ
ｉＣ（炭化珪素）により形成されている。このドーパン
トとしては、周期律表第３族元素であるＢ（硼素）、Ａ
ｌ（アルミニウム）といったアクセプタ不純物が利用で
きる。
【００３６】縦型ＪＦＥＴ１ａでは、ｎ型チャネル半導
体部４１は、ｐ+型ゲート半導体部５１とｐ+型ゲート半
導体部５２との間に配置されているので、ｎ型チャネル
半導体部４１を流れるドレイン電流は、ｐ+型ゲート半
導体部５１及び５２によって制御できる。
体部４１は、ｐ+型ゲート半導体部５１とｐ+型ゲート半
導体部５２との間に配置されているので、ｎ型チャネル
半導体部４１を流れるドレイン電流は、ｐ+型ゲート半
導体部５１及び５２によって制御できる。
【００３７】ｎ型チャネル半導体部４２は、ｐ+型ゲー
ト半導体部５２とｐ+型ゲート半導体部５３との間に配
置されている。好適な実施例では、ｎ型チャネル半導体
部４２は、ｎ型チャネル半導体部４１と同一の形状を有
する。また、ｎ型チャネル半導体部４３は、第６の領域
３ｆに設けられていると共に、ｐ+型ゲート半導体部５
３とｐ+型ゲート半導体部５４との間に配置されてい
る。ｎ型チャネル半導体部４１，４２，４３は、共に所
定の軸方向（図１のｘ軸方向）に延びる。
ト半導体部５２とｐ+型ゲート半導体部５３との間に配
置されている。好適な実施例では、ｎ型チャネル半導体
部４２は、ｎ型チャネル半導体部４１と同一の形状を有
する。また、ｎ型チャネル半導体部４３は、第６の領域
３ｆに設けられていると共に、ｐ+型ゲート半導体部５
３とｐ+型ゲート半導体部５４との間に配置されてい
る。ｎ型チャネル半導体部４１，４２，４３は、共に所
定の軸方向（図１のｘ軸方向）に延びる。
【００３８】ｐ+型ゲート半導体部５１，５２，５３，
５４は、ｎ型チャネル半導体部４１，４２，４３と交互
に配置されている。また、ｐ+型ゲート半導体部５１，
５２は、ｎ型チャネル半導体部４１に沿って延びてい
る。ｐ+型ゲート半導体部５２，５３は、ｎ型チャネル
半導体部４２に沿って延びている。ｐ+型ゲート半導体
部５３，５４は、ｎ型チャネル半導体部４３に沿って延
びている。
５４は、ｎ型チャネル半導体部４１，４２，４３と交互
に配置されている。また、ｐ+型ゲート半導体部５１，
５２は、ｎ型チャネル半導体部４１に沿って延びてい
る。ｐ+型ゲート半導体部５２，５３は、ｎ型チャネル
半導体部４２に沿って延びている。ｐ+型ゲート半導体
部５３，５４は、ｎ型チャネル半導体部４３に沿って延
びている。
【００３９】ｐ+型ゲート半導体部５１，５２，５３，
５４の導電型はｎ型ドリフト半導体部３の導電型と反対
であるので、ｐ+型ゲート半導体部５１，５２，５３，
５４とｎ型チャネル半導体部４１，４２，４３との界面
には、ｐｎ接合が形成される。また、ｐ+型ゲート半導
体部５１，５２，５３，５４上には、ゲート電極８１，
８２，８３，８４が設けられている。ゲート電極はメタ
ルで形成されている。ゲート電極は、コンタクト孔１２
ａ〜１２ｄを介して配線金属膜１３ａに接続されてい
る。
５４の導電型はｎ型ドリフト半導体部３の導電型と反対
であるので、ｐ+型ゲート半導体部５１，５２，５３，
５４とｎ型チャネル半導体部４１，４２，４３との界面
には、ｐｎ接合が形成される。また、ｐ+型ゲート半導
体部５１，５２，５３，５４上には、ゲート電極８１，
８２，８３，８４が設けられている。ゲート電極はメタ
ルで形成されている。ゲート電極は、コンタクト孔１２
ａ〜１２ｄを介して配線金属膜１３ａに接続されてい
る。
【００４０】ｎ型チャネル半導体部４１は、図１（ｂ）
に示す様に、第１の領域４１ａと第２の領域４１ｂに分
けられる。第１の領域４１ａは、ｐ+型ゲート半導体部
５１とｐ+型ゲート半導体部５２との両方に挟まれてい
る。第２の領域４１ｂは、ｐ+型ゲート半導体部５１及
び５２とに挟まれることがないように、第１の領域４１
ａ上に位置している。第２の領域４１ｂを形成すること
により、ｎ型チャネル半導体部４１をｎ+型ソース半導
体部６１から離すことができる。これにより、ゲートと
ソース間の耐圧が向上される。また、ｎ型チャネル半導
体部４１とｎ+型ソース半導体部６１との距離は、電流
方向（図１（ｂ）のｚ軸方向）にとられるので、距離を
とっても、縦型ＪＦＥＴ１ａのチップサイズは大きくな
らない。ｎ型チャネル半導体部４２，４３も、ｎ型半導
体部４１と同様の形態を有する。
に示す様に、第１の領域４１ａと第２の領域４１ｂに分
けられる。第１の領域４１ａは、ｐ+型ゲート半導体部
５１とｐ+型ゲート半導体部５２との両方に挟まれてい
る。第２の領域４１ｂは、ｐ+型ゲート半導体部５１及
び５２とに挟まれることがないように、第１の領域４１
ａ上に位置している。第２の領域４１ｂを形成すること
により、ｎ型チャネル半導体部４１をｎ+型ソース半導
体部６１から離すことができる。これにより、ゲートと
ソース間の耐圧が向上される。また、ｎ型チャネル半導
体部４１とｎ+型ソース半導体部６１との距離は、電流
方向（図１（ｂ）のｚ軸方向）にとられるので、距離を
とっても、縦型ＪＦＥＴ１ａのチップサイズは大きくな
らない。ｎ型チャネル半導体部４２，４３も、ｎ型半導
体部４１と同様の形態を有する。
【００４１】ｎ+型ソース半導体部６１は、ｎ型チャネ
ル半導体部４１上に設けられている。また、ｎ+型ソー
ス半導体部６２，６３は、ｎ型チャネル半導体部４２，
４３上にそれぞれ設けられている。ｎ+型ソース半導体
部６１，６２，６３は、ｎ+型ドレイン半導体部２の導
電型と同一導電型を有する。ｎ+型ソース半導体部６
１，６２，６３は、ｎ型チャネル半導体部４１，４２，
４３を介して、ｎ型ドリフト半導体部３と接続されてい
る。また、ｎ+型ソース半導体部６１，６２，６３上に
は、ソース電極９１，９２，９３が設けられている。ソ
ース電極はメタルで形成されている。ソース電極は、コ
ンタクト孔１２ｅ〜１２ｇを介して配線金属膜１３ｂに
接続されている。
ル半導体部４１上に設けられている。また、ｎ+型ソー
ス半導体部６２，６３は、ｎ型チャネル半導体部４２，
４３上にそれぞれ設けられている。ｎ+型ソース半導体
部６１，６２，６３は、ｎ+型ドレイン半導体部２の導
電型と同一導電型を有する。ｎ+型ソース半導体部６
１，６２，６３は、ｎ型チャネル半導体部４１，４２，
４３を介して、ｎ型ドリフト半導体部３と接続されてい
る。また、ｎ+型ソース半導体部６１，６２，６３上に
は、ソース電極９１，９２，９３が設けられている。ソ
ース電極はメタルで形成されている。ソース電極は、コ
ンタクト孔１２ｅ〜１２ｇを介して配線金属膜１３ｂに
接続されている。
【００４２】図２（ａ）は、ＶG＞ＶTにおける縦型ＪＦ
ＥＴのチャネル制御を示す模式図である。図２（ａ）に
示す様に、閾値電圧ＶTより高いゲート電圧ＶGが、ゲー
ト領域５１，５２に印加されている時には、各ゲート領
域とチャネル領域４１との界面近傍に形成される空乏層
（破線内側に示す領域）の幅は狭い。したがって、各ゲ
ート領域間のチャネル領域４１の幅は広い。その結果、
チャネル領域４１の抵抗が減り、多数キャリアである電
子ｅは流れ易くなる。
ＥＴのチャネル制御を示す模式図である。図２（ａ）に
示す様に、閾値電圧ＶTより高いゲート電圧ＶGが、ゲー
ト領域５１，５２に印加されている時には、各ゲート領
域とチャネル領域４１との界面近傍に形成される空乏層
（破線内側に示す領域）の幅は狭い。したがって、各ゲ
ート領域間のチャネル領域４１の幅は広い。その結果、
チャネル領域４１の抵抗が減り、多数キャリアである電
子ｅは流れ易くなる。
【００４３】一方、図２（ｂ）は、ＶG＜ＶTにおける縦
型ＪＦＥＴのチャネル制御を示す模式図である。図２
（ｂ）に示す様に、閾値電圧ＶTより低いゲート電圧ＶG
が、ゲート領域５１，５２に印加されている時には、各
ゲート領域とチャネル領域４１との界面近傍に形成され
る空乏層（破線内側に示す領域）の幅は広い。ゲート領
域の間隔が、ＶG＜ＶTの時に延びる空乏層の幅以下であ
るので、チャネル領域４１がほぼ空乏化されている。そ
の結果、多数キャリアである電子ｅは流れなくなる。
型ＪＦＥＴのチャネル制御を示す模式図である。図２
（ｂ）に示す様に、閾値電圧ＶTより低いゲート電圧ＶG
が、ゲート領域５１，５２に印加されている時には、各
ゲート領域とチャネル領域４１との界面近傍に形成され
る空乏層（破線内側に示す領域）の幅は広い。ゲート領
域の間隔が、ＶG＜ＶTの時に延びる空乏層の幅以下であ
るので、チャネル領域４１がほぼ空乏化されている。そ
の結果、多数キャリアである電子ｅは流れなくなる。
【００４４】図２（ａ）及び図２（ｂ）を参照して説明
したような縦型ＪＦＥＴにおいても、ゲート領域に印加
する電圧（ゲート電圧）を変化させることにより、一対
のゲート半導体部により空乏層の幅を調節してキャリア
の流量を制御する。これにより、ドレイン電流を制御す
る。
したような縦型ＪＦＥＴにおいても、ゲート領域に印加
する電圧（ゲート電圧）を変化させることにより、一対
のゲート半導体部により空乏層の幅を調節してキャリア
の流量を制御する。これにより、ドレイン電流を制御す
る。
【００４５】（第２の実施形態）次に、縦型ＪＦＥＴ１
ａの製造方法について説明する。図３（ａ）〜図３
（ｃ）、図４（ａ）、図４（ｂ）、図５（ａ）、図５
（ｂ）、図６（ａ）、図６（ｂ）、図７は、第２の実施
形態に係る縦型ＪＦＥＴ１ａの製造工程の説明図であ
る。
ａの製造方法について説明する。図３（ａ）〜図３
（ｃ）、図４（ａ）、図４（ｂ）、図５（ａ）、図５
（ｂ）、図６（ａ）、図６（ｂ）、図７は、第２の実施
形態に係る縦型ＪＦＥＴ１ａの製造工程の説明図であ
る。
【００４６】（半導体膜形成工程）まず、図３（ａ）に
示す様に基板を準備する。基板としては、ｎ+型ＳｉＣ
半導体基板がある。基板のｎ型不純物濃度は、この基板
がドレイン半導体部として利用できる程度に高濃度であ
る。
示す様に基板を準備する。基板としては、ｎ+型ＳｉＣ
半導体基板がある。基板のｎ型不純物濃度は、この基板
がドレイン半導体部として利用できる程度に高濃度であ
る。
【００４７】図３（ｂ）に示す様に、ｎ+型ドレイン半
導体部２の表面２ａにＳｉＣ膜３をエピタキシャル成長
法により形成する。５００Ｖ耐圧を想定した場合の好適
な実施例では、ＳｉＣ膜３の膜厚Ｔ１は、４．０μｍ以
上５．０μｍ以下である。ＳｉＣ膜３の導電型は、ｎ+
型ドレイン半導体部２の導電型と同一である。また、Ｓ
ｉＣ膜３のドーパント濃度は、ｎ+型ドレイン半導体部
２のドーパント濃度よりも低い。５００Ｖ耐圧を想定し
た場合の好適な実施例では、ＳｉＣ膜３のドーパント濃
度は、約２．０×１０16ｃｍ-3である。このＳｉＣ膜３
からは、ｎ型ドリフト半導体部３、及びｎ型チャネル半
導体部４１，４２，４３が形成される。なお、本実施形
態では、ｎ型ドリフト半導体部、及びｎ型チャネル半導
体部のために単一のＳｉＣ膜を形成したけれども、ドリ
フト部及びチャネル部の各々のためにＳｉＣ膜を複数の
成膜工程で形成できる。また、ＳｉＣ膜３がドリフト部
及びチャネル部として利用できるように、所望の不純物
濃度プロファイルをＳｉＣ膜に対して採用できる。
導体部２の表面２ａにＳｉＣ膜３をエピタキシャル成長
法により形成する。５００Ｖ耐圧を想定した場合の好適
な実施例では、ＳｉＣ膜３の膜厚Ｔ１は、４．０μｍ以
上５．０μｍ以下である。ＳｉＣ膜３の導電型は、ｎ+
型ドレイン半導体部２の導電型と同一である。また、Ｓ
ｉＣ膜３のドーパント濃度は、ｎ+型ドレイン半導体部
２のドーパント濃度よりも低い。５００Ｖ耐圧を想定し
た場合の好適な実施例では、ＳｉＣ膜３のドーパント濃
度は、約２．０×１０16ｃｍ-3である。このＳｉＣ膜３
からは、ｎ型ドリフト半導体部３、及びｎ型チャネル半
導体部４１，４２，４３が形成される。なお、本実施形
態では、ｎ型ドリフト半導体部、及びｎ型チャネル半導
体部のために単一のＳｉＣ膜を形成したけれども、ドリ
フト部及びチャネル部の各々のためにＳｉＣ膜を複数の
成膜工程で形成できる。また、ＳｉＣ膜３がドリフト部
及びチャネル部として利用できるように、所望の不純物
濃度プロファイルをＳｉＣ膜に対して採用できる。
【００４８】（ソース半導体膜形成工程）図３（ｃ）に
示す様に、ｎ型半導体層３の表面に、エピタキシャル成
長法により、ｎ+型ソース層のためのＳｉＣ膜６を形成
する。ＳｉＣ膜６の導電型は、ｎ+型ドレイン半導体部
２の導電型と同一である。また、ＳｉＣ膜６のドーパン
ト濃度は、ｎ型半導体層３のドーパント濃度よりも高
い。
示す様に、ｎ型半導体層３の表面に、エピタキシャル成
長法により、ｎ+型ソース層のためのＳｉＣ膜６を形成
する。ＳｉＣ膜６の導電型は、ｎ+型ドレイン半導体部
２の導電型と同一である。また、ＳｉＣ膜６のドーパン
ト濃度は、ｎ型半導体層３のドーパント濃度よりも高
い。
【００４９】（ソース半導体部形成工程）図４（ａ）を
参照して、ソース半導体部を形成する工程について説明
する。フォトレジストが所定の軸方向（図中ｘ軸方向）
に伸びるストライプ状のパターンを有するマスクＭ１を
形成する。マスクＭ１を用いて、ｎ+型ソース層６を選
択的にエッチングする。その結果、レジストパターンで
覆われたｎ+型ソース層６の部分がエッチングされずに
残り、ｎ+型ソース半導体部６１，６２，６３になる。
ソース半導体部は、図１（ａ）の第２、第４、及び第６
の領域３ｂ，３ｄ，３ｆに形成されている。ソース半導
体部を形成した後、マスクＭ１を除去する。
参照して、ソース半導体部を形成する工程について説明
する。フォトレジストが所定の軸方向（図中ｘ軸方向）
に伸びるストライプ状のパターンを有するマスクＭ１を
形成する。マスクＭ１を用いて、ｎ+型ソース層６を選
択的にエッチングする。その結果、レジストパターンで
覆われたｎ+型ソース層６の部分がエッチングされずに
残り、ｎ+型ソース半導体部６１，６２，６３になる。
ソース半導体部は、図１（ａ）の第２、第４、及び第６
の領域３ｂ，３ｄ，３ｆに形成されている。ソース半導
体部を形成した後、マスクＭ１を除去する。
【００５０】（ゲート半導体部形成工程）図４（ｂ）を
参照して、ゲート半導体部を形成する工程について説明
する。所定のマスクＭ２を用いて、ｎ型半導体層３上に
形成された各領域３ｈ〜３ｋにドーパントＡ１を選択的
にイオン注入して、所定の深さを有するｐ+型ゲート半
導体部５１，５２，５３，５４を形成する。ドーパント
濃度は、ｎ型半導体層３のドーパント濃度よりも高い。
ゲート半導体部を形成した後、マスクＭ２を除去する。
参照して、ゲート半導体部を形成する工程について説明
する。所定のマスクＭ２を用いて、ｎ型半導体層３上に
形成された各領域３ｈ〜３ｋにドーパントＡ１を選択的
にイオン注入して、所定の深さを有するｐ+型ゲート半
導体部５１，５２，５３，５４を形成する。ドーパント
濃度は、ｎ型半導体層３のドーパント濃度よりも高い。
ゲート半導体部を形成した後、マスクＭ２を除去する。
【００５１】（熱酸化工程）図５（ａ）を参照して、縦
型ＪＦＥＴ１ａを熱酸化する工程について説明する。縦
型ＪＦＥＴ１ａに熱酸化処理を施す。熱酸化処理は、高
温（例えば約９００℃）でＳｉＣを酸化性雰囲気Ａ２に
晒すと、シリコンが酸素と化学反応してシリコン酸化膜
（ＳｉＯ2）が形成される。その結果、縦型ＪＦＥＴ１
ａの表面には、酸化膜１０が形成される。これにより、
各半導体部の表面が酸化膜により覆われる。
型ＪＦＥＴ１ａを熱酸化する工程について説明する。縦
型ＪＦＥＴ１ａに熱酸化処理を施す。熱酸化処理は、高
温（例えば約９００℃）でＳｉＣを酸化性雰囲気Ａ２に
晒すと、シリコンが酸素と化学反応してシリコン酸化膜
（ＳｉＯ2）が形成される。その結果、縦型ＪＦＥＴ１
ａの表面には、酸化膜１０が形成される。これにより、
各半導体部の表面が酸化膜により覆われる。
【００５２】（開口部形成工程）図５（ｂ）を参照し
て、電極を形成するための開口部を形成する工程につい
て説明する。フォトレジストをマスクにして、酸化膜１
０を選択的にエッチングして、開口部を形成する。開口
部では、ｐ+型ゲート半導体部５１，５２，５３，５４
の表面部分が露出している。露出部分がゲート電極用開
口部５１ａ〜５４ａとなる。また、ｎ+型ソース半導体
部６１，６２，６３の表面部分が露出している。露出部
分がソース電極用開口部６１ａ〜６３ａとなる。開口部
を形成した後、マスクを除去する。
て、電極を形成するための開口部を形成する工程につい
て説明する。フォトレジストをマスクにして、酸化膜１
０を選択的にエッチングして、開口部を形成する。開口
部では、ｐ+型ゲート半導体部５１，５２，５３，５４
の表面部分が露出している。露出部分がゲート電極用開
口部５１ａ〜５４ａとなる。また、ｎ+型ソース半導体
部６１，６２，６３の表面部分が露出している。露出部
分がソース電極用開口部６１ａ〜６３ａとなる。開口部
を形成した後、マスクを除去する。
【００５３】（電極形成工程）図６（ａ）を参照して、
電極を形成する工程について説明する。縦型ＪＦＥＴ１
ａの表面に、例えばＮｉといった電極金属膜１１を堆積
する。次に、フォトレジストに所定の軸方向に伸びるス
トライプ状のパターンを形成する。このマスクを用い
て、電極金属膜１１を選択的にエッチングする。その結
果、レジストパターンで覆われた電極金属膜１１の部分
がエッチングされずに残り、ゲート電極８１，８２，８
３，８４とソース電極９１，９２，９３になる。電極を
形成した後、マスクを除去する。
電極を形成する工程について説明する。縦型ＪＦＥＴ１
ａの表面に、例えばＮｉといった電極金属膜１１を堆積
する。次に、フォトレジストに所定の軸方向に伸びるス
トライプ状のパターンを形成する。このマスクを用い
て、電極金属膜１１を選択的にエッチングする。その結
果、レジストパターンで覆われた電極金属膜１１の部分
がエッチングされずに残り、ゲート電極８１，８２，８
３，８４とソース電極９１，９２，９３になる。電極を
形成した後、マスクを除去する。
【００５４】（絶縁膜形成工程）図６（ｂ）を参照し
て、絶縁膜を形成する工程について説明する。縦型ＪＦ
ＥＴ１ａの表面に、ＯＣＤ（Oxide Chemical Depositio
n）等により、ＳｉＯ2といった絶縁膜１２を形成する。
絶縁膜１２にコンタクト孔１２ａ〜１２ｇを開口する。
これらのコンタクト孔１２ａ〜１２ｇは、ゲート電極８
１，８２，８３，８４とソース電極９１，９２，９３に
到達するように設けられている。
て、絶縁膜を形成する工程について説明する。縦型ＪＦ
ＥＴ１ａの表面に、ＯＣＤ（Oxide Chemical Depositio
n）等により、ＳｉＯ2といった絶縁膜１２を形成する。
絶縁膜１２にコンタクト孔１２ａ〜１２ｇを開口する。
これらのコンタクト孔１２ａ〜１２ｇは、ゲート電極８
１，８２，８３，８４とソース電極９１，９２，９３に
到達するように設けられている。
【００５５】（配線工程）図７を参照して、金属膜を配
線する工程について説明する。配線金属膜１３は、コン
タクト孔１２ａ〜１２ｇを通って、ゲート電極８１，８
２，８３，８４とソース電極９１，９２，９３に接触し
ている。また、ｎ+型ドレイン半導体部２の裏面に接触
するようにドレイン電極７を形成する。配線金属膜１３
の材料としては、低抵抗、微細加工の容易性、密着性の
観点からアルミニウム（Ａｌ）やＡｌ合金が好適である
が、銅（Ｃｕ）、タングステン（Ｗ）であってもよく、
これらに限定されない。そして、高温（例えば４５０
℃）の窒素、アルゴン等の不活性ガス雰囲気中で熱処理
することにより、半導体と金属間の接触障壁を低くする
ためにオーミックコンタクトをとる。
線する工程について説明する。配線金属膜１３は、コン
タクト孔１２ａ〜１２ｇを通って、ゲート電極８１，８
２，８３，８４とソース電極９１，９２，９３に接触し
ている。また、ｎ+型ドレイン半導体部２の裏面に接触
するようにドレイン電極７を形成する。配線金属膜１３
の材料としては、低抵抗、微細加工の容易性、密着性の
観点からアルミニウム（Ａｌ）やＡｌ合金が好適である
が、銅（Ｃｕ）、タングステン（Ｗ）であってもよく、
これらに限定されない。そして、高温（例えば４５０
℃）の窒素、アルゴン等の不活性ガス雰囲気中で熱処理
することにより、半導体と金属間の接触障壁を低くする
ためにオーミックコンタクトをとる。
【００５６】以上説明した工程により、第１の実施形態
に示された縦型ＪＦＥＴ１ａが完成した。縦型ＪＦＥＴ
１ａは、ｐ+型ゲート半導体部５１，５２，５３，５４
の間にｎ型チャネル半導体部４１，４２，４３を有す
る。この構造によれば、ｎ型チャネル半導体部４１，４
２，４３の両側からチャネルが制御される。これによ
り、チャネル半導体部の片側からチャネルを制御する場
合に比べて、制御できるチャネルの幅が増す。したがっ
て、ドレイン耐圧を向上するために、ドリフト領域のチ
ャネル長を長くする、あるいは、ドリフト領域の不純物
濃度を低く抑えた場合であっても、トランジスタのオン
抵抗の増加を抑制できる。
に示された縦型ＪＦＥＴ１ａが完成した。縦型ＪＦＥＴ
１ａは、ｐ+型ゲート半導体部５１，５２，５３，５４
の間にｎ型チャネル半導体部４１，４２，４３を有す
る。この構造によれば、ｎ型チャネル半導体部４１，４
２，４３の両側からチャネルが制御される。これによ
り、チャネル半導体部の片側からチャネルを制御する場
合に比べて、制御できるチャネルの幅が増す。したがっ
て、ドレイン耐圧を向上するために、ドリフト領域のチ
ャネル長を長くする、あるいは、ドリフト領域の不純物
濃度を低く抑えた場合であっても、トランジスタのオン
抵抗の増加を抑制できる。
【００５７】また、縦型ＪＦＥＴ１ａは、ｎ型チャネル
半導体部４１，４２，４３及びｐ+型ゲート半導体部５
１，５２，５３，５４をｎ型ドリフト半導体部３上に配
置できる。故に、ｎ型ドリフト半導体部３の厚さＤによ
り所望のドレイン耐圧を得ることができる。したがっ
て、ソースとドレイン間の耐圧を向上できる。また、ｎ
型チャネル半導体部４１，４２，４３の下だけでなく、
ｐ+型ゲート半導体部５１，５２，５３，５４の下に位
置するｎ型ドリフト半導体部３にもキャリアが流れる。
したがって、耐圧を維持しつつオン抵抗を下げる。
半導体部４１，４２，４３及びｐ+型ゲート半導体部５
１，５２，５３，５４をｎ型ドリフト半導体部３上に配
置できる。故に、ｎ型ドリフト半導体部３の厚さＤによ
り所望のドレイン耐圧を得ることができる。したがっ
て、ソースとドレイン間の耐圧を向上できる。また、ｎ
型チャネル半導体部４１，４２，４３の下だけでなく、
ｐ+型ゲート半導体部５１，５２，５３，５４の下に位
置するｎ型ドリフト半導体部３にもキャリアが流れる。
したがって、耐圧を維持しつつオン抵抗を下げる。
【００５８】更に、逆方向バイアスの場合にノーマリオ
フ型のＪＦＥＴを実現するためには、チャネル幅Ｗ１〜
Ｗ３（図中ｙ軸方向）を拡散電位によって生じる空乏層
の幅の２倍以下にしなければならない。そこで、縦型Ｊ
ＦＥＴ１ａでは、複数のチャネル半導体部を形成するこ
とにより、チャネル半導体部単位当たりのチャネル幅を
抑えつつ、素子全体としてドレイン電流を増やす構造と
した。この様な構造を採ることにより、ノーマリオフ型
と低オン抵抗化を両立した縦型ＪＦＥＴを実現できる。
フ型のＪＦＥＴを実現するためには、チャネル幅Ｗ１〜
Ｗ３（図中ｙ軸方向）を拡散電位によって生じる空乏層
の幅の２倍以下にしなければならない。そこで、縦型Ｊ
ＦＥＴ１ａでは、複数のチャネル半導体部を形成するこ
とにより、チャネル半導体部単位当たりのチャネル幅を
抑えつつ、素子全体としてドレイン電流を増やす構造と
した。この様な構造を採ることにより、ノーマリオフ型
と低オン抵抗化を両立した縦型ＪＦＥＴを実現できる。
【００５９】また、本実施形態では、ドレイン、ソー
ス、ゲートの半導体部をＳｉＣにより形成した。ＳｉＣ
は、Ｓｉ（珪素）やＧａＡｓ（ガリウム砒素）といった
半導体に比べて以下の点において優位である。すなわ
ち、高融点且つバンドギャップ（禁制帯幅）が大きいの
で、素子の高温動作が容易になる。また、絶縁破壊電界
が大きいので高耐圧化が可能となる。更には、熱伝導率
が高いので大電流・低損失化が容易になるといった利点
がある。
ス、ゲートの半導体部をＳｉＣにより形成した。ＳｉＣ
は、Ｓｉ（珪素）やＧａＡｓ（ガリウム砒素）といった
半導体に比べて以下の点において優位である。すなわ
ち、高融点且つバンドギャップ（禁制帯幅）が大きいの
で、素子の高温動作が容易になる。また、絶縁破壊電界
が大きいので高耐圧化が可能となる。更には、熱伝導率
が高いので大電流・低損失化が容易になるといった利点
がある。
【００６０】（第３の実施形態）本実施形態は、縦型Ｊ
ＦＥＴ１ａのソース半導体部形成工程及びゲート半導体
部形成工程において、第２の実施形態と異なる製造方法
に関する。すなわち、第２の実施形態では、イオン注入
法によりゲート半導体部を形成したが、本実施形態で
は、以下に示す工程を経てゲート半導体部を形成する。
なお、ソース半導体部形成工程及びゲート半導体部形成
工程以外の工程に関しては、第２の実施形態と同様であ
るので、各構成部分には同一の符合を付しその説明と図
示は省略する。
ＦＥＴ１ａのソース半導体部形成工程及びゲート半導体
部形成工程において、第２の実施形態と異なる製造方法
に関する。すなわち、第２の実施形態では、イオン注入
法によりゲート半導体部を形成したが、本実施形態で
は、以下に示す工程を経てゲート半導体部を形成する。
なお、ソース半導体部形成工程及びゲート半導体部形成
工程以外の工程に関しては、第２の実施形態と同様であ
るので、各構成部分には同一の符合を付しその説明と図
示は省略する。
【００６１】（ソース半導体部形成工程）図８（ａ）を
参照して、ソース半導体部を形成する工程について説明
する。フォトレジストが所定の軸方向（図中ｘ軸方向）
に伸びるストライプ状のパターンを有するマスクＭ３を
形成する。マスクＭ３を用いて、ｎ+型ソース層を選択
的にエッチングする。その結果、レジストパターンで覆
われたｎ+型ソース層の部分がエッチングされずに残
り、ｎ+型ソース半導体部６１，６２，６３になる。本
実施形態では、ゲート半導体部を形成するための領域を
得るために、第２の実施形態よりも深くエッチングす
る。ソース半導体部を形成した後、マスクＭ３を除去す
る。
参照して、ソース半導体部を形成する工程について説明
する。フォトレジストが所定の軸方向（図中ｘ軸方向）
に伸びるストライプ状のパターンを有するマスクＭ３を
形成する。マスクＭ３を用いて、ｎ+型ソース層を選択
的にエッチングする。その結果、レジストパターンで覆
われたｎ+型ソース層の部分がエッチングされずに残
り、ｎ+型ソース半導体部６１，６２，６３になる。本
実施形態では、ゲート半導体部を形成するための領域を
得るために、第２の実施形態よりも深くエッチングす
る。ソース半導体部を形成した後、マスクＭ３を除去す
る。
【００６２】（ゲート半導体部形成工程）図８（ｂ）を
参照して、ゲート半導体部を形成する工程について説明
する。所定のマスクを用いて、ｎ型半導体層３の表面上
の領域３ａ，３ｃ，３ｅ，３ｇに、ポリシリコン膜５
１，５２，５３，５４を形成する。ポリシリコン膜は、
化学気相成長法を用いて、例えば、ＳｉＨ4（シラン）
を熱分解することにより成長する。ポリシリコン膜の導
電型は、ｎ+型ドレイン半導体部２と逆導電型である。
また、ポリシリコン膜のドーパント濃度は、ｎ型半導体
層３のドーパント濃度よりも高い。
参照して、ゲート半導体部を形成する工程について説明
する。所定のマスクを用いて、ｎ型半導体層３の表面上
の領域３ａ，３ｃ，３ｅ，３ｇに、ポリシリコン膜５
１，５２，５３，５４を形成する。ポリシリコン膜は、
化学気相成長法を用いて、例えば、ＳｉＨ4（シラン）
を熱分解することにより成長する。ポリシリコン膜の導
電型は、ｎ+型ドレイン半導体部２と逆導電型である。
また、ポリシリコン膜のドーパント濃度は、ｎ型半導体
層３のドーパント濃度よりも高い。
【００６３】第３の実施形態に示した製造方法によれ
ば、チャネル半導体部とゲート半導体部とをヘテロ接合
で形成することができる。
ば、チャネル半導体部とゲート半導体部とをヘテロ接合
で形成することができる。
【００６４】（第４の実施形態）次に、図９を参照し
て、第１の実施形態の変形態様である第４の実施形態に
ついて説明する。第４の実施形態における縦型ＪＦＥＴ
に関しても、基本的構成は、第１の実施形態において説
明した縦型ＪＦＥＴ１ｂの構成と同様であるので、各構
成要素には同一の符合を付し、第１の実施形態との差異
について説明する。
て、第１の実施形態の変形態様である第４の実施形態に
ついて説明する。第４の実施形態における縦型ＪＦＥＴ
に関しても、基本的構成は、第１の実施形態において説
明した縦型ＪＦＥＴ１ｂの構成と同様であるので、各構
成要素には同一の符合を付し、第１の実施形態との差異
について説明する。
【００６５】図９は、第４の実施形態における縦型ＪＦ
ＥＴ１ｂの斜視図である。第４の実施形態と第１の実施
形態とは、ドリフト半導体部の構造が異なる。すなわ
ち、第１の実施形態では、ドリフト半導体部は、ｎ+型
ドレイン半導体部２の導電型と同一の導電型の構成とし
た。これに対して、第４の実施形態では、ドリフト半導
体部は、導電型の異なる半導体領域の超接合（ＳＪ：Su
per Junction）構造を有する。
ＥＴ１ｂの斜視図である。第４の実施形態と第１の実施
形態とは、ドリフト半導体部の構造が異なる。すなわ
ち、第１の実施形態では、ドリフト半導体部は、ｎ+型
ドレイン半導体部２の導電型と同一の導電型の構成とし
た。これに対して、第４の実施形態では、ドリフト半導
体部は、導電型の異なる半導体領域の超接合（ＳＪ：Su
per Junction）構造を有する。
【００６６】ドリフト半導体部は、ｐ型半導体領域３
１，３３，３５，３７と、ｎ型半導体領域３２，３４，
３６とを有する。ｐ型半導体領域３１，３３，３５，３
７は、ｎ型半導体領域３２，３４，３６と交互に配置さ
れている。ｐ型半導体領域とｎ型半導体領域との接合面
は、ｐ型ゲート半導体部５１，５２，５３，５４とｎ+
型ドレイン半導体部２との間に位置する。
１，３３，３５，３７と、ｎ型半導体領域３２，３４，
３６とを有する。ｐ型半導体領域３１，３３，３５，３
７は、ｎ型半導体領域３２，３４，３６と交互に配置さ
れている。ｐ型半導体領域とｎ型半導体領域との接合面
は、ｐ型ゲート半導体部５１，５２，５３，５４とｎ+
型ドレイン半導体部２との間に位置する。
【００６７】ｐ型半導体領域３１，３３，３５，３７
は、ｐ型ゲート半導体部５１，５２，５３，５４とｎ+
型ドレイン半導体部２との間に位置し、ｐ型ゲート半導
体部５１，５２，５３，５４に沿う方向（図９のｘ軸方
向）に延びている。ｐ型半導体領域３１，３３，３５，
３７は、ドレイン半導体部２の導電型と逆導電型を有す
る。
は、ｐ型ゲート半導体部５１，５２，５３，５４とｎ+
型ドレイン半導体部２との間に位置し、ｐ型ゲート半導
体部５１，５２，５３，５４に沿う方向（図９のｘ軸方
向）に延びている。ｐ型半導体領域３１，３３，３５，
３７は、ドレイン半導体部２の導電型と逆導電型を有す
る。
【００６８】ｎ型半導体領域３２，３４，３６は、ｎ型
チャネル半導体部４１，４２，４３とｎ+型ドレイン半
導体部２との間に位置し、ｎ型チャネル半導体部４１，
４２，４３に沿う方向（図９のｘ軸方向）に延びてい
る。ｎ型半導体領域３２，３４，３６は、ドレイン半導
体部２の導電型と同一の導電型を有する。
チャネル半導体部４１，４２，４３とｎ+型ドレイン半
導体部２との間に位置し、ｎ型チャネル半導体部４１，
４２，４３に沿う方向（図９のｘ軸方向）に延びてい
る。ｎ型半導体領域３２，３４，３６は、ドレイン半導
体部２の導電型と同一の導電型を有する。
【００６９】本実施形態における縦型ＪＦＥＴ１ｂによ
れば、ドリフト半導体部は、導電型の異なる複数の半導
体領域により構成されている。この様な構造を有するド
リフト半導体部は、高ドレイン電圧が印加されていると
きに、ドリフト半導体部の全体が十分に空乏化されてい
る。したがって、ドリフト半導体部における電界の最大
値が低くなる。故に、ドリフト領域の厚さを薄くでき
る。このため、オン抵抗が小さくなる。
れば、ドリフト半導体部は、導電型の異なる複数の半導
体領域により構成されている。この様な構造を有するド
リフト半導体部は、高ドレイン電圧が印加されていると
きに、ドリフト半導体部の全体が十分に空乏化されてい
る。したがって、ドリフト半導体部における電界の最大
値が低くなる。故に、ドリフト領域の厚さを薄くでき
る。このため、オン抵抗が小さくなる。
【００７０】ｐ型半導体領域３１，３３，３５，３７と
ｎ型半導体領域３２，３４，３６のドーパント濃度は、
ほぼ同一であることが好ましい。５００Ｖ耐圧を想定し
た場合における好適な実施例では、ｐ型半導体領域３
１，３３，３５，３７及びｎ型半導体領域３２，３４，
３６のドーパント濃度は、約２．７×１０17ｃｍ-3であ
る。また、５００Ｖ耐圧を想定した場合における好適な
実施例では、ｐ型半導体領域３１，３３，３５，３７及
びｎ型半導体領域３２，３４，３６の幅（図中ｙ軸方
向）は０．５μｍ程度である。これにより、空乏層はｐ
型半導体領域の全体に延びる。また、空乏層はｎ型半導
体領域の全体に延びる。各半導体領域に延びる空乏層は
同時に延びる。したがって、電界の集中が緩和される。
ｎ型半導体領域３２，３４，３６のドーパント濃度は、
ほぼ同一であることが好ましい。５００Ｖ耐圧を想定し
た場合における好適な実施例では、ｐ型半導体領域３
１，３３，３５，３７及びｎ型半導体領域３２，３４，
３６のドーパント濃度は、約２．７×１０17ｃｍ-3であ
る。また、５００Ｖ耐圧を想定した場合における好適な
実施例では、ｐ型半導体領域３１，３３，３５，３７及
びｎ型半導体領域３２，３４，３６の幅（図中ｙ軸方
向）は０．５μｍ程度である。これにより、空乏層はｐ
型半導体領域の全体に延びる。また、空乏層はｎ型半導
体領域の全体に延びる。各半導体領域に延びる空乏層は
同時に延びる。したがって、電界の集中が緩和される。
【００７１】（第５の実施形態）次に、第４の実施形態
における縦型ＪＦＥＴ１ｂの製造方法について説明す
る。 （ｎ型半導体層形成工程）まず、ｎ+型ＳｉＣ半導体基
板を準備する。基板のｎ型不純物濃度は、この基板がド
レイン半導体部として利用できる程度に高濃度である。
図１０（ａ）に示す様に、ｎ+型ドレイン半導体部２の
表面にＳｉＣ膜３をエピタキシャル成長法により形成す
る。５００Ｖ耐圧を想定した場合における好適な実施例
では、ＳｉＣ膜３の膜厚Ｔ７は、２．０μｍ以上３．０
μｍ以下である。
における縦型ＪＦＥＴ１ｂの製造方法について説明す
る。 （ｎ型半導体層形成工程）まず、ｎ+型ＳｉＣ半導体基
板を準備する。基板のｎ型不純物濃度は、この基板がド
レイン半導体部として利用できる程度に高濃度である。
図１０（ａ）に示す様に、ｎ+型ドレイン半導体部２の
表面にＳｉＣ膜３をエピタキシャル成長法により形成す
る。５００Ｖ耐圧を想定した場合における好適な実施例
では、ＳｉＣ膜３の膜厚Ｔ７は、２．０μｍ以上３．０
μｍ以下である。
【００７２】ＳｉＣ膜３の導電型は、ｎ+型ドレイン半
導体部２の導電型と同一である。また、ＳｉＣ膜３のド
ーパント濃度は、ｎ+型ドレイン半導体部２のドーパン
ト濃度よりも低い。このＳｉＣ膜３からは、ｎ型半導体
層３２，３４，３６が形成される。
導体部２の導電型と同一である。また、ＳｉＣ膜３のド
ーパント濃度は、ｎ+型ドレイン半導体部２のドーパン
ト濃度よりも低い。このＳｉＣ膜３からは、ｎ型半導体
層３２，３４，３６が形成される。
【００７３】（ｐ型半導体層形成工程）図１０（ｂ）を
参照して、ｐ型半導体層を形成する工程について説明す
る。所定のマスクＭ４を用いて、ｎ型半導体層３上に形
成された領域３１ａ，３３ａ，３５ａ，３７ａにドーパ
ントＡ３を選択的にイオン注入して、所定の深さを有す
るｐ型半導体層３１１，３３１，３５１，３７１を形成
する。ｐ型半導体層を形成した後、マスクＭを除去す
る。
参照して、ｐ型半導体層を形成する工程について説明す
る。所定のマスクＭ４を用いて、ｎ型半導体層３上に形
成された領域３１ａ，３３ａ，３５ａ，３７ａにドーパ
ントＡ３を選択的にイオン注入して、所定の深さを有す
るｐ型半導体層３１１，３３１，３５１，３７１を形成
する。ｐ型半導体層を形成した後、マスクＭを除去す
る。
【００７４】（ドリフト半導体部形成工程）図１０
（ｃ）を参照して、所望の厚さのドリフト半導体部を形
成する工程について説明する。すなわち、ｎ型半導体層
形成工程とｐ型半導体層形成工程とを交互に繰り返し、
ｎ型半導体層とｐ型半導体層とをｎ+型ドレイン半導体
部２上に堆積する。その結果、所定の厚さＴ９（図１０
（ｃ）のｚ軸方向）を有する半導体層３が形成される。
（ｃ）を参照して、所望の厚さのドリフト半導体部を形
成する工程について説明する。すなわち、ｎ型半導体層
形成工程とｐ型半導体層形成工程とを交互に繰り返し、
ｎ型半導体層とｐ型半導体層とをｎ+型ドレイン半導体
部２上に堆積する。その結果、所定の厚さＴ９（図１０
（ｃ）のｚ軸方向）を有する半導体層３が形成される。
【００７５】（ソース領域形成工程）図１０（ｃ）に示
す様に、半導体層３の表面に、エピタキシャル成長法に
より、ｎ+型ソース層のためのＳｉＣ膜６を形成する。
ＳｉＣ膜６の導電型は、ｎ+型ドレイン半導体部２の導
電型と同一である。また、ＳｉＣ膜６のドーパント濃度
は、半導体層３のドーパント濃度よりも高い。
す様に、半導体層３の表面に、エピタキシャル成長法に
より、ｎ+型ソース層のためのＳｉＣ膜６を形成する。
ＳｉＣ膜６の導電型は、ｎ+型ドレイン半導体部２の導
電型と同一である。また、ＳｉＣ膜６のドーパント濃度
は、半導体層３のドーパント濃度よりも高い。
【００７６】（ソース半導体部形成工程）図１１（ａ）
を参照して、ソース半導体部を形成する工程について説
明する。フォトレジストが所定の軸方向（図中ｘ軸方
向）に伸びるストライプ状のパターンを有するマスクＭ
５を形成する。マスクＭ５を用いて、ｎ+型ソース層を
選択的にエッチングする。その結果、レジストパターン
で覆われたｎ+型ソース層の部分がエッチングされずに
残り、ｎ+型ソース半導体部６１，６２，６３になる。
を参照して、ソース半導体部を形成する工程について説
明する。フォトレジストが所定の軸方向（図中ｘ軸方
向）に伸びるストライプ状のパターンを有するマスクＭ
５を形成する。マスクＭ５を用いて、ｎ+型ソース層を
選択的にエッチングする。その結果、レジストパターン
で覆われたｎ+型ソース層の部分がエッチングされずに
残り、ｎ+型ソース半導体部６１，６２，６３になる。
【００７７】（ゲート半導体部形成工程）図１１（ｂ）
を参照して、ゲート半導体部を形成する工程について説
明する。所定のマスクＭ６を用いて、半導体層３上に形
成された各領域３ｈ〜３ｋにドーパントＡ４を選択的に
イオン注入して、所定の深さを有するｐ型ゲート半導体
部５１，５２，５３，５４を形成する。ドーパント濃度
は、半導体層３のドーパント濃度よりも高い。ゲート半
導体部を形成した後、マスクＭ６を除去する。
を参照して、ゲート半導体部を形成する工程について説
明する。所定のマスクＭ６を用いて、半導体層３上に形
成された各領域３ｈ〜３ｋにドーパントＡ４を選択的に
イオン注入して、所定の深さを有するｐ型ゲート半導体
部５１，５２，５３，５４を形成する。ドーパント濃度
は、半導体層３のドーパント濃度よりも高い。ゲート半
導体部を形成した後、マスクＭ６を除去する。
【００７８】なお、熱酸化工程、開口部形成工程、電極
形成工程、絶縁膜形成工程、及び配線工程は、第２の実
施形態と同様であるので、その説明と図示は省略する。
形成工程、絶縁膜形成工程、及び配線工程は、第２の実
施形態と同様であるので、その説明と図示は省略する。
【００７９】以上説明した工程により、第４の実施形態
に示された縦型ＪＦＥＴ１ｂが完成した。縦型ＪＦＥＴ
１ｂのドリフト半導体部は、導電型の異なる複数の半導
体領域により構成されている。この様な構造を有するド
リフト半導体部は、高ドレイン電圧が印加されていると
きに、ドリフト半導体部の全体が十分に空乏化されてい
る。したがって、ドリフト半導体部における電界の最大
値が低くなる。故に、ドリフト領域の厚さを薄くでき
る。このため、オン抵抗が小さくなる。
に示された縦型ＪＦＥＴ１ｂが完成した。縦型ＪＦＥＴ
１ｂのドリフト半導体部は、導電型の異なる複数の半導
体領域により構成されている。この様な構造を有するド
リフト半導体部は、高ドレイン電圧が印加されていると
きに、ドリフト半導体部の全体が十分に空乏化されてい
る。したがって、ドリフト半導体部における電界の最大
値が低くなる。故に、ドリフト領域の厚さを薄くでき
る。このため、オン抵抗が小さくなる。
【００８０】（第６の実施形態）本実施形態は、縦型Ｊ
ＦＥＴ１ｂのソース半導体部形成工程及びゲート半導体
部形成工程において、第５の実施形態と異なる製造方法
に関する。すなわち、第５の実施形態では、イオン注入
法によりゲート半導体部を形成したが、本実施形態で
は、以下に示す工程を経てゲート半導体部を形成する。
なお、ソース半導体部形成工程及びゲート半導体部形成
工程以外の工程に関しては、第５の実施形態と同様にで
きるので、各構成部分には同一の符合を付しその説明と
図示は省略する。
ＦＥＴ１ｂのソース半導体部形成工程及びゲート半導体
部形成工程において、第５の実施形態と異なる製造方法
に関する。すなわち、第５の実施形態では、イオン注入
法によりゲート半導体部を形成したが、本実施形態で
は、以下に示す工程を経てゲート半導体部を形成する。
なお、ソース半導体部形成工程及びゲート半導体部形成
工程以外の工程に関しては、第５の実施形態と同様にで
きるので、各構成部分には同一の符合を付しその説明と
図示は省略する。
【００８１】（ソース半導体部形成工程）図１２（ａ）
を参照して、ソース半導体部を形成する工程について説
明する。フォトレジストが所定の軸方向（図中ｘ軸方
向）に伸びるストライプ状のパターンを有するマスクＭ
７を形成する。マスクＭ７を用いて、ｎ+型ソース層を
選択的にエッチングする。その結果、レジストパターン
で覆われたｎ+型ソース層の部分がエッチングされずに
残り、ｎ+型ソース半導体部６１，６２，６３になる。
本実施形態では、ゲート半導体部を形成するための領域
を得るために、第５の実施形態よりも深くエッチングす
る。ソース半導体部を形成した後、マスクＭ７を除去す
る。
を参照して、ソース半導体部を形成する工程について説
明する。フォトレジストが所定の軸方向（図中ｘ軸方
向）に伸びるストライプ状のパターンを有するマスクＭ
７を形成する。マスクＭ７を用いて、ｎ+型ソース層を
選択的にエッチングする。その結果、レジストパターン
で覆われたｎ+型ソース層の部分がエッチングされずに
残り、ｎ+型ソース半導体部６１，６２，６３になる。
本実施形態では、ゲート半導体部を形成するための領域
を得るために、第５の実施形態よりも深くエッチングす
る。ソース半導体部を形成した後、マスクＭ７を除去す
る。
【００８２】（ゲート半導体部形成工程）図１２（ｂ）
を参照して、ゲート半導体部を形成する工程について説
明する。所定のマスクを用いて、ｎ型半導体層３の表面
上の領域３ａ，３ｃ，３ｅ，３ｇに、ポリシリコン膜５
１，５２，５３，５４を形成する。ポリシリコン膜の導
電型は、ｎ+型ドレイン半導体部２と逆導電型である。
また、ポリシリコン膜のドーパント濃度は、ｎ型半導体
層３のドーパント濃度よりも高い。
を参照して、ゲート半導体部を形成する工程について説
明する。所定のマスクを用いて、ｎ型半導体層３の表面
上の領域３ａ，３ｃ，３ｅ，３ｇに、ポリシリコン膜５
１，５２，５３，５４を形成する。ポリシリコン膜の導
電型は、ｎ+型ドレイン半導体部２と逆導電型である。
また、ポリシリコン膜のドーパント濃度は、ｎ型半導体
層３のドーパント濃度よりも高い。
【００８３】第６の実施形態に示した製造方法によれ
ば、チャネル半導体部とゲート半導体部とをヘテロ接合
で形成することができる。
ば、チャネル半導体部とゲート半導体部とをヘテロ接合
で形成することができる。
【００８４】（第７の実施形態）ゲート半導体部及びソ
ース半導体部は、これまでの実施形態に示された形状に
限定されない。図１３（ａ）は、第４の実施形態におけ
る縦型ＪＦＥＴ１ｂのｐ +型ゲート半導体部５１，５
２，５３，５４、及びｎ+型ソース半導体部６１，６
２，６３の形状を示す概略平面図である。縦型ＪＦＥＴ
１ｂのゲート半導体部及びソース半導体部は、共に所定
の軸方向（図中ｘ軸方向）に延びており、ｐ+型ゲート
半導体部５１，５２，５３，５４は、ｎ+型ソース半導
体部６１，６２，６３と交互に配置されている。
ース半導体部は、これまでの実施形態に示された形状に
限定されない。図１３（ａ）は、第４の実施形態におけ
る縦型ＪＦＥＴ１ｂのｐ +型ゲート半導体部５１，５
２，５３，５４、及びｎ+型ソース半導体部６１，６
２，６３の形状を示す概略平面図である。縦型ＪＦＥＴ
１ｂのゲート半導体部及びソース半導体部は、共に所定
の軸方向（図中ｘ軸方向）に延びており、ｐ+型ゲート
半導体部５１，５２，５３，５４は、ｎ+型ソース半導
体部６１，６２，６３と交互に配置されている。
【００８５】これに対して、図１３（ｂ）は、第７の実
施形態における縦型ＪＦＥＴのゲート半導体部及びソー
ス半導体部を示す概略平面図である。本実施形態におけ
る縦型ＪＦＥＴでは、ｐ+型ゲート半導体部５は、所定
の軸方向（図中ｙ軸方向）に延びる複数の部分と、この
軸と交差する方向（図中ｘ軸方向）に延びる複数の部分
とが格子状に交差する形態を有する。ｎ+型ソース半導
体部６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆ，６ｇ，６
ｈ，６ｉは、ｐ+型ゲート半導体部５の格子間のチャネ
ル半導体上に配置されている。本実施形態では、各ｎ+
型ソース半導体部の平面形状は、正方形として図示して
いるが、例えば、長方形、三角形、六角形、八角形等で
ある。各ｎ型チャネル半導体部は、ｐ+型ゲート半導体
部５に制御されるように、ｎ+型ソース半導体部の下に
形成されている。ｎ型チャネル半導体部（図示せず）の
側面は、ｐ+型ゲート半導体部と接している。
施形態における縦型ＪＦＥＴのゲート半導体部及びソー
ス半導体部を示す概略平面図である。本実施形態におけ
る縦型ＪＦＥＴでは、ｐ+型ゲート半導体部５は、所定
の軸方向（図中ｙ軸方向）に延びる複数の部分と、この
軸と交差する方向（図中ｘ軸方向）に延びる複数の部分
とが格子状に交差する形態を有する。ｎ+型ソース半導
体部６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆ，６ｇ，６
ｈ，６ｉは、ｐ+型ゲート半導体部５の格子間のチャネ
ル半導体上に配置されている。本実施形態では、各ｎ+
型ソース半導体部の平面形状は、正方形として図示して
いるが、例えば、長方形、三角形、六角形、八角形等で
ある。各ｎ型チャネル半導体部は、ｐ+型ゲート半導体
部５に制御されるように、ｎ+型ソース半導体部の下に
形成されている。ｎ型チャネル半導体部（図示せず）の
側面は、ｐ+型ゲート半導体部と接している。
【００８６】以上説明したように、第７の実施形態にお
ける縦型ＪＦＥＴでは、ｐ+型ゲート半導体部５は、ｎ
型チャネル半導体部を囲むように設けられている。した
がって、ｐ+型ゲート半導体部５は、ｎ型チャネル半導
体部の周囲から、ｎ型チャネル半導体部を流れるドレイ
ン電流を制御できる。
ける縦型ＪＦＥＴでは、ｐ+型ゲート半導体部５は、ｎ
型チャネル半導体部を囲むように設けられている。した
がって、ｐ+型ゲート半導体部５は、ｎ型チャネル半導
体部の周囲から、ｎ型チャネル半導体部を流れるドレイ
ン電流を制御できる。
【００８７】ゲート半導体部及びソース半導体部は、こ
れまでの実施形態に示された形状に限定されない。図１
３（ｃ）は、縦型ＪＦＥＴのゲート半導体部及びソース
半導体部に関する別の形態を示す概略平面図である。図
１３（ｃ）に示す様に、本実施形態における縦型ＪＦＥ
Ｔでは、ｎ+型ソース半導体部６の平面形状は、所定の
軸方向（図中ｙ軸方向）に延びる複数の部分と、この軸
と交差する方向（図中ｘ軸方向）に延びる複数の部分と
が格子状に交差する。
れまでの実施形態に示された形状に限定されない。図１
３（ｃ）は、縦型ＪＦＥＴのゲート半導体部及びソース
半導体部に関する別の形態を示す概略平面図である。図
１３（ｃ）に示す様に、本実施形態における縦型ＪＦＥ
Ｔでは、ｎ+型ソース半導体部６の平面形状は、所定の
軸方向（図中ｙ軸方向）に延びる複数の部分と、この軸
と交差する方向（図中ｘ軸方向）に延びる複数の部分と
が格子状に交差する。
【００８８】ｐ+型ゲート半導体部５ａの平面形状は、
ｎ+型ソース半導体部６を環囲する。また、ｐ+型ゲート
半導体部５ｂ，５ｃ，５ｄ，５ｅ，５ｆ，５ｇ，５ｈ，
５ｉ，５ｊは、ｎ+型ソース半導体部６の下に位置する
チャネル半導体部（図示せず）により囲まれている。本
実施形態では、ｐ+型ゲート半導体部５ｂ，５ｃ，５
ｄ，５ｅ，５ｆ，５ｇ，５ｈ，５ｉ，５ｊの平面形状
は、正方形として図示しているが、例えば、長方形、三
角形、六角形、八角形等である。
ｎ+型ソース半導体部６を環囲する。また、ｐ+型ゲート
半導体部５ｂ，５ｃ，５ｄ，５ｅ，５ｆ，５ｇ，５ｈ，
５ｉ，５ｊは、ｎ+型ソース半導体部６の下に位置する
チャネル半導体部（図示せず）により囲まれている。本
実施形態では、ｐ+型ゲート半導体部５ｂ，５ｃ，５
ｄ，５ｅ，５ｆ，５ｇ，５ｈ，５ｉ，５ｊの平面形状
は、正方形として図示しているが、例えば、長方形、三
角形、六角形、八角形等である。
【００８９】なお、本発明に係る縦型ＪＦＥＴ１ａ，１
ｂ及びその製造方法は、上記実施形態に記載の態様に限
定されるものではなく、他の条件等に応じて種々の変形
態様をとることが可能である。例えば、上記各実施形態
では、ドナー不純物を含むｎ型半導体によりチャネル領
域を形成する例について説明したが、チャネル領域がｐ
型半導体により形成されたＪＦＥＴにも本発明を適用可
能である。但し、この場合には、電流方向や印加するゲ
ート電圧の極性が逆になる。
ｂ及びその製造方法は、上記実施形態に記載の態様に限
定されるものではなく、他の条件等に応じて種々の変形
態様をとることが可能である。例えば、上記各実施形態
では、ドナー不純物を含むｎ型半導体によりチャネル領
域を形成する例について説明したが、チャネル領域がｐ
型半導体により形成されたＪＦＥＴにも本発明を適用可
能である。但し、この場合には、電流方向や印加するゲ
ート電圧の極性が逆になる。
【００９０】また、ドリフト半導体部以外の半導体部の
ドーパント濃度や厚さは、縦型ＪＦＥＴをノーマリオフ
型とするか否かやデバイス全体としての電流容量によっ
て定まるものである。したがって、本発明の目的である
高耐圧の縦型ＪＦＥＴを実現する上で直接関わることで
はないが、好適な実施例では、チャネル長（図中ｘ軸方
向）はチャネル幅（図中ｙ軸方向）の１５倍以上２０倍
以下である。
ドーパント濃度や厚さは、縦型ＪＦＥＴをノーマリオフ
型とするか否かやデバイス全体としての電流容量によっ
て定まるものである。したがって、本発明の目的である
高耐圧の縦型ＪＦＥＴを実現する上で直接関わることで
はないが、好適な実施例では、チャネル長（図中ｘ軸方
向）はチャネル幅（図中ｙ軸方向）の１５倍以上２０倍
以下である。
【００９１】
【発明の効果】本発明によれば、ドレイン耐圧を維持し
つつオン抵抗を低減できる接合型電界効果トランジス
タ、及び接合型電界効果トランジスタの製造方法を提供
することができる。
つつオン抵抗を低減できる接合型電界効果トランジス
タ、及び接合型電界効果トランジスタの製造方法を提供
することができる。
【図１】図１（ａ）は、第１の実施形態における縦型Ｊ
ＦＥＴの斜視図である。図１（ｂ）は、ｎ型チャネル半
導体部の部分拡大図である。
ＦＥＴの斜視図である。図１（ｂ）は、ｎ型チャネル半
導体部の部分拡大図である。
【図２】図２（ａ）は、ＶG＞ＶTにおける縦型ＪＦＥＴ
のチャネル制御を示す模式図である。図２（ｂ）は、Ｖ
G＜ＶTにおける縦型ＪＦＥＴのチャネル制御を示す模式
図である。
のチャネル制御を示す模式図である。図２（ｂ）は、Ｖ
G＜ＶTにおける縦型ＪＦＥＴのチャネル制御を示す模式
図である。
【図３】図３（ａ）は、ドレイン領域形成工程における
斜視図である。図３（ｂ）は、ドリフト領域形成工程に
おける斜視図である。図３（ｃ）は、ソース領域形成工
程における斜視図である。
斜視図である。図３（ｂ）は、ドリフト領域形成工程に
おける斜視図である。図３（ｃ）は、ソース領域形成工
程における斜視図である。
【図４】図４（ａ）は、ソース半導体部形成工程におけ
る斜視図である。図４（ｂ）は、ゲート半導体部形成工
程における縦型ＪＦＥＴの斜視図である。
る斜視図である。図４（ｂ）は、ゲート半導体部形成工
程における縦型ＪＦＥＴの斜視図である。
【図５】図５（ａ）は、酸化膜形成工程における縦型Ｊ
ＦＥＴの斜視図である。図５（ｂ）は、電極領域形成工
程における縦型ＪＦＥＴの斜視図である。
ＦＥＴの斜視図である。図５（ｂ）は、電極領域形成工
程における縦型ＪＦＥＴの斜視図である。
【図６】図６（ａ）は、電極形成工程における縦型ＪＦ
ＥＴの斜視図である。図６（ｂ）は、絶縁膜形成工程に
おける縦型ＪＦＥＴの斜視図である。
ＥＴの斜視図である。図６（ｂ）は、絶縁膜形成工程に
おける縦型ＪＦＥＴの斜視図である。
【図７】図７は、配線工程における縦型ＪＦＥＴの斜視
図である。
図である。
【図８】図８（ａ）は、ゲート領域形成工程における縦
型ＪＦＥＴの斜視図である。図８（ｂ）は、ゲート半導
体部形成工程における縦型ＪＦＥＴの斜視図である。
型ＪＦＥＴの斜視図である。図８（ｂ）は、ゲート半導
体部形成工程における縦型ＪＦＥＴの斜視図である。
【図９】図９は、第４の実施形態に係る縦型ＪＦＥＴの
構造を示す斜視図である。
構造を示す斜視図である。
【図１０】図１０（ａ）は、ドリフト領域形成工程にお
ける縦型ＪＦＥＴの斜視図である。図１０（ｂ）は、ｐ
+型半導体領域形成工程における縦型ＪＦＥＴの斜視図
である。図１０（ｃ）は、ソース領域形成工程における
縦型ＪＦＥＴの斜視図である。
ける縦型ＪＦＥＴの斜視図である。図１０（ｂ）は、ｐ
+型半導体領域形成工程における縦型ＪＦＥＴの斜視図
である。図１０（ｃ）は、ソース領域形成工程における
縦型ＪＦＥＴの斜視図である。
【図１１】図１１（ａ）は、ソース半導体部形成工程に
おける縦型ＪＦＥＴの斜視図である。図１１（ｂ）は、
ゲート半導体部形成工程における縦型ＪＦＥＴの斜視図
である。
おける縦型ＪＦＥＴの斜視図である。図１１（ｂ）は、
ゲート半導体部形成工程における縦型ＪＦＥＴの斜視図
である。
【図１２】図１２（ａ）は、ゲート領域形成工程におけ
る縦型ＪＦＥＴの斜視図である。図１２（ｂ）は、ゲー
ト半導体部形成工程における縦型ＪＦＥＴの斜視図であ
る。
る縦型ＪＦＥＴの斜視図である。図１２（ｂ）は、ゲー
ト半導体部形成工程における縦型ＪＦＥＴの斜視図であ
る。
【図１３】図１３（ａ）は、第４の実施形態に係る縦型
ＪＦＥＴの概略平面図である。図１３（ｂ）は、第７の
実施形態に係る縦型ＪＦＥＴの概略平面図である。図１
３（ｃ）は、別の形態を示す縦型ＪＦＥＴの概略平面図
である。
ＪＦＥＴの概略平面図である。図１３（ｂ）は、第７の
実施形態に係る縦型ＪＦＥＴの概略平面図である。図１
３（ｃ）は、別の形態を示す縦型ＪＦＥＴの概略平面図
である。
１ａ，１ｂ…縦型ＪＦＥＴ、２…ｎ+型ドレイン半導体
部、３…ｎ型ドリフト半導体部、４１，４２，４３…ｎ
型チャネル半導体部、５１，５２，５３，５４…ｐ+型
ゲート半導体部、６１，６２，６３…ｎ+型ソース半導
体部、７…ドレイン電極、８１，８２，８３，８４…ゲ
ート電極、９１，９２，９３…ソース電極、１０…酸化
膜、１１…電極金属膜、１２…絶縁膜、１３…配線金属
膜
部、３…ｎ型ドリフト半導体部、４１，４２，４３…ｎ
型チャネル半導体部、５１，５２，５３，５４…ｐ+型
ゲート半導体部、６１，６２，６３…ｎ+型ソース半導
体部、７…ドレイン電極、８１，８２，８３，８４…ゲ
ート電極、９１，９２，９３…ソース電極、１０…酸化
膜、１１…電極金属膜、１２…絶縁膜、１３…配線金属
膜
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 弘津 研一
大阪府大阪市此花区島屋一丁目１番３号
住友電気工業株式会社大阪製作所内
(72)発明者 初川 聡
大阪府大阪市此花区島屋一丁目１番３号
住友電気工業株式会社大阪製作所内
(72)発明者 星野 孝志
大阪府大阪市此花区島屋一丁目１番３号
住友電気工業株式会社大阪製作所内
(72)発明者 松波 弘之
京都府八幡市西山足立１−９
(72)発明者 木本 恒暢
京都府京都市伏見区桃山町松平筑前１−39
−605
Ｆターム(参考） 5F102 FA01 FA02 GA01 GC08 GD04
GJ04 GL04 GV07 HC01 HC07
HC15 HC21
Claims (14)
- 【請求項１】ドレイン半導体部と、 その主面が第１、第２及び第３の領域を有し、前記ドレ
イン半導体部上に設けられたドリフト半導体部と、 前記ドリフト半導体部の前記第１の領域上に設けられ、
前記ドリフト半導体部の導電型と逆導電型の第１のゲー
ト半導体部と、 前記ドリフト半導体部の前記第３の領域上に設けられ、
前記ドリフト半導体部の導電型と逆導電型の第２のゲー
ト半導体部と、 前記第２の領域上に設けられ、前記第１のゲート半導体
部と前記第２のゲート半導体部に制御されるように前記
第１のゲート半導体部と前記第２のゲート半導体部との
間に位置しており、前記ドレイン半導体部の導電型と同
一の導電型のチャネル半導体部と、 前記チャネル半導体部上に設けられ、前記ドレイン半導
体部の導電型と同一導電型の第１のソース半導体部とを
備える、接合型電界効果トランジスタ。 - 【請求項２】前記第１及び第２のゲート半導体領域、並
びに、前記第１のソース半導体領域は、前記ドリフト半
導体部の主面に沿って、所定の方向に延びる、請求項１
に記載の接合型電界効果トランジスタ。 - 【請求項３】前記第１のゲート半導体部と前記第２のゲ
ート半導体部との間の間隔は、当該接合型電界効果トラ
ンジスタがノーマリオフ特性を示すように決定されてい
る、請求項１又は２に記載の接合型電界効果トランジス
タ。 - 【請求項４】前記チャネル半導体部は、第１の部分と第
２の部分に更に分けられ、 前記第１の部分は、前記第１のゲート半導体部と前記第
２のゲート半導体部との両方に挟まれており、 前記第２の部分は、前記第１のゲート半導体部と前記第
２のゲート半導体部とに挟まれることがないように、前
記第１の部分上に位置する、請求項１〜３の何れか一項
に記載の接合型電界効果トランジスタ。 - 【請求項５】前記ドリフト半導体部上に、前記所定の方
向に延びており、前記ドリフト半導体部の導電型と逆導
電型の第３のゲート半導体部と、 前記ドリフト半導体部上に、前記所定の方向に延びてお
り、前記ドリフト半導体部と同一導電型の第２のソース
半導体部とを更に備え、 前記チャネル半導体部は、前記ドリフト半導体部と前記
第２のソース半導体部とを接続すると共に、前記第２の
ゲート半導体部と前記第３のゲート半導体部とにより制
御されるように、これらのゲート半導体部との間に設け
られている、請求項２に記載の接合型電界効果トランジ
スタ。 - 【請求項６】前記ドリフト半導体部は、前記ドレイン半
導体部の主面と交差する方向に延びると共に、各ゲート
半導体部と前記ドレイン半導体部との間に位置するよう
に接合面が形成された第１及び第２の半導体領域を有
し、 前記第１の半導体領域は、前記チャネル半導体部と前記
ドレイン半導体部の間に設けられ、前記ドレイン半導体
部の導電型と同一の導電型を有しており、 前記第２の半導体領域は、各ゲート半導体部と前記ドレ
イン半導体部の間に設けられ、前記ドレイン半導体部の
導電型と逆導電型を有する、請求項１〜５の何れか一項
に記載の接合型電界効果トランジスタ。 - 【請求項７】前記ドリフト半導体部の前記第１及び第２
の半導体領域のドーパント濃度及び幅は、前記第１の半
導体領域に延びる空乏層と前記第２の半導体領域に延び
る空乏層とが各半導体領域の全体に同時に延びるように
決定されている、請求項６に記載の接合型電界効果トラ
ンジスタ。 - 【請求項８】ドレイン半導体部と、 前記ドレイン半導体部の主面上に設けられたドリフト半
導体部と、 前記ドレイン半導体部の導電型と同一の導電型のチャネ
ル半導体部と、 前記ドリフト半導体部上に位置しており、前記チャネル
半導体部を流れるドレイン電流を制御するように、前記
チャネル半導体部を囲むように設けられ、前記ドレイン
半導体部の導電型と逆導電型のゲート半導体部と、 前記ドリフト半導体部上に設けられ、前記ドレイン半導
体部の導電型と同一導電型のソース半導体部とを備え
る、接合型電界効果トランジスタ。 - 【請求項９】前記ドレイン半導体部、前記ドリフト半導
体部、及び前記チャネル半導体部は、ＳｉＣにより形成
される、請求項１〜８の何れか一項に記載の接合型電界
効果トランジスタ。 - 【請求項１０】前記第１及び第２のゲート半導体部と前
記チャネル半導体部との接合は、ヘテロ接合である、請
求項１〜９の何れか一項に記載の接合型電界効果トラン
ジスタ。 - 【請求項１１】第１導電型の基板上に、第１導電型の半
導体層を形成する工程と、 第１導電型のソース半導体膜を前記半導体層上に形成す
る工程と、 前記半導体層が露出するように前記ソース半導体膜の一
部をエッチングしてソース半導体部を形成する工程と、 第２導電型のゲート半導体部を前記半導体層中に形成す
る工程とを含む接合型電界効果トランジスタの製造方
法。 - 【請求項１２】第１導電型の基板上に、半導体部の主面
と交差する方向に延びる面に沿って第１導電型の半導体
領域と第２導電型の半導体領域とが接合するように交互
に配列された半導体部を形成する工程と、 第１導電型のソース半導体膜を前記半導体部上に形成す
る工程と、 前記半導体部が露出するように前記ソース半導体膜の一
部をエッチングして、前記第１導電型の半導体領域の上
にソース半導体部を形成する工程と、 前記第１導電型の半導体領域と前記第２導電型の半導体
領域との接合面の位置に合わせて、第２導電型のゲート
半導体部を前記半導体部中に形成する工程とを含む接合
型電界効果トランジスタの製造方法。 - 【請求項１３】前記半導体部及び前記第２導電型の半導
体領域は、複数の成膜工程を経て形成される、請求項１
２に記載の接合型電界効果トランジスタの製造方法。 - 【請求項１４】前記ソース半導体部、及び前記ゲート半
導体部は、ＳｉＣを含む、請求項１１〜１３の何れか一
項に記載の接合型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001397972A JP4192469B2 (ja) | 2001-12-27 | 2001-12-27 | 接合型電界効果トランジスタ、及び接合型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001397972A JP4192469B2 (ja) | 2001-12-27 | 2001-12-27 | 接合型電界効果トランジスタ、及び接合型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003197641A true JP2003197641A (ja) | 2003-07-11 |
| JP4192469B2 JP4192469B2 (ja) | 2008-12-10 |
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ID=27603577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001397972A Expired - Fee Related JP4192469B2 (ja) | 2001-12-27 | 2001-12-27 | 接合型電界効果トランジスタ、及び接合型電界効果トランジスタの製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP4192469B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005310902A (ja) * | 2004-04-19 | 2005-11-04 | Sumitomo Electric Ind Ltd | 半導体装置と半導体装置の製造方法 |
| EP2360718A1 (en) * | 2008-12-16 | 2011-08-24 | Sumitomo Electric Industries, Ltd. | Semiconductor device and manufacturing method therefor |
| EP2963678A4 (en) * | 2014-03-26 | 2016-06-22 | Ngk Insulators Ltd | SEMICONDUCTOR COMPONENT |
| CN113054000A (zh) * | 2021-03-15 | 2021-06-29 | 无锡新洁能股份有限公司 | 超结结型场效应晶体管及其制作方法 |
-
2001
- 2001-12-27 JP JP2001397972A patent/JP4192469B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005310902A (ja) * | 2004-04-19 | 2005-11-04 | Sumitomo Electric Ind Ltd | 半導体装置と半導体装置の製造方法 |
| EP2360718A1 (en) * | 2008-12-16 | 2011-08-24 | Sumitomo Electric Industries, Ltd. | Semiconductor device and manufacturing method therefor |
| EP2360718A4 (en) * | 2008-12-16 | 2012-08-15 | Sumitomo Electric Industries | SEMICONDUCTOR COMPONENT AND MANUFACTURING METHOD THEREFOR |
| US8643065B2 (en) | 2008-12-16 | 2014-02-04 | Sumitomo Electric Industries, Ltd. | Semiconductor device and method for manufacturing the same |
| EP2963678A4 (en) * | 2014-03-26 | 2016-06-22 | Ngk Insulators Ltd | SEMICONDUCTOR COMPONENT |
| CN113054000A (zh) * | 2021-03-15 | 2021-06-29 | 无锡新洁能股份有限公司 | 超结结型场效应晶体管及其制作方法 |
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| JP4192469B2 (ja) | 2008-12-10 |
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