CN103026459A - 半导体装置和在目标基板中形成结构以制造半导体装置的方法 - Google Patents

半导体装置和在目标基板中形成结构以制造半导体装置的方法 Download PDF

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Abstract

提供了一种半导体装置和在目标基板中形成结构以制造半导体装置的方法。该方法包括以下步骤：在目标基板（110）上提供掩模层（120），并在掩模层中提供阶梯状轮廓（122），使得阶梯状轮廓的阶梯的高度比掩模层的厚度小。此外，该方法包括以下步骤：同时执行掩模层和目标基板的各向异性刻蚀，使得在目标基板中形成具有阶梯状轮廓（124）的结构。半导体装置包括这样的目标基板，包括由第一类型的半导体材料制成的第一区域和由第二类型的半导体材料制成的第二区域。第一和第二类型的半导体材料是不同的，并且，第一和第二区域是相邻的，以形成半导体装置的有源区域。在第一和第二区域之间的结处，半导体装置包括具有阶梯状轮廓的结构。本发明是有利的，因为其提供了一种具有改进特性的半导体装置。

Description

半导体装置和在目标基板中形成结构以制造半导体装置的方法
技术领域
本发明涉及半导体装置和半导体制造的领域。特别地，本发明涉及一种半导体装置和在目标基板（target substrate）中形成结构以制造半导体装置的方法。
背景技术
在半导体技术的领域中，不断将半导体装置的性能推向更高的极限。然而，对于特殊类型的半导体装置，有时可能需要对半导体装置的设计进行折衷，使得优化半导体装置的特性，代替另一种。这种折衷可能由于对半导体装置预期的最终应用而出现，其中，与另一种相比，特性可能是优选的，或者，也可能由于半导体装置的制造中的限制而出现。
特别参考包括集电极（集电体，collector）区域、基极区域和发射极区域的双极结晶体管（BJT）的实例，代表BJT的性能的关键特性是公共发射极电流增益、比导通电阻和击穿电压。已知的是，对于特定的掺杂浓度，BJT的基极区域优选地尽可能薄，以便获得高电流增益。然而，基极区域的最小厚度由所谓的击穿效应（穿通效应）限制，其中，对于过薄的基极区域，基极-集电极边界处的耗尽区域可能接触基极-发射极边界处的耗尽区域。耗尽区域是目标基板的空间电荷区域，在该目标基板中，半导体材料耗尽电荷载体（载荷子）。在这种条件下，集电极区域对发射极区域有效地短路，并且，大电流在集电极区域和发射极区域之间流动。因此，对于特定的掺杂浓度，基极区域的厚度，一方面，优选地增加以增加BJT的电击穿电压，另一方面，优选地减小以增加BJT的增益。
此外，如果在发射极区域和基极区域之间的边界处存在缺陷，则可能更容易地出现（即，在更低的集电极-基极电压下）上述击穿效应，其中，BJT实际上没有基极（或者，其中，将有效的基极宽度操作地减小至零）。
在台式晶体管蚀刻的BJT（或甚至其他类型的包括台式晶体管结构的半导体装置等）的制造中，关键的处理步骤是等离子蚀刻（或干法蚀刻），其用于形成具有由半导体材料（例如，碳化硅（SiC））制成的垂直或接近垂直的侧壁的结构。通常使用干法蚀刻来形成发射极区域并终止基极-集电极结。然而，在由半导体材料（例如如SiC）制成的垂直或接近垂直的侧壁处进行干法蚀刻可能导致在壁的底部处形成沟槽，这可能使产生的半导体装置的功能变差。在下文中，这种沟槽的形成将被称作“沟槽效应”。
对于BJT，在基极区域和发射极区域之间的边界处形成这种沟槽可能导致减小基极区域的有效厚度，并且，与在基板上沉积或生长的基极区域的初始预期厚度不相应，从而，导致高电场到顶面（发射极区域）的击穿距离减小。因此，为了减小击穿效应，BJT的基极区域必须足够厚，然而，这会减小BJT的增益。另外，在半导体装置的后续高温退火期间，接近顶面的材料可能重新分布，并可能将其传送至沟槽。材料传送与沟槽一起可能在晶体管的敏感部分中（例如，在发射极/基极结处）导致不受控制的掺杂和较差的材料质量，从而使BJT的性能变差。
因此，需要对半导体装置提供新的类型的结构，和/或提供新的将减少至少一部分上述缺点和/或使得能够对半导体装置提供改进特性的制造方法。
发明内容
本发明的一个目的是，减少现有技术的以上不利和缺点，并对以上技术和现有技术提供一种改进的替代方案。
通常，本发明的一个目的是提供一种具有改进的特性的半导体装置。此外，本发明的一个目的是提供一种在目标基板中形成结构以制造半导体装置的方法，该方法可减小上述击穿效应。
通过如在权利要求1中限定的方法和如在权利要求11中限定的半导体装置来实现本发明的这些和其他目的。在从属权利要求中限定了优选的实施方式。
根据本发明的第一方面，提供了一种在目标基板中形成结构以制造半导体装置的方法。该方法包括以下步骤：在目标基板上提供掩模层，并在掩模层中提供阶梯状轮廓（阶梯状分布，阶梯式剖面，stair-like profile），使得阶梯状轮廓的阶梯（step）的高度小于掩模层的厚度。此外，该方法包括以下步骤：同时执行掩模层和目标基板的各向异性刻蚀，使得在目标基板中形成具有阶梯状轮廓的结构。
本发明基于这样的理解：在目标基板中蚀刻结构的垂直或接近垂直的壁可能在这样的壁的底部（基部，基极，base）处产生沟槽，即，在结构的底部处（或者，换句话说，在将形成的结构和目标基板的剩余部分之间的结处）。在其中掩模层不包括阶梯状轮廓的现有技术方法中，在待形成的结构的底部（基部，基极，base）处增强蚀刻，使得形成沟槽。使用具有阶梯状轮廓（即，多个具有比掩模层的厚度小的高度的阶梯）的掩模层，可通过同时执行掩模层和目标基板的各向异性蚀刻，在目标基板中形成具有阶梯状轮廓的结构。掩模层和目标基板的同时各向异性蚀刻（即，在蚀刻目标基板的同时也蚀刻掩模层）使得能够将设置在掩模层中的阶梯状轮廓传送至目标基板（以接近1:1的复制或任何其他取决于掩模层和目标基板之间的蚀刻选择性的关系）。本发明的方法是有利的，因为其在形成于目标基板中的结构的阶梯状轮廓的每个阶梯处产生非常少的（或者可忽略的）沟槽效应。因此，在形成于目标基板中的结构的底部（基部，基极，base）处具有非常少的（或者可忽略的）沟槽效应。待形成于目标基板中的结构的阶梯状轮廓的阶梯处的沟槽效应是可忽略的，或至少是减小的，因为，与现有技术的方法相比，减小可能在其底部形成沟槽的阶梯的高度，即，待形成的阶梯的顶部上的掩模层的高度，以及形成于目标基板中的阶梯的高度，在现有技术的方法中，在其底部形成沟槽的垂直的（或接近垂直的）壁的高度相当于掩模层的总厚度和形成于目标基板中的结构的壁的高度。
即使可以在形成于目标基板中的阶梯状轮廓的一个或多个阶梯处出现可忽略的沟槽效应，也由于多个阶梯的原因而减小了沟槽效应。换句话说，形成于掩模层中的多个阶梯意味着，与在掩模层中仅具有一个陡壁的轮廓相比，每个阶梯变得更小且更浅，使得抑制或至少减小沟槽效应。
此外，同时蚀刻掩模层和目标基板以在目标基板中形成阶梯状轮廓可以导致阶梯状轮廓的阶梯的顶部拐角（或边缘）变成圆形（更平滑），这进一步减小了阶梯的底部（基部，基极，base）处的沟槽效应。实际上，对于位于结构底部附近的阶梯，在各向异性蚀刻处理的过程中及早去除掩模层，并且，阶梯的初始锋利的边缘在蚀刻的同时变圆。
通过本发明，提供了一种在目标基板中形成结构以制造具有减小的沟槽效应的半导体装置的方法。例如，将本发明的方法应用于BJT的制造，可减小在发射极和集电极区域之间“击穿”的危险。因此，本发明的方法是有利的，因为，其使得能够制造具有改进的特性的半导体装置。减小对半导体装置的设计中的折衷的需求，例如，如确定BJT的基极区域的厚度。
根据一个实施方式，形成于目标基板中的结构包括至少一个具有多个阶梯的侧壁，其是有利的，因为，对于例如BJT的制造来说，如果该结构的至少一个侧壁包括阶梯状轮廓，那么便是足够的。
根据一个实施方式，掩模层中的阶梯状轮廓的阶梯的高度可以呈现小于掩模层的厚度的1/3。使用至少三个阶梯，即，如果掩模层中的阶梯状轮廓的阶梯的高度呈现小于掩模层的厚度的1/3，那么，有利的是，可能更有效地减小沟槽效应。
根据一个实施方式，本发明的方法可以包括以下步骤：在掩模层上设置顶层（top level layer），并在顶层中形成图案以限定待形成在目标基板中的结构的平面形状（或区域）。通过这些步骤，可以确定待形成在目标基板中的结构的外部尺寸，即，结构的底部的尺寸。所述顶层可以是聚合物层，例如，光致抗蚀剂层，其中可以通过光刻（蚀刻）、电子束蚀刻（光刻）、X射线蚀刻（光刻）、离子束蚀刻（光刻）、纳米压印蚀刻（光刻），或半导体技术的任何类型的光刻技术来形成图案。此外，顶层的沉积是有利的，因为其可以用于如下所述地在掩模层中提供阶梯状轮廓的步骤。
可以利用各种处理技术来在掩模层中形成阶梯状轮廓。根据一个实施方式，在掩模层中提供阶梯状轮廓的步骤可以包括一系列蚀刻步骤。特别地，该系列步骤可以包括各向同性和各向异性蚀刻步骤。在下文中，描述了两种有利的用于在掩模层中提供阶梯状轮廓的替代方案。
根据第一替代方案，该系列步骤可以包括用于沿着（接近）垂直方向选择性地蚀刻掩模层的各向异性蚀刻步骤（蚀刻步骤对在其中形成图案的顶层的材料具有非常小的影响），从而在掩模层中形成（垂直边缘的）阶梯。该系列步骤然后可以进一步包括用于在所有（或至少几乎所有或至少不仅是垂直的）方向上蚀刻掩模层的材料的各向同性蚀刻步骤，从而在顶层下横向地蚀刻掩模层。在用于在垂直方向上选择性地蚀刻掩模层的额外的各向异性蚀刻步骤之后，在掩模层中形成额外的阶梯。然后，可以重复用于形成阶梯状轮廓的阶梯的该系列步骤（各向异性蚀刻步骤和各向同性蚀刻步骤），直到在掩模层中获得期望数量的阶梯为止。根据本实施方式，可以用该系列的各向同性和各向异性蚀刻步骤的参数来定义阶梯状轮廓的阶梯的高度，并且可以用该系列的各向同性蚀刻步骤的参数来定义阶梯状轮廓的阶梯的宽度。
根据第二替代方案，该系列步骤可以包括用于在（接近）垂直方向上选择性地蚀刻掩模层的各向异性蚀刻步骤（蚀刻步骤对在其中形成图案的顶层的材料具有非常小的影响），从而在掩模层中形成阶梯。该系列步骤然后可以进一步包括用于在所有（或至少几乎所有或至少不仅是垂直的）方向上蚀刻顶层的材料的各向同性蚀刻步骤，从而减小顶层的尺寸（至少是横向尺寸）。在用于在（接近）垂直方向上选择性地蚀刻掩模层的额外的各向异性蚀刻步骤之后，在掩模层中形成额外的阶梯。可以重复该系列用于形成阶梯状轮廓的阶梯的步骤（各向异性蚀刻掩模层的步骤和各向同性蚀刻掩模层的步骤），直到已经在掩模层中获得预期数量的阶梯为止。根据本实施方式，该系列步骤可以包括用于限定掩模层中的阶梯状轮廓的阶梯的高度的各向异性蚀刻步骤和用于减小顶层的面积（或尺寸）的各向同性蚀刻步骤，从而经由掩模层的后续的各向异性蚀刻来限定掩模层中的阶梯状轮廓的阶梯的宽度。
上述用于在掩模层中提供阶梯状轮廓的第二替代方案是有利的，因为通过形成在顶层中的图案的初始外部尺寸来限定待形成于目标基板中的结构的外部尺寸。因此，更精确地限定该结构的外部尺寸（或平面形状），考虑到例如后续的处理（例如，金属触点的形成），这是有利的，对于该处理，该结构在目标基板上的位置优选地是已知的。
将理解到，可以改变该系列的蚀刻处理的参数，以控制形成于掩模层中的阶梯状轮廓的不同阶梯的相应高度。有利地，将布置在最接近该结构和基板的剩余部分之间的界面处的阶梯的高度（即，形成该结构的底部的阶梯状轮廓的阶梯的高度）很好地确定为，好像其可以包括临界电子结，例如，半导体装置的p-掺杂层和n-掺杂层之间的结。然后，可以基于半导体装置的有源层的相应厚度来确定阶梯的高度。
通常，掩模层可以是硬掩模，等等，在半导体处理中用来承受蚀刻处理，在该处理的过程中，与硬掩模相比，由蚀刻处理对硬掩模下方的材料选择性地产生更大的影响。在本申请中，术语“选择性”是指当经受相同的蚀刻处理时两种不同材料之间的蚀刻速度的差异。
根据一个实施方式，可以将通过各向异性蚀刻在目标基板中形成阶梯状轮廓的蚀刻速度选择为，在目标基板中和在掩模层中是基本上相同的。使用基本上相同的蚀刻速度，将掩模层的阶梯状轮廓以1:1的比率（或至少接近1:1的比率）传递至目标基板。因此，形成于目标基板中的结构的阶梯状轮廓与初始设置在掩模层中的阶梯状轮廓直接相应。可替换地，可以将蚀刻速度选择为，在目标基板中比在掩模层中更快，例如，如具有2:1、3:1、4:1等的比率，从而，与设置于掩模层中的目标轮廓相比，增强目标基板中的阶梯状轮廓。例如，通过2:1的比率，形成于目标基板中的阶梯状轮廓的阶梯的高度比设置于掩模层中的阶梯状轮廓的相应阶梯的高度高两倍。可替换地，可以将蚀刻速度选择为，在目标基板中比在掩模层中更慢，例如，如具有1:2、1:3、1:4等的比率，从而，与设置于掩模层中的阶梯状轮廓的相应阶梯的高度相比，减小目标基板中的阶梯状轮廓的阶梯的高度。
根据一个实施方式，掩模层可以是硬掩模，其包括选自二氧化硅（SiO2）和硅氮化物（SixNi1-x）中的一种或组合中的材料。这种材料在与由例如硅或碳化硅制成的目标基板结合的方面是有利的，因为可用相同类型的化学物质（相同类型的化学组成）蚀刻掩模层和目标基板，由此可同时蚀刻。
根据本发明的第二方面，提供了一种包括目标基板的半导体装置，该目标基板包括由第一类型的半导体材料制成的第一区域和由第二类型的半导体材料制成的第二区域。第一和第二类型的半导体材料彼此不同，并且，第一和第二区域是相邻的，使得形成半导体装置的有源区域。在第一和第二区域之间的结处，半导体装置包括具有阶梯状轮廓的结构。
本发明的半导体装置是有利的，因为，使用这种设计，即，具有布置于半导体装置的有源区域中的阶梯状轮廓的结构，可减小击穿效应。减小可能在制造过程中出现在结构底部的任何沟槽效应。例如，对于双极结晶体管，可更自由地选择基极区域的厚度，即，厚度可以相对薄，以实现高增益，并仍提供相对高的击穿电压。
根据如在任何一个上述实施方式中限定的方法，有利地，可以在目标基板中获得半导体装置。如上所述，减小形成于目标基板中的结构的底部处的沟槽效应，因此，这种半导体装置的有源区域从击穿效应受到的影响小得多。结果，可以提供一种具有改进的特性的半导体装置。
根据一个实施方式，第一区域包括p-掺杂材料，并且第二区域包括n-掺杂材料，或者反之亦然，从而形成pn结。
例如，第一和第二类型的半导体材料可以在掺杂级或掺杂剂原子上不同（从而形成p-掺杂或n-掺杂有源层）。
根据一个实施方式，半导体装置可以是以下组中的一个，该组包括双极结晶体管（BJT）、二极管、MOSFET晶体管、JFET晶体管、晶闸管和绝缘栅双极晶体管。特别参考BJT，通过本发明，与现有技术的BJT相比，可以将基极区域的厚度减小至更大的程度，从而在保持相对高的击穿电压的同时增加BJT的电流增益。
根据一个实施方式，形成结构底部的阶梯状轮廓的阶梯（即，布置在最靠近该结构和目标基板的剩余部分之间的界面处的阶梯）可以包括第一区域的部分和第二区域的部分，例如，其可以分别是双极晶体管的发射极区域和基极区域。
根据本发明的第一或第二方面的一个实施方式，目标基板是半导体晶片等（即，半导体材料的薄片），其包括选自碳化硅（SiC）、硅（Si）、砷化镓（GaAs）、磷化铟（InP）和氮化镓（GaN）中的一种或组合的材料。目标基板的材料优选地适合于各种类型的半导体处理，使得可以制造一种装置。
在本申请中，术语“各向异性”蚀刻是指一种方向敏感的蚀刻处理，即，优选地沿着特定方向或在特定方向范围内出现的蚀刻。各向异性蚀刻提供大量方向性，并且通常，蚀刻在垂直方向上比在水平方向上更快地进行。
此外，在本申请中，术语“各向同性”蚀刻是指一种在所有（或几乎所有）方向上相同或几乎相同的蚀刻处理。
此外，在本申请中，术语“垂直的”或“接近垂直的”方向是指基本上与目标基板的表面垂直的方向。
此外，在本申请中，为了清楚的目的，晶体管的“底部（基部）”或底层被称作半导体装置或BJT的“基极区域”，同时，在另一（更结构的）上下文中，术语“底部”单独有时用来限定该结构的下部或底部。
当研究以下详细公开内容、附图和所附权利要求时，本发明的其他目的、特征和优点将变得显而易见。本领域的技术人员将认识到，可将本发明的不同特征组合，以产生除了下文中描述的那些实施方式以外的实施方式。
附图说明
参考附图，通过本发明的优选实施方式的以下说明性的且非限制性的详细描述，将更好地理解本发明的以上及额外的目的、特征和优点，其中：
图1a-1d示出了一种工艺流程，其举例说明了根据本发明的一个示例实施方式的在目标基板中形成结构的方法；
图2a-2d示出了一种工艺流程，其举例说明了根据本发明的一个示例实施方式的在掩模层中提供阶梯状轮廓的方法；
图3a-3d示出了一种工艺流程，其举例说明了根据本发明的另一示例实施方式的在掩模层中提供阶梯状轮廓的方法；
图4示出了根据本发明的一个示例实施方式的在目标基板中形成结构的方法的流程图；
图5示出了作为本发明的半导体装置的一个示例实施方式的垂直双极结晶体管的示意性横截面。可根据本发明的方法获得该半导体装置。
所有附图都是示意性的，并非必须是成比例的，并且通常仅示出了说明本发明所必需的零件（部分），其中，可能省略或仅建议其他零件。
具体实施方式
参考图1a-1d，示出了一种工艺流程，其举例说明了根据本发明的一个示例实施方式的在目标基板中形成结构以制造半导体装置的方法。
图1a-1d示出了一种工艺流程1000，其举例说明了本发明的方法的一个示例实施方式，其中，在目标基板150的顶部上设置掩模层120（图1a）。可以在目标基板150上沉积或生长掩模层120。然而，在目标基板150上沉积掩模层120是优选的，因为目标基板可以在其顶面包括许多层，旨在用作待制造的半导体装置的有源层。用目标基板的材料生长掩模层将另外消耗目标基板的至少一部分，从而消耗已经在其顶部上生长或沉积的有源层。此外，特别参考SiC中的处理，通常优选在目标基板的顶部上沉积掩模层，因为，例如氧化物的作为掩模层的生长可能在氧化物和目标基板之间的界面处导致缺陷。
此外，工艺流程1000包括在掩模层120中提供阶梯状轮廓122的步骤（图1b）。下面，将参考图2a-2d和图3a-3d描述用于在掩模层120中提供阶梯状轮廓122的工艺流程的实例。
此外，工艺流程1000包括同时执行掩模层120和目标基板150的各向异性蚀刻的步骤（图1c）。在各向异性蚀刻过程中，从目标基板150去除未被掩模层120覆盖的目标基板150的任何区域（即，直接暴露于在各向异性蚀刻处理中使用的化学物质），并且在这种区域中的目标基板150中形成孔。由于各向异性蚀刻的方向性，不蚀刻，或至少非常少地蚀刻垂直（或接近垂直）的侧边缘，从而限定具有垂直（或接近垂直）的边缘或侧壁的孔。因此，在目标基板150中形成阶梯状轮廓124的阶梯。此外，由于同时蚀刻掩模层120和目标基板150且掩模层120具有阶梯状轮廓，所以，在各向异性蚀刻处理开始时最初由掩模层120保护的目标基板150的区域变得在各向异性蚀刻处理过程中的后期受到各向异性蚀刻处理（即，暴露于在各向异性蚀刻处理中使用的化学物质）。然后，在这些区域中去除目标基板150的材料。图1c是在各向异性蚀刻过程中的目标基板150和掩模层120的三维视图，其中，已将设置于掩模层120中的阶梯状轮廓的一些阶梯传送至目标基板，但是并不是所有。可通过进一步蚀刻掩模层120和目标基板150而在目标基板150中形成阶梯状轮廓124的额外的阶梯。结果，在目标基板150中形成包括多个阶梯的阶梯状轮廓124（图1d）。
优选地，可以选择各向异性蚀刻处理来蚀刻构成掩模层120的材料和构成目标基板150的材料，使得提供掩模层120和目标基板150的同时蚀刻。换句话说，掩模层120和目标基板150优选地具有相同类型的化学物质，即，可用相同类型的化学物质来蚀刻它们。一个实例可以是利用掩模层120在目标基板150中形成的结构，所述目标基板150由SiC制成，所述掩模层120由SiO2和化学物质（包括诸如如SF6和O2的气体）制成。将理解到，掩模层120的选择和蚀刻处理的选择取决于目标基板150的材料。这样选择掩模层120的材料，使得，当选择目标基板和蚀刻处理以在掩模层120和目标基板150中都提供所需的各向异性蚀刻时，其可与相同类型的化学物质起作用。特别参考作为半导体材料的SiC，对各种类型的SiC使用各种化学物质（即，3C-SiC，6H-SiC或4H-SiC优选地与不同类型的化学物质反应）。
目标基板150可以是半导体晶片，并且，可以对任何类型的半导体材料应用本发明的方法，所述材料包括以下组中的至少一种，该组包括碳化硅（SiC）、硅（Si）、砷化镓（GaAs）、磷化铟（InP）和氮化镓（GaN）。
对于诸如如碳化硅（SiC）或砷化镓（GaAs）的半导体材料，各向异性蚀刻处理有利地是干法蚀刻处理，其通常包括等离子蚀刻、反应性离子蚀刻（RIE）、反应性离子束蚀刻、溅射蚀刻、感应耦合等离子体（ICP）蚀刻、电子回旋共振（ECR）蚀刻和离子铣削。通常，这些技术基于目标基板和化学物质之间的（物理的和/或化学的）相互作用。用于干法蚀刻的反应性气体（活性气体）的实例可以是碳氟化合物、氧气、氯气、三氯化硼和其他气体中的一种或组合。使用这种类型的处理，（物理地和/或化学地）去除暴露于离子轰击的掩模层120和目标基板150的部分。如果各向异性蚀刻处理可提供所需的各向异性，那么其也可以是湿法蚀刻处理。然而，湿法蚀刻通常导致各向同性蚀刻。此外，化学抗性的材料（例如SiC和GaAs）对湿法蚀刻非常慢地起作用。
可以选择通过各向异性蚀刻在目标基板中形成阶梯状轮廓的蚀刻速度，以使得在目标基板150中和在掩模层120中基本上相同。在这种条件中，以一比一（1:1）的比率将掩模层120的阶梯状轮廓122传递至目标基板150。因此，形成于目标基板150中的阶梯状轮廓124的阶梯的尺寸与设置于掩模层120中的阶梯状轮廓122的阶梯的尺寸基本上相同。
然而，与对掩模层120相比，对目标基板150可以选择更快的通过各向异性蚀刻在目标基板150中形成阶梯状轮廓124的蚀刻速度。蚀刻速度的差异的特征可能在于蚀刻处理的所谓的“选择性”，例如，其可以由诸如2:1，3:1，4:1等（或甚至是诸如1.5的数字）的比率表示，其中，蚀刻目标基板150的材料的速度比蚀刻掩模层120的材料的速度快1.5倍。在本实例中，蚀刻处理的选择性增强了形成于目标基板150中的阶梯状轮廓124。然后，形成于目标基板150中的阶梯状轮廓124的阶梯比设置于掩模层120中的阶梯状轮廓122的阶梯更明显（更大的尺寸）。
可替换地，与对掩模层120相比，对目标基板150可以选择更慢的通过各向异性蚀刻在目标基板150中形成阶梯状轮廓124的蚀刻速度。蚀刻速度的差异的特征还可能在于蚀刻处理的选择性，例如，其可以由诸如1:2，1:3，1:4等（或甚至是诸如0.33的数字）的比率表示，其中，蚀刻目标基板150的材料的速度比蚀刻掩模层120的材料的速度慢大约3倍。在本实例中，蚀刻处理的选择性减小了形成于目标基板150中的阶梯状轮廓124的外形。形成于目标基板150中的阶梯状轮廓124的阶梯没有设置于掩模层120中的阶梯状轮廓122的阶梯那么明显（更小的尺寸）。
可以用蚀刻处理的参数来确定蚀刻处理的选择性，例如，化学物质的类型，发生蚀刻处理的室中的压力，以及温度。对于基于感应耦合等离子体的蚀刻处理，该参数可以是化学物质的类型，室中的压力，施加至用来朝着布置于所谓的板极（板，plate）上的目标基板加速等离子体的离子的线圈的功率，以及施加至板极的功率。为了说明的目的，以下实验数据（即，基于3:1的体积比的除了氩气以外的作为反应性气体（活性气体）的SF6的各向异性蚀刻处理，5mT的压力，600W的线圈功率，以及30W的板极功率）对由SiC制成的目标基板产生100nm/min的蚀刻速度，并对由SiO2制成的掩模层产生95nm/min的蚀刻速度。在这些条件中，对掩模层和目标基板的蚀刻速度是基本上相同的，并且，在目标基板中形成具有与设置于掩模层中的阶梯状轮廓几乎相同的尺寸的阶梯状轮廓。
可以将形成于目标基板150中的所得的结构定义为包括阶梯状轮廓124的倾斜结构（或台面结构，如果其包括多于一个的侧壁）。换句话说，该结构包括至少一个具有阶梯状轮廓124的通常倾斜的侧壁126。该结构还可以由基本上平直的顶面128和至少一个通常倾斜的侧壁126限定，所述侧壁包括阶梯状轮廓124（图1d）。因此，虽然形成结构底部（基部，基极，base）的阶梯状轮廓的阶梯130（即，位于最靠近该结构和目标基板150的剩余部分之间的界面的地方的阶梯）和目标基板150的剩余部分之间的角度可以是直角（或接近90°的角度），如在局部“阶梯级”处看到的，但是该结构的侧壁126可能通常从平直顶面128朝着结构的底部倾斜，使得可以形成阶梯状轮廓。
虽然图1d示出了仅包括一个具有阶梯状轮廓的倾斜侧壁126的结构，但是，将理解，该结构可以包括多于一个的倾斜侧壁，并且，这种额外的倾斜侧壁也可以包括阶梯状轮廓。因此，该结构可以是（围绕基本上垂直的轴线）基本上对称的。
参考图2a-2d，示出了一种工艺流程，其举例说明了根据本发明的一个示例实施方式的在掩模层中提供阶梯状轮廓的方法。
图2a-2d示出了一种工艺流程2000，其举例说明了本发明的方法的一个示例实施方式，其中，在掩模层120上设置顶层130（图2a）。例如，顶层可以是可（使用标准离心分离（spin-off）技术）沉积在掩模层上的光致抗蚀剂材料。然后，可使用蚀刻技术对顶层130进行图案化，例如，光刻、电子束蚀刻、X射线蚀刻、离子束蚀刻或纳米压印蚀刻。形成于顶层130中的图案限定了形成于目标基板150中的结构的平面形状，即，限定了待形成于目标基板150中的结构的外部尺寸（或底部的尺寸）。
工艺流程2000进一步包括一系列（一连串）蚀刻步骤。在本实施方式中，这系列步骤包括交替地对掩模层120进行各向同性和各向异性蚀刻的步骤。然后，通过该系列步骤的各向同性和各向异性蚀刻步骤的参数来定义掩模层120的阶梯状轮廓122的阶梯的高度，并通过该系列步骤的各向同性蚀刻步骤的参数来定义掩模层120的阶梯状轮廓122的阶梯的宽度。
工艺流程2000包括各向异性蚀刻步骤，其中，蚀刻掉未被顶层130覆盖的掩模层120的任何区域，即，去除这些暴露区域中的掩模层120的材料（图2b）。然后，在掩模层120中形成（接近）垂直的边缘或壁。
工艺流程2000进一步包括各向同性蚀刻步骤，其中，在（几乎）所有方向上蚀刻掩模层120，即，水平地和垂直地，包括顶层130下方的区域（图2c）。因此，将之前形成的垂直边缘在顶层130的下方横向地移动。
此外，工艺流程2000可以包括额外的各向异性蚀刻步骤，以在掩模层120中形成额外的垂直边缘或壁（图2d）。在图2d中执行的各向异性蚀刻步骤原则上与参考图2b描述的各向异性蚀刻步骤等价。然而，如果阶梯状轮廓的阶梯的尺寸彼此不同，则可以使用不同的参数（特别是蚀刻时间）。因此，在掩模层120中形成阶梯。可以重复以上顺序的各向异性蚀刻（图2b）和各向同性蚀刻（图2c），直到已在掩模层120中获得期望数量的阶梯为止。
例如，可以使用等离子蚀刻以在掩模层120的各向异性蚀刻和各向同性蚀刻之间切换。在等离子蚀刻过程中，等离子体产生用来在等离子体边上化学地蚀刻材料的活性物质。如果该蚀刻是完全（或几乎完全）化学的，则该蚀刻趋向于是各向同性的。然而，可以通过引入离子的动能来驱动或增强与掩模层的化学反应，并且在这种情况中，该蚀刻趋向于是有方向的，即，各向异性的。因此，通过在等离子蚀刻过程中切换所使用的参数，可以将蚀刻处理从各向同性蚀刻切换成各向异性蚀刻，并且反之亦然。
参考图3a-3d，示出了一种工艺流程3000，其举例说明了根据本发明的另一示例实施方式的在掩模层120中提供阶梯状轮廓124的方法。
图3a-3d示出了一种工艺流程3000，其举例说明了本发明的方法的另一示例实施方式，其中，在掩模层120上设置顶层130（图3a）。顶层130与参考图2a描述的顶层130等价，并且可以以与其等价的方式提供。在顶层130中形成图案，以限定随后待形成在目标基板150中的结构的平面形状（或外部尺寸）。
工艺流程3000进一步包括一系列蚀刻步骤。在本实施方式中，该系列步骤包括各向异性蚀刻步骤，用于蚀刻掩模层120并在掩模层120中限定阶梯状轮廓122的阶梯的高度。从而，在掩模层120中形成（接近）垂直的壁或边缘（图3b）。这样选择各向异性蚀刻，使得其优选地蚀刻掉掩模层120并且不会影响（或至少可忽略地影响）顶层130。
此外，该系列步骤包括各向同性蚀刻步骤，用于减小顶层130的尺寸（图3c）。这样选择各向同性蚀刻，使得其优选地蚀刻掉顶层130（的一部分）并且不会影响（或至少非常小地影响）掩模层120。顶层130的尺寸（宽度）的减小限定了待形成于掩模层120中的阶梯状轮廓的下一个阶梯的宽度。当通过各向同性蚀刻来执行顶层130的宽度的减小时，也减小了顶层的高度。因此，优选地，通过预期数量的阶梯状轮廓的阶梯及其相应尺寸来确定沉积在掩模层120上的顶层130的初始厚度。
工艺流程3000进一步包括后续的各向异性蚀刻掩模层120的步骤，使得在掩模层120中形成额外的（接近）垂直的壁或边缘。从而，在掩模层120中形成阶梯（图3d）。然后，可以重复以上顺序（图3b和图3c），直到已在掩模层120中获得预期数量的阶梯为止。
设置于掩模层120中的阶梯状轮廓122包括多个阶梯，即，一系列（一连串）基本上垂直和水平的边缘。
有利地，可以使用干法蚀刻处理（而不是湿法蚀刻处理）来在掩模层120中形成阶梯状轮廓122，因为干法蚀刻处理提供了形成结构的底部的阶梯的更精确的位置。从而，便于后续地将其他层（或触点）定位在目标基板上。相反，湿法蚀刻通常导致过度蚀刻和具有限定得不太明确的边缘的结构。
对于生长或沉积的掩模层的几微米的正常厚度，掩模层中的阶梯状轮廓的阶梯的数量可以包括在2-100的范围内，优选地在3-50的范围内，甚至更优选地，在5-30的范围内。阶梯的预期数量可以根据掩模层的总厚度而变化。更具体地，有利地将阶梯（设置于掩模层中的阶梯状轮廓或形成于目标基板中的阶梯状轮廓）的高度设计成小于约300nm。实际上，甚至对于更垂直的边缘，如果阶梯的高度小于100nm，则沟槽效应好像是可忽略的。另外，阶梯的边缘或顶部拐角可以在各向异性蚀刻处理下（由于离子轰击）变成圆形，从而进一步减小沟槽效应。因此，对于具有小于300nm（优选地小于约200nm）的高度的阶梯，也观察到非常小的沟槽效应。
例如，对于沉积在SiC目标基板上的SiO2的1微米厚的掩模层，可以实现具有约20个阶梯的阶梯状轮廓。在本实例中，阶梯的数量优选地可以包括在5至30的范围内。
将理解到，形成在目标基板（或掩模层）中的阶梯状轮廓的不同阶梯的尺寸可以不同，即，阶梯状轮廓的两个阶梯可以并非必须具有相同的高度和/或相同的宽度。例如，形成结构的底部的阶梯可以有利地比后续阶梯（更靠近结构的顶部）稍微更宽和更高。
在上述工艺流程中，掩模层120可以是硬掩模，其包括选自二氧化硅（SiO2）和硅氮化物（SixNi1-x）中的一种或组合的材料，其是与例如硅和碳化硅目标基板兼容的材料的实例。然而，掩模层的材料并非必须限制于这些具体实例。
参考图4，示出了一种根据本发明的一个示例实施方式的在目标基板中形成结构的方法的流程图。虽然在下文中作为实例引用了用于该流程图的每个步骤的工艺过程的细节和参数，但是，将理解到，本发明的方法并不限于这种细节和参数，并且，仅为了说明性的目的而提供它们。可以根据待形成的预期结构或待制造的期望的半导体装置来选择该过程的各种参数。
图4示出了一种流程图4000，其中，起始材料或目标基板150是由半导体材料（例如SiC）制成的晶片。之前可能已经在目标基板150的顶部上生长或沉积许多有源层。
在流程图4000的第一步骤4100中，在目标基板150上设置掩模层120。作为一个实例，掩模层120可以是通过等离子体增强化学气相沉积（PECVD）沉积在目标基板150上的SiO2的约1200nm厚的层。
然后，在步骤4200，在掩模层120上设置顶层130，例如光致抗蚀剂。然后，对顶层进行图案化，以限定随后待形成在目标基板150中的结构的平面形状。例如，可以在掩模层120上沉积约2000nm厚的光致抗蚀剂层。在包括光致抗蚀剂层的曝光、显影和硬烘烤的标准子步骤之后，可以在光致抗蚀剂层中形成图案。
在步骤4300，处理掩模层以在掩模层中提供阶梯状轮廓，例如，根据参考图2a-2d描述的工艺流程2000或参考图3a-3d描述的工艺流程3000。例如，使用参考图3a-3d描述的工艺流程3000，可以利用反应性离子蚀刻（RIE）处理在掩模层120中形成具有约166nm的高度的阶梯状轮廓122的第一阶梯，其中，等离子体包括与O2结合的作为反应性（活性）气体的CHF3，压力是约50mT，并且功率是约125W，从而达到约37nm/min的蚀刻速度。从而可以提供阶梯状轮廓的第一阶梯。然后，可以利用O2作为反应性气体来执行一系列包括各向同性RIE处理的步骤，以将光致抗蚀剂层在横向（水平）方向上的尺寸减小约100nm，具有200mT的压力和45W的功率，从而达到约50nm/min的蚀刻速度。该系列步骤还可以包括各向异性RIE处理，以利用与O2结合的作为反应性气体的CHF3（以10:1的体积比）、50mT的压力、125W的功率在SiO2的掩模层中蚀刻110nm的垂直阶梯，从而达到约37nm/min的蚀刻速度。对于110nm高的阶梯，各向异性蚀刻步骤持续大约3分钟的时间。该顺序可以重复三次，从而在掩模层120中形成三个额外的阶梯。
可以利用不同的参数来执行另一后续的顺序，其包括用于蚀刻光致抗蚀剂层的各向同性RIE处理和用于蚀刻掩模层的各向异性RIE处理。可替换地，可以仅改变该系列蚀刻步骤中的一个的参数（或一部分参数）。在本实例中，可以将用于各向异性RIE处理的蚀刻时间从3分钟改变成4分钟，使得在SiO2的掩模层中形成约150nm高的阶梯（而不是和之前的顺序中一样是大约110nm）。可以将该第二顺序重复五次，从而在掩模层120中形成五个额外的阶梯。
在掩模层120中形成阶梯状轮廓122之后，可以在步骤4400可选地从掩模层120去除顶层130的剩余部分。例如，可以通过在O2中灰化（即蚀刻）来去除剩余的光致抗蚀剂层。
在步骤4500，根据以上参考图1a-1d描述的工艺流程1000来处理目标基板150和掩模层120，从而产生具有形成于目标基板150中的阶梯状轮廓124的结构。甚至以上结合图1a-1d描述的实例的参数也可以用于将设置于掩模层120中的阶梯状轮廓传递至目标基板150，即，将使用SF6作为反应性气体的与氩气以3:1的体积比结合的基于感应耦合等离子体的各向异性蚀刻处理进行10分钟，该处理具有5mT的压力，600W的线圈功率和30W的板极功率（对SiC产生100nm/min的蚀刻速度，并且对SiO2产生95nm/min的蚀刻速度），从而蚀刻约1000nm。
可选地，在步骤4600，可以从目标基板150去除掩模层120的剩余部分。与本实例中一样使用由SiO2制成的掩模层，可以通过湿法蚀刻去除掩模层120的剩余部分，例如，在含水的（含缓冲液的）氢氟化物溶液（含氢和氟的溶液）（BHF或HF）中。
在步骤4700，可以在高温下使目标基板（通过其结构）退火，以激活目标基板150的有源层的掺杂剂原子。退火是有利的，因为形成于目标基板150中的结构的阶梯状轮廓124变得更平滑。
参考图5，示出了根据本发明的一个实施方式的半导体装置的示意性横截面。
通常，半导体装置500包括目标基板550，其包括由第一类型的半导体材料制成的第一区域520和由第二类型的半导体材料制成的第二区域530。第一和第二类型的半导体材料彼此不同，并将第一和第二区域520和530布置在彼此附近，以形成半导体装置的有源区域。在第一和第二区域520和530之间的结处，半导体装置包括具有阶梯状轮廓的结构。第一区域可以包括p-掺杂材料，并且第二区域可以包括n-掺杂材料，或者反之亦然。
更具体地，图5示出了根据本发明的一个实施方式的垂直（NPN）双极结晶体管500的示意性横截面。该垂直（NPN）双极晶体管500包括布置于目标基板550上的集电极区域510、基极区域520和发射极区域530，将基极区域520布置在集电极区域510和发射极区域530之间。该垂直（NPN）双极结晶体管500还包括用于与集电极区域510电连接的集电极触点515、与基极区域520电连接的基极触点525以及与发射极区域530电连接的发射极触点535。
在一个示例性但并非限制性的实施方式中，可以使用低阻n型掺杂的3英寸或4英寸的4H-SiC的晶片作为起始材料。装置处理基于外延生长的NPN结构，其中，集电极区域510由n掺杂的半导体材料制成，基极区域520由p-掺杂的半导体材料制成，并且发射极区域530由n-掺杂的半导体材料制成。例如，1200V额定的SiC BJT将优选地具有这样的集电极区域510，其在中部具有1015cm-3的掺杂浓度并具有10至20μm的范围的厚度。对于基极区域520，中部的基极掺杂可以在1017cm-3的范围内，并且厚度在300nm至1μm的范围内。对于发射极区域530，发射极掺杂可以是1019cm-3的等级，并且厚度在500nm至2μm的范围内。
可以使用本发明的方法的一个上述实施方式来形成包括发射极区域530、基极区域520和集电极区域510的结构，即，设计发射极-基极结并终止基极-集电极结。NPN垂直结晶体管包括两个pn结，一个在集电极区域510和基极区域520之间的边界处，而另一个在基极区域520和发射极区域530之间的边界处，其是双极结晶体管的两个敏感（有源）区域。因此，优选地减小这些区域中的沟槽效应。可以在集电极区域510和基极区域520之间的边界处的目标基板中形成包括阶梯状轮廓524a的第一结构，并可以在基极区域520和发射极区域530之间的边界处的目标基板中形成包括阶梯状轮廓524b的第二结构。可以根据任何一个上述本发明的示例实施方式在半导体装置500中形成这两个结构。
铝离子植入的两个分开的步骤然后可以用来提供低阻基极触点，并形成具有高压阻塞能力的结终端扩展（JTE）。优选地，JTE植入剂量是1013cm-2的等级，以获得改进的阻塞能力。可以在1600℃至1700℃的范围内的温度下执行用于激活植入的掺杂剂原子的退火。可以在改进的条件下通过SiC的热氧化来制造形成于集电极区域510和基极区域520之间的边界处的阶梯状轮廓524a（参见图5中的层522）的表面钝化以及形成于基极区域520和发射极区域530之间的边界处的阶梯状轮廓524b（参见图5中的层532）的表面钝化，以在SiC和SiO2表面钝化层之间的界面处达到较低的缺陷浓度。
可以通过在800至1100℃的范围内的温度下退火之后沉积镍，来对n-型掺杂的发射极和集电极区域510和530制造欧姆触点。可以通过在与用于形成镍触点相同的范围的温度下，使由铝（Al）组成的合金退火，来对p-型基极区域520制造欧姆触点。可以将Al分别沉积在基极和发射极触点525和535的顶部上，以减小敷金属（金属化层，metallisation）中的串联电阻并允许对芯片的顶侧丝焊。可以将包括镍和金的金属系统沉积至芯片的背面，以使得其与传统的模具（芯片）固定技术兼容。
如图5所示，根据上述本发明的任何一个示例实施方式在目标基板550中获得的结构可以用作半导体装置500的有源区域。在本实例中，形成结构底部的阶梯状轮廓524b的阶梯包括发射极区域530的部分和基极区域520的部分。用本发明的方法来制造这种BJT500，在结构的底部获得非常小的沟槽效应并减小击穿效应。因此，设计半导体装置（例如，具有在两个有源层之间的结（pn结）处包括阶梯状轮廓的结构的BJT）是有利的。因此，通过本发明，可以将BJT设计成具有薄基极区域，使得，在将BJT的电击穿保持在高水平的同时达到高增益。
更一般地，形成结构底部的阶梯状轮廓124的阶梯可以包括由第一类型的半导体材料制成的层和由第二类型的半导体材料制成的层的部分。对于二极管，第一类型的半导体材料可以是p-掺杂的层，而第二类型的半导体材料可以是n-掺杂的材料。
将理解，优选地，可以很好地控制形成pn结的阶梯的高度。在本实例中，该结构的第一阶梯（即，形成结构底部的阶梯，位于最靠近该结构和目标基板的剩余部分之间的界面的地方）在基极区域520和发射极区域530之间的边界处包括pn结。
虽然已经参考其特定示例实施方式描述了本发明，但是，对于本领域的技术人员来说，许多不同的改变、修改等将变得显而易见。因此，所述实施方式并非旨在限制如所附权利要求限定的本发明的范围。
例如，在本申请中虽然通常参考SiC，但是，目标材料可以是任何类型的半导体材料。然而，SiC的使用由于其高击穿电场、高导热性和高饱和电子漂移速度，而对功率切换装置的制造是有利的。SiC是宽带隙半导体，并可以有利地用来制造用于高功率、高温和高频应用的装置。
此外，虽然已经参考垂直NPN双极晶体管（本发明的方法对于其特别有利，因为其减小了沟槽效应并由此减小了击穿效应）描述了本发明，但是，本发明也可以应用于制造诸如二极管、MOSFET晶体管、JFET晶体管、晶闸管、绝缘栅极双极晶体管等的半导体装置。
实施方式的明细列表
1.一种在目标基板（150）中形成结构以制造半导体装置（100）的方法，所述方法包括：
在目标基板（150）上提供掩模层（120）；
在掩模层中提供阶梯状轮廓（122），使得阶梯状轮廓的阶梯的高度比掩模层的厚度小；并且
同时执行掩模层和目标基板的各向异性刻蚀，使得在目标基板中形成具有阶梯状轮廓（124）的结构。
2.如在条目1中定义的方法，其中，形成于目标基板中的结构包括具有多个阶梯的至少一个侧壁（126）。
3.如在条目1或2中定义的方法，其中，掩模层中的阶梯状轮廓的阶梯的高度呈现小于掩模层的厚度的1/3。
4.如在条目1至3中的任何一个定义的方法，进一步包括以下步骤：在掩模层上设置顶层（130），并在顶层中形成图案以限定形成于目标基板中的结构的平面形状。
5.如在条目1至4中的任何一个中定义的方法，其中，在掩模层中提供阶梯状轮廓的步骤包括一系列蚀刻步骤。
6.如在条目5中定义的方法，其中，所述系列步骤包括各向同性和各向异性蚀刻步骤。
7.如在条目6中定义的方法，其中，通过该系列的各向同性和各向异性蚀刻步骤的参数来定义阶梯状轮廓的阶梯的高度，并通过所述系列的各向同性蚀刻步骤的参数来定义阶梯状轮廓的阶梯的宽度。
8.如在条目5中定义的方法，其中，所述系列步骤包括用于限定掩模层中的阶梯状轮廓的阶梯的高度的各向异性蚀刻步骤和用于减小顶层的面积（区域）的各向同性蚀刻步骤，从而经由掩模层的后续的各向异性蚀刻来定义掩模层中的阶梯状轮廓的阶梯的宽度。
9.如在任何以上条目中定义的方法，其中，将通过各向异性蚀刻在目标基板中形成阶梯状轮廓的蚀刻速度选择为，在目标基板中和在掩模层中是基本上相同的，或选择为，在目标基板中比在掩模层中更快，或在目标基板中比在掩模层中更慢。
10.如在任何以上条目中定义的方法，其中，掩模层是硬掩模，其包括选自二氧化硅（SiO2）和硅氮化物（SixNi1-x）中的一种或组合的材料。
11.包括目标基板（150，550）的半导体装置，包括由第一类型的半导体材料制成的第一区域（520）和由第二类型的半导体材料制成的第二区域（530），所述第一和第二类型的半导体材料彼此不同，并且，所述第一和第二区域是相邻的，以形成所述半导体装置的有源区域，其中，在所述第一和第二区域之间的结处，半导体装置包括具有阶梯状轮廓的结构。
12.如在条目11中定义的半导体装置，其中，所述第一区域包括p-掺杂材料，并且所述第二区域包括n-掺杂材料，或者反之亦然。
13.如在条目11或12中定义的半导体装置，所述半导体装置是以下组中的一个，该组包括双极结晶体管、二极管、MOSFET晶体管、JFET晶体管、晶闸管和绝缘栅极双极晶体管。
14.如在条目11至13中的任何一个中定义的半导体装置，其中，形成结构底部（基部，基极，base）的阶梯状轮廓的阶梯包括第一区域的部分和第二区域的部分。
15.如在条目11至14中的任何一个中定义的半导体装置，其中，目标基板包括选自碳化硅（SiC）、硅（Si）、砷化镓（GaAs）、磷化铟（InP）和氮化镓（GaN）中的一种或组合的材料。

Claims (14)

1.一种在目标基板（150）中形成结构以制造双极结晶体管（100）的方法，所述方法包括：
在所述目标基板（150）上提供掩模层（120）；
在所述掩模层中提供阶梯状轮廓（122），使得所述阶梯状轮廓的阶梯的高度小于所述掩模层的厚度；并且
同时执行所述掩模层和所述目标基板的各向异性刻蚀，使得在所述目标基板中形成具有阶梯状轮廓（124）的结构，
其中，将所述目标基板中的所述阶梯状轮廓布置在所述双极结晶体管的有源区域中。
2.根据权利要求1所限定的方法，其中，形成在所述目标基板中的所述结构包括具有多个阶梯的至少一个侧壁（126）。
3.根据权利要求1或2所限定的方法，其中，所述掩模层中的所述阶梯状轮廓的阶梯的高度呈现小于所述掩模层的厚度的1/3。
4.根据权利要求1至3中任一项所限定的方法，还包括以下步骤：在所述掩模层上设置顶层（130），并且在所述顶层中形成图案以限定形成在所述目标基板中的所述结构的平面形状。
5.根据权利要求1至4中任一项所限定的方法，其中，在所述掩模层中提供阶梯状轮廓的步骤包括一系列蚀刻步骤。
6.根据权利要求5所限定的方法，其中，所述系列包括各向同性和各向异性蚀刻步骤。
7.根据权利要求6所限定的方法，其中，通过一系列的所述各向同性和各向异性蚀刻步骤的参数来限定所述阶梯状轮廓的阶梯的高度，并且通过所述系列的所述各向同性蚀刻步骤的参数来限定所述阶梯状轮廓的阶梯的宽度。
8.根据权利要求5所限定的方法，其中，所述系列包括用于限定所述掩模层中的所述阶梯状轮廓的阶梯的高度的各向异性蚀刻步骤和用于减小所述顶层的面积的各向同性蚀刻步骤，从而经由所述掩模层的后续的各向异性蚀刻来限定所述掩模层中的所述阶梯状轮廓的阶梯的宽度。
9.根据以上权利要求中任一项所限定的方法，其中，将通过各向异性蚀刻在所述目标基板中形成所述阶梯状轮廓的蚀刻速度选择为，对于所述目标基板和对于所述掩模层是基本上相同的，或者选择为，对于所述目标基板比对于所述掩模层更快，或对于所述目标基板比对于所述掩模层更慢。
10.根据以上权利要求中任一项所限定的方法，其中，所述掩模层是硬掩模，所述硬掩模包括选自二氧化硅（SiO2）和硅氮化物（SixNi1-x）中的一种或组合的材料。
11.包括目标基板（150，550）的双极结晶体管，包括由第一类型的半导体材料制成的第一区域（520）和由第二类型的半导体材料制成的第二区域（530），所述第一类型和第二类型的半导体材料彼此不同，并且，所述第一区域和第二区域是相邻的，以形成所述双极结晶体管的有源区域，其中，在所述第一区域和第二区域之间的结处，所述双极结晶体管包括具有阶梯状轮廓的结构。
12.根据权利要求11所限定的双极结晶体管，其中，所述第一区域包括p-掺杂材料，而所述第二区域包括n-掺杂材料，或者反之亦然。
13.根据权利要求11或12中任一项所限定的双极结晶体管，其中，形成所述结构的底部的所述阶梯状轮廓的阶梯包括所述第一区域的部分和所述第二区域的部分。
14.根据权利要求11至13中任一项所限定的双极结晶体管，其中，所述目标基板包括选自碳化硅（SiC）、硅（Si）、砷化镓（GaAs）、磷化铟（InP）和氮化镓（GaN）中的一种或组合的材料。
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