KR20130030258A - 반도체 장치 및 반도체 장치의 제조를 위하여 타겟 기판 내에 구조물을 형성하는 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조를 위하여 타겟 기판 내에 구조물을 형성하는 방법 Download PDF

Info

Publication number
KR20130030258A
KR20130030258A KR1020127028454A KR20127028454A KR20130030258A KR 20130030258 A KR20130030258 A KR 20130030258A KR 1020127028454 A KR1020127028454 A KR 1020127028454A KR 20127028454 A KR20127028454 A KR 20127028454A KR 20130030258 A KR20130030258 A KR 20130030258A
Authority
KR
South Korea
Prior art keywords
mask layer
target substrate
shaped profile
steps
etching
Prior art date
Application number
KR1020127028454A
Other languages
English (en)
Inventor
크리스테르 구마엘리우스
Original Assignee
훼어촤일드 세미컨덕터 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 훼어촤일드 세미컨덕터 코포레이션 filed Critical 훼어촤일드 세미컨덕터 코포레이션
Publication of KR20130030258A publication Critical patent/KR20130030258A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0475—Changing the shape of the semiconductor body, e.g. forming recesses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3085—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

반도체 장치 및 반도체 장치를 제조하기 위하여 타겟 기판 내에 구조물을 형성하는 방법이 제공된다. 상기 방법은 타겟 기판(110) 상에 마스크 층(120)을 제공하는 단계 및 층계-형상의 프로파일의 계단 높이가 마스크 층의 두께보다 작도록 마스크 층 내에 층계-형상의 프로파일(122)를 제공하는 단계를 포함한다. 게다가, 상기 방법은 층계-형상의 프로파일(124)를 가지는 구조물이 타겟 기판 내에 형성되도록 마스크 층 및 타겟 기판을 동시에 이방성 에칭을 수행하는 단계를 포함한다. 반도체 장치는 제1 형 반도체 물질의 제1 영역 및 제2 형 반도체 물질의 제2 영역을 포함하는 타겟 기판을 포함한다. 제1 및 제2 형 반도체 물질은 서로 다르고, 제1 및 제2 영역들은 반도체 장치의 활성 영역을 형성하기 위하여 서로 인접한다. 제1 및 제2 영역들 사이의 접합에서, 반도체 장치는 층계-형상의 프로파일을 갖는 구조물을 포함한다. 본 발명은 향상된 특성들을 갖는 반도체 장치를 제공하는 점에서 유리하다.

Description

반도체 장치 및 반도체 장치의 제조를 위하여 타겟 기판 내에 구조물을 형성하는 방법{Semiconductor device and method of forming a structure in a target substrate for manufacturing a semiconductor device}
본 발명은 반도체 장치 및 반도체 제조 분야와 관련된 것이다. 특히, 본 발명은 반도체 장치 및 반도체 장치의 제조를 위하여 타겟 기판 내에 구조물을 형성하는 방법에 관한 것이다.
반도체 기술 분야에서, 반도체 장치들의 성능은 지속적으로 더 높은 한계를 가지도록 요구된다. 그러나, 특정 종류의 반도체 장치에서, 반도체 장치의 한 가지 특성이 다른 것 대신 최적화되도록, 반도체 장치의 설계에서의 트레이드 오프(trade-off)가 때때로 요구된다. 이러한 트레이드 오프는 한 가지 특성이 다른 것과 비교할 때 선호될 수 있는, 반도체 장치를 위하여 의도된 최종 어플리케이션에 의해 유발될 수 있고, 또는 반도체 장치의 제조에서의 한계들에 의해서도 또한 유발될 수도 있다.
특히 콜렉터 영역(collector region), 베이스 영역(base region) 및 이미터 영역(emitter region)을 포함하는 바이폴라 접합 트랜지스터(bipolar junction transistor, BJT)의 예시를 참조하면, BJT의 성능을 대표하는 임계 특성들은 공통 이미터 전류 이득(common emitter current gain), 특정 온-저항(specific on-current) 및 항복 전압(breakdown voltage)이다. 특정 도핑 농도에서, 높은 전류 이득을 얻기 위하여 BJT의 베이스 영역이 가능한 얇은 것이 선호된다는 것이 알려져 있다. 그러나, 베이스 영역의 최소 두께는 소위 펀치-스루 효과(punch-through effect)에 의해 제한되며, 이 때 너무 얇은 베이스 영역에서, 베이스-콜렉터 경계에서의 공핍 영역(depletion region)이 베이스-이미터 경계에서의 공핍 영역을 만날 수 있다. 공핍 영역은 반도체 물질의 전하 캐리어들(charge carriers)이 공핍되는 타겟 기판 내의 공간 전하 영역(space charge region)이다. 이러한 조건들 하에서, 콜렉터 영역은 이미터 영역으로 효과적으로 단락되고, 콜렉터 영역 및 이미터 영역 사이에 큰 전류가 흐른다. 따라서, 특정 도핑 농도에서, 베이스 영역의 두께는 BJT의 전기적 항복 전압의 증가를 위하여 바람직하게 증가되고, 반면에, BJT의 이득 증가를 위하여 바람직하게 감소한다.
더욱이, BJT가 실제로 베이스를 구비하지 않는(또는 유효 베이스 폭이 0까지 실험적으로 감소하는) 전술한 펀치-스루 효과는, 이미터 영역 및 베이스 영역 사이의 경계에 결함들이 존재한다면 더 용이하게 발생할 수 있다(즉, 더 낮은 콜렉터-베이스 전압에서).
메사 에칭된(mesa etched) BJT, 또는 메사 구조물 또는 동류물을 포함하는 다른 종류들의 반도체 장치들의 제조에서, 필수적인 공정 단계는 반도체 물질, 예를 들어 실리콘 카바이드(silicon carbide, SiC)의 수직 또는 거의 수직인 측벽을 구비하는 구조물을 형성하기 위하여 사용되는 플라즈마 에칭(plasma etching)(또는 건식 에칭(dry etching))이다. 건식 에칭은 일반적으로 이미터 영역을 형성하고 베이스-콜렉터 접합을 터미네이션(terminate)하기 위하여 사용된다. 그러나, 예를 들어 실리콘 카바이드와 같은 실리콘 물질로 형성되는 수직 또는 거의 수직의 측벽에서의 건식 에칭은 상기 벽의 베이스(base)에서 트렌치(trench) 형성을 유발할 수 있고, 이는 결과 반도체 장치의 기능을 열화시킬(deteriorate) 수 있다. 다음에서, 이러한 트렌치의 형성은 "트렌치 효과"로 지칭될 것이다.
BJT를 위하여, 베이스 영역 및 이미터 영역 사이의 경계에서 이러한 트렌치의 형성은, 베이스 영역의 유효 두께가 감소되어, 기판 상에 퇴적 또는 성장된 베이스 영역의 최초 의도된 두께에 상응하지 않는 결과를 가져오며, 이에 따라 상면(이미터 영역)까지의 높은 전기장의 펀치-스루를 위한 거리가 감소하는 결과를 가져온다. 따라서, 펀치-스루 효과를 감소시키기 위하여, BJT의 베이스 영역이 충분히 두꺼워져야 하나, 이는 BJT의 이득을 감소시킨다. 게다가, 후속적인 반도체 장치의 고온 어닐링 동안에, 상면에 가까운 물질이 재분배될 수 있고, 트렌치로 이동될 수 있다. 트렌치와 결합된 물질 이동은 트랜지스터의 민감한 부분(예를 들어, 이미터/베이스 접합에서) 내에서 조절되지 않는 도핑 및 불량한 재료 품질을 유발할 수 있고, 이에 따라 BJT의 성능을 저하시킬 수 있다.
따라서, 전술한 단점들 중 적어도 일부분을 경감시키고 그리고/또는 향상된 특성을 갖는 반도체 장치들을 제공할 수 있는, 반도체 장치를 위한 새로운 종류의 구조물 및/또는 새로운 제조 방법을 제공할 필요성이 존재한다.
본 발명의 목적은 전술한 종래 기술의 불리함들 및 단점들을 경감시키고 전술한 기술 및 종래 기술에 대한 향상된 대안을 제공하는 것이다.
일반적으로, 본 발명의 목적은 향상된 특성들을 갖는 반도체 장치를 제공하는 것이다. 게다가, 앞서 언급한 펀치-스루 효과를 감소시키는 반도체 장치를 제조하기 위하여 타겟 기판 내에 구조물을 형성하는 방법을 제공하는 것이다.
본 발명의 이러한, 그리고 다른 목적들은 청구항 제1항에 정의된 방법 및 청구항 제11항에 정의된 반도체 장치에 의하여 얻어질 수 있다. 바람직한 실시예는 종속항들 내에 정의된다.
본 발명의 제1 측면에 따르면, 반도체 장치를 제조하기 위하여 타겟 기판 내에 구조물을 형성하는 방법이 제공된다. 상기 방법은 타겟 기판 상에 마스크 층을 제공하는 단계 및 층계-형상의 프로파일(stair-like profile)의 한 계단의 높이가 마스크 층의 두께보다 작도록 상기 마스크 층에 상기 층계-형상의 프로파일을 제공하는 단계를 포함한다. 또한, 본 발명은 층계-형상의 프로파일을 구비하는 구조물이 상기 타겟 기판 내에 형성되도록, 상기 마스크 층 및 상기 타겟 기판의 이방성 에칭을 동시에 수행하는 단계를 포함한다.
본 발명은 타겟 기판 내의 구조물의 수직 또는 거의 수직인 벽의 에칭이 이러한 벽의 베이스에서, 즉, 구조물의 베이스(다시 말하면, 형성될 구조물 및 타겟 기판의 잔류 부분 사이의 접합)에서 트렌치를 유발할 수 있다는 이해에 기초한다. 마스크 층이 층계-형상의 프로파일을 포함하지 않는 종래 기술의 방법들에서, 형성될 구조물의 베이스에서 에칭이 증대되어 트렌치가 형성된다. 층계-형상의 프로파일, 즉 마스크 층의 두께보다 작은 높이를 갖는 복수의 계단들을 구비하는 마스크 층을 사용할 때, 상기 마스크 층 및 상기 타겟 기판의 이방성 에칭을 동시에 수행함에 의해 층계-형상의 프로파일을 갖는 구조물이 타겟 기판 내에 형성될 수 있다. 마스크 층 및 타겟 기판의 동시적인 이방성 에칭은(즉, 타겟 기판이 에칭되는 동안 마스크 층 또한 에칭되는) 마스크 층 내에 제공되는 층계-형상의 프로파일을 타겟 기판으로 전달하는 것(마스크 층 및 타겟 기판 사이의 에칭 선택성(etching selectivity)에 따라 거의 1:1 재생산 또는 다른 관계로서)을 가능하게 한다. 본 발명의 방법은 타겟 기판 내에 형성되는 구조물의 층계-형상의 프로파일의 계단들 각각에서 트렌치 효과가 거의 없다는(또는 무시할 만하다는) 점에서 유리하다. 따라서, 타겟 기판 내에 형성되는 구조물의 베이스에서 트렌치 효과가 거의 없다(또는 무시할 만하다). 트렌치가 형성되는 베이스에서의 수직(또는 거의 수직) 벽의 높이가 마스크 층의 총 두께 및 타겟 기판 내에 형성되는 구조물의 벽의 높이에 상응하는 종래 기술과 비교할 때, 트렌치가 형성될 수 있는 베이스에서 계단의 높이, 즉 형성될 계단 상부에서의 마스크 층의 높이 및 타겟 기판 내에 형성되는 계단의 높이가 감소되기 때문에, 타겟 기판 내에 형성될 구조물의 층계-형상의 프로파일의 계단에서의 트렌치 효과는 무시할 만하거나, 또는 적어도 감소된다.
타겟 기판 내에 형성되는 층계-형상의 프로파일의 하나 또는 그 이상의 계단들에서 무시할 수 있는 트렌치 효과가 발생함에도 불구하고, 트렌치 효과는 복수의 계단들에 기인하여 감소된다. 다시 말하면, 마스크 층 내에 형성되는 복수의 계단들은 마스크 층 내에서 오직 하나의 가파른 벽을 갖는 프로파일과 비교할 때, 각각의 계단이 더 작고 얇아져서 트렌치 효과가 억제되거나 적어도 감소되는 것을 수반한다.
게다가, 타겟 기판 내에 층계-형상의 프로파일을 형성하기 위한 마스크 층 및 타겟 기판의 동시 에칭은 층계-형상의 프로파일의 한 계단의 상부 모서리(또는 에지)가 더 라운드지는(더 매끄러워지는) 것을 유발하고, 이는 계단의 베이스에서의 트렌치 효과를 더욱 감소시킨다. 실제로, 구조물의 베이스에 가깝게 위치한 계단에서, 마스크 층이 이방성 에칭 공정 도중에 일찍 제거되고, 계단의 초기 날카로운 에지는 에칭 동안에 라운드지게 된다.
본 발명에서, 감소된 트렌치 효과를 갖는 반도체 장치의 제조를 위하여 타겟 기판 내에 구조물을 형성하는 방법이 제공된다. 본 발명의 방법을 예를 들어, BJT의 제조에 적용할 때, 이미터 및 콜렉터 영역들 사이의 "펀치-스루"의 위험성이 감소한다. 따라서, 본 발명의 방법은 향상된 특성들을 갖는 반도체 장치의 제조를 가능하게 한다는 점에서 유리하다. 예를 들어, BJT를 위한 베이스 영역의 두께 결정과 같은 반도체 장치의 설계에서의 트레이드 오프의 요구가 감소된다.
일 실시예에 따르면, 타겟 기판 내에 형성된 구조물은 복수의 계단들을 갖는 적어도 하나의 측벽을 포함하고, 이는 예를 들어 BJT의 제조를 위하여, 구조물의 적어도 하나의 측벽이 층계-형상의 프로파일을 포함한다면 충분하다는 점에서 유리하다.
일 실시예에 따르면, 마스크 층 내의 층계-형상의 프로파일의 계단의 높이는 마스크 층의 두께의 1/3 보다 작은 값에 상응한다. 적어도 3개의 계단들을 사용하는 것이, 즉, 만약 마스크 층 내의 층계-형상의 프로파일의 계단 하나의 높이가 마스크 층의 두께의 1/3보다 작다면, 트렌치 효과가 더욱 효과적으로 감소될 수 있다는 점에서 유리하다.
일 실시예에 따르면, 본 발명의 방법은 마스크 층 상에 상부 레벨 층(top level layer)을 제공하는 단계 및 타겟 기판 내에 형성될 구조물의 평면 형상(또는 영역)을 정의하기 위하여 상기 상부 레벨 층 내에 패턴을 형성하는 단계를 포함할 수 있다. 이러한 단계들에 의해, 타겟 기판 내에 형성될 구조물의 바깥 치수들(outer dimensions), 즉 구조물의 베이스의 치수들이 결정될 수 있다. 상부 레벨 층은 폴리머 층, 예를 들어 포토레지스트 층(photo resist layer)일 수 있고, 그 내부에 광학 포토리소그래피(optical photolithography), 전자 빔 리소그래피(electron beam lithography), X-선 리소그래피(X-ray lithography), 이온빔 리소그래피(ion-beam lithography), 나노임프린트 리소그래피(nanoimprint lithography), 또는 반도체 기술의 리소그래피 기술들 중 임의의 종류에 의해 패턴이 형성될 수 있다. 또한, 아래에 기술하는 것과 같이 상부 레벨 층의 퇴적은 마스크 층 내에 층계-형상의 프로파일을 제공하는 단계를 위하여 작용할 수 있다는 점에서 유리하다.
다양한 공정 기술들이 마스크 층 내에 층계-형상의 프로파일을 형성하기 위하여 채용될 수 있다. 일 실시예에 따르면, 마스크 층 내에 층계-형상의 프로파일을 제공하는 단계는 에칭 단계들의 시퀀스를 포함할 수 있다. 특히, 시퀀스는 등방성 및 이방성 에칭 단계들을 포함할 수 있다. 아래에서, 마스크 층 내에 층계-형상의 프로파일을 제공하기 위한 두 가지 유리한 대안들이 설명된다.
제1 대안에 따르면, 시퀀스는 수직(거의 수직) 방향을 따라 마스크 층을 선택적으로 에칭하기 위한 이방성 에칭 단계를 포함할 수 있고(패턴이 형성되는 상부 레벨 층의 물질은 상기 에칭 단계에 의해 거의 영향 받지 않는다), 이에 따라 마스크 층 내에 계단(계단의 수직 에지)을 형성한다. 시퀀스는 이후 모든 방향들로(또는 적어도 거의 모든 방향 또는 적어도 수직 방향만이 아닌 방향) 마스크 층 물질을 에칭하기 위한 등방성 에칭 단계를 더 포함할 수 있고, 이에 따라 상부 레벨 층 아래에서 측방향으로 마스크 층을 에칭한다. 이후 수직 방향으로 마스크 층을 선택적으로 에칭하기 위한 추가의 이방성 에칭 단계가 뒤따르고, 추가적인 계단이 마스크 층 내에 형성된다. 층계-형상의 프로파일의 계단을 형성하기 위한 시퀀스(이방성 에칭 단계 및 등방성 에칭 단계의 시퀀스)는 마스크 층 내에 요구되는 개수의 계단들이 얻어질 때까지 이후 반복될 수 있다. 본 실시예에 따르면, 층계-형상의 프로파일의 계단의 높이는 시퀀스의 등방성 및 이방성 에칭 단계들의 변수들에 의해 정의될 수 있고, 층계-형상의 프로파일의 계단의 폭은 시퀀스의 등방성 에칭 단계의 변수들에 의해 정의될 수 있다.
제2 대안에 따르면, 시퀀스는 (거의) 수직 방향으로 마스크 층을 선택적으로 에칭하기 위한 이방성 에칭 단계를 포함할 수 있고(패턴이 형성되는 상부 레벨 층의 물질은 상기 에칭 단계에 의해 거의 영향 받지 않는다), 이에 따라 마스크 층 내에 계단을 형성한다. 시퀀스는 이후 모든 방향들(또는 적어도 거의 모든 방향 또는 적어도 수직 방향만이 아닌 방향)로 상부 레벨 층의 물질을 에칭하기 위한 등방성 에칭 단계를 더 포함할 수 이고, 이에 따라 상부 레벨 층의 사이즈(적어도 측방향 치수들)를 감소시킨다. 이후에 (거의) 수직 방향으로 마스크 층을 선택적으로 에칭하기 위한 추가적인 이방성 에칭 단계가 뒤따르고, 마스크 층 내에 추가적인 계단이 형성된다. 층계-형상의 프로파일의 계단을 형성하기 위한 시퀀스(마스크 층의 이방성 에칭을 위한 단계 및 마스크 층의 등방성 에칭을 위한 단계)는 마스크 층 내에 요구되는 개수의 계단들이 얻어질 때까지 반복될 수 있다. 본 실시예에 따르면, 시퀀스는 마스크 층 내에 층계-형상의 프로파일의 계단의 높이를 정의하기 위한 이방성 에칭 단계 및 상부 레벨 층의 면적(또는 사이즈)를 감소시키기 위한 등방성 에칭 단계를 포함할 수 있고, 이에 따라 후속적인 마스크 층의 이방성 에칭을 통해 마스크 층 내에 층계-형상의 프로파일의 계단의 폭을 정의한다.
마스크 층 내에 층계-형상의 프로파일을 제공하기 위한 전술한 제2 대안은 타겟 기판 내에 형성될 구조물의 바깥 치수들이 상부 레벨 층 내에 형성되는 패턴의 최초의 바깥 치수들에 의해 정의된다는 점에서 유리하다. 그러므로 구조물의 바깥 치수들(또는 평면 형상)은 더욱 정확하게 정의되고, 이는 예를 들어 타겟 기판 상의 구조물의 위치가 바람직하게 알려진 후속의 공정(예를 들어 금속 콘택들의 형성)의 관점에서 유리하다.
마스크 층 내에 형성된 층계-형상의 프로파일의 다양한 계단들의 높이들 각각을 조절할 수 있도록 시퀀스의 에칭 공정들의 변수들이 달라질 수 있다는 점이 이해될 것이다. 유리하게는, 반도체 장치의 임계 전자 접합(critical electronic junction), 예를 들어, p-도핑 층 및 n-도핑 층 사이의 접합을 형성할 수 있기 때문에, 구조물 및 기판의 잔류 부분 사이의 계면에 가장 가깝게 배열된 계단의 높이, 즉, 구조물의 베이스를 형성하는 층계-형상의 프로파일의 계단의 높이는 적절히 결정된다. 계단의 높이는 이후 반도체 장치의 활성층들(active layer) 각각의 두께들에 기초하여 결정될 수 있다.
일반적으로, 마스크 층은 반도체 공정에서 사용되는 하드 마스크(hard mask), 또는 동류물일 수 있고, 하드 마스크 하부의 물질이 하드 마스크보다 에칭 공정에 의해 선택적으로 더 영향을 받는 에칭 공정을 견딜 수 있다. 본원에서, 용어 "선택성"은 동일한 에칭 공정이 가해질 때 두 개의 다른 물질들 사이의 에칭 속도 차이를 의미한다.
일 실시예에 따르면, 이방성 에칭에 의해 타겟 기판 내의 층계-형상의 프로파일을 형성하기 위한 에칭 속도는 타겟 기판 내에서 그리고 마스크 층 내에서 실질적으로 동일하도록 선택될 수 있다. 실질적으로 동일한 에칭 속도를 사용할 때, 마스크 층의 층계-형상의 프로파일은 타겟 기판으로 1:1의 비율(또는 적어도 1:1에 가까운 비율)로 전달된다. 타겟 기판 내에 형성되는 층계-형상의 프로파일은 따라서, 마스크 층 내에 초기에 제공되는 층계-형상의 프로파일에 직접적으로 대응된다. 이와는 달리, 에칭 속도는 마스크 층 내에서보다 타겟 기판 내에서 더 빠르도록, 예를 들어 2:1, 3:1, 4:1 또는 이와 동류물의 비율과 같이 선택될 수 있고, 이에 따라 마스크 층 내에 제공되는 목표 프로파일과 비교할 때 타겟 기판 내의 층계-형상의 프로파일을 향상시킨다. 예를 들어, 2:1의 비율일 때, 타겟 기판 내에 형성되는 층계-형상의 프로파일의 계단의 높이는 마스크 층 내에 제공되는 층계-형상의 프로파일의 상응하는 계단의 높이보다 2배 크다. 이와는 달리, 에칭 속도는 마스크 층 내에서보다 타겟 기판 내에서 더 느리도록, 예를 들어 1:2, 1:3, 1:4 또는 이와 동류물의 비율과 같이 선택될 수 있고, 이에 따라 마스크 층 내에 제공되는 층계-형상의 프로파일의 상응하는 계단의 높이과 비교할 때 타겟 기판 내의 층계-형상의 프로파일의 계단의 높이를 감소시킨다.
일 실시예에 따르면, 마스크 층은 실리콘 이산화물(silicon dioxide, SiO2) 및 실리콘 질화물(silicon nitride, SixNi1 -x) 중 하나 또는 조합으로부터 선택되는 물질을 포함하는 하드 마스크일 수 있다. 마스크 층 및 타겟 기판 모두 동일한 종류의 화학 종들(chemical species)(동일 종류의 케미스트리(chemistry))을 사용하여 에칭될 수 있고 따라서 동시에 에칭될 수 있기 때문에, 이러한 물질들은 예를 들어 실리콘 또는 실리콘 카바이드로 형성된 타겟 기판과 결합될 때 유리하다.
본 발명의 제2 측면에 따르면, 제1 형의 반도체 물질로 형성되는 제1 영역 및 제2 형의 반도체 물질로 형성된 제2 영역을 포함하는 타겟 기판을 포함하는 반도체 장치가 제공된다. 제1 및 제2 형의 반도체 물질은 서로 다르고, 제1 및 제2 영역들은 반도체 장치의 활성 영역(active region)이 형성되도록 서로 인접한다(adjacent). 제1 및 제2 영역들 사이의 접합에서, 반도체 장치는 층계-형상의 프로파일을 구비하는 구조물을 포함한다.
본 발명의 반도체 장치는, 이러한 설계, 즉 반도체 장치의 활성 영역 내에 배열된 층계-형상의 프로파일을 구비한 구조물을 사용할 때, 펀치-스루 효과가 감소된다는 점에서 유리하다. 제조 과정에서 구조물의 베이스에서 발생할 수 있는 임의의 트렌치 효과는 감소된다. 예를 들어 바이폴라 접합 트랜지스터를 위하여, 베이스 영역의 두께는 더 자유롭게 선택될 수 있고, 즉 높은 이득을 얻고 여전히 상대적으로 높은 항복 전압을 제공하도록 두께는 상대적으로 얇을 수 있다.
반도체 장치는 전술한 실시예들 중 어느 하나에서 정의된 것과 같은 방법에 따라 타겟 기판 내에 유리하게 얻어질 수 있다. 전술한 바와 같이, 타겟 기판 내에 형성되는 구조물의 베이스에서의 트렌치 효과는 감소되고, 이에 따라, 이러한 반도체 장치의 활성 영역은 더욱 적은 펀치-스루 효과를 겪는다. 그 결과로, 향상된 특성을 갖는 반도체 장치가 제공될 수 있다.
일 실시예에 따르면, 제1 영역은 p-도핑된 물질을 포함하고, 제2 영역은 n-도핑된 물질을 포함하며, 또는 이와 반대일 수 있고, 이에 따라 pn-접합을 형성한다.
제1 및 제2 형의 반도체 물질은 예를 들어 도핑 레벨 또는 도펀트 원자들(dopant atoms)이 상이할 수 있다(이에 따라 p-도핑된 또는 n-도핑된 활성층들을 형성할 수 있다).
일 실시예에 따르면, 반도체 장치는 바이폴라 접합 트랜지스터(BJT), 다이오드(diode), MOSFET 트랜지스터, JFET 트랜지스터, 사이리스터(thyristor) 및 절연 게이트 바이폴라 트랜지스터(insulated gate bipolar transistor)를 포함하는 군 중 하나일 수 있다. 본 발명에서 특히 BJT를 참조할 때, 베이스 영역의 두께는 종래의 BJT들과 비교할 때 훨씬 큰 정도로 감소할 수 있고, 이에 따라 상대적으로 높은 항복 전압을 유지하는 한편 BJT의 전류 이득을 증가시킨다.
일 실시예에 따르면, 구조물의 베이스를 형성하는 층계-형상의 프로파일의 계단(즉, 구조물 및 타겟 기판의 잔류 부분 사이의 계면에 가장 가깝게 배열된 계단)은 제1 영역의 일부분 및 제2 영역의 일부분을 포함할 수 있고, 이는 예를 들어 각각 바이폴라 트랜지스터의 이미터 영역 및 베이스 영역일 수 있다.
본 발명의 제1 또는 제2 측면 모두의 실시예에 따르면, 타겟 기판은 실리콘 카바이드(silicon carbide, SiC), 실리콘(silicon, Si), 갈륨 비소(gallium arsenide, GaAs), 인듐 포스파이드(indium phosphide, InP) 및 갈륨 질화물(gallium nitride, GaN) 중 하나 또는 조합으로부터 선택되는 물질을 포함하는 반도체 웨이퍼 또는 동류물(즉, 반도체 물질의 얇은 박편(slice))이다. 타겟 기판의 물질은 바람직하게는 장치가 제조될 수 있도록 다양한 종류들의 반도체 공정들에 적합하다.
본원에서, 용어 "이방성" 에칭은 방향에 민감한 에칭 공정, 즉, 에칭이 바람직하게 특정한 방향을 따라, 또는 특정 범위의 방향들 내에서 발생하는 것을 의미한다. 이방성 에칭은 실질적인 방향성을 제공하고, 일반적으로 에칭이 수평 방향에서보다 수직 방향에서 더욱 빠르게 진행된다.
게다가, 본원에서 용어 "등방성" 에칭은 모든(또는 거의 모든) 방향들에서 동일하거나 거의 같은 에칭 공정을 의미한다.
더욱이, 본원에서 용어 "수직" 또는 "거의 수직" 방향은 타겟 기판의 표면에 실질적으로 수직한 방향을 의미한다.
또한, 본원에서, 명확성을 위한 목적에서, "베이스" 또는 트랜지스터의 베이스 층은 반도체 장치 또는 BJT의 "베이스 영역"을 지칭하는 한편, 다른 문맥에서는(더욱 구조적인 관점에서), 용어 "베이스"는 단독으로 구조물의 하부 또는 바닥부를 정의하는 데 종종 사용된다.
본 발명의 다른 목적들, 특성들 및 장점들은 하기의 상세한 설명, 도면들 및 첨부된 청구항들을 참고할 때 더욱 명백해질 것이다. 당업자들은 본 발명의 다른 특성들이 조합되어 하기에 설명된 것들 이외의 실시예들을 창조할 수 있다는 것을 이해할 것이다.
본 발명의 실시예들에 따르면, 타겟 기판 내에 형성되는 구조물의 베이스에서의 트렌치 효과는 감소되고, 이에 따라, 이러한 반도체 장치의 활성 영역은 더욱 적은 펀치-스루 효과를 겪는다. 그 결과로, 향상된 특성을 갖는 반도체 장치가 제공될 수 있다.
본 발명의 전술한, 그리고 다른 목적들, 특성들 및 장점들은 첨부된 도면들을 참조로 하고, 아래의 본 발명의 선호되는 실시예들에 대한 설명적이고 비한정적인 상세한 설명을 통하여 잘 이해될 것이다.
도 1a 내지 도 1d는 본 발명의 예시적인 실시예에 따른 타겟 기판 내에 구조물을 형성하는 방법을 나타내는 공정 플로우를 도시한다.
도 2a 내지 도 2d는 본 발명의 예시적인 실시예에 따른 마스크 층 내에 층계-형상의 프로파일을 제공하는 방법을 나타내는 공정 플로우를 도시한다.
도 3a 내지 도 3d는 본 발명의 다른 예시적인 실시예에 따른 마스크 층 내에 층계-형상의 프로파일을 제공하는 방법을 나타내는 공정 플로우를 도시한다.
도 4는 본 발명의 예시적인 실시예에 따른 타겟 기판 내에 구조물을 형성하는 방법의 플로우 다이어그램을 도시한다.
도 5는 본 발명의 반도체 장치의 예시적인 실시예로서 수직 바이폴라 접합 트랜지스터의 개략적인 단면도를 도시한다. 상기 반도체 장치는 본 발명의 방법에 따라 얻어진다.
모든 도면들은 개략적이고, 비례가 필수적이지 않으며, 일반적으로 오직 본 발명을 설명하기 위하여 필수적인 부분들만을 도시하고, 다른 부분들은 생략되거나 단순히 제안될 수 있다.
도 1a 내지 도 1d를 참조하면, 본 발명의 예시적인 실시예에 따른 반도체 장치의 제조를 위하여 타겟 기판 내에 구조물을 형성하는 방법을 나타내는 공정 플로우가 도시된다.
도 1a 내지 도 1d는 마스크 층(120)이 타겟 기판(150)의 상부에 제공되는(도 1a), 본 발명의 방법의 예시적인 실시예를 나타내는 공정 플로우(1000)를 나타낸다. 마스크 층(120)은 타겟 기판(150) 상에 퇴적되거나 성장될 수 있다. 그러나, 타겟 기판이 그 상면에, 제조될 반도체 장치의 활성층들로 사용되도록 의도된 복수의 층들을 포함할 수 있기 때문에, 타겟 기판(150) 상에 마스크 층(120)을 퇴적하는 것이 바람직하다. 타겟 기판의 물질로부터 마스크 층을 성장시키는 것은 타겟 기판의 적어도 일부분을 소모하게 될 것이고 이에 따라 활성층들이 그 상부에 이미 성장되거나 퇴적된다. 게다가, 특히 SiC 내의 공정을 참조하면, 마스크 층으로서 예를 들어 산화물을 성장시키는 것이 상기 산화물 및 타겟 기판 사이의 계면에 결함들을 유발할 수 있기 때문에, 타겟 기판의 상부에 마스크 층을 퇴적하는 것이 일반적으로 바람직하다.
게다가, 공정 플로우(1000)는 마스크 층(120) 내에 층계-형상의 프로파일(122)을 제공하는 단계를 포함한다(도 1b). 마스크 층(120) 내에 층계-형상의 프로파일(122)을 제공하기 위한 공정 플로우들의 예시들이 아래에 도 2a 내지 도 2d 및 도 3a 내지 도 3d를 참조로 설명될 것이다.
또한, 공정 플로우(1000)는 마스크 층(120) 및 타겟 기판(150)의 이방성 에칭을 동시에 수행하는 단계를 포함한다(도 1c). 이방성 에칭 동안에, 마스크 층(120)에 의해 커버되지 않은(즉, 이방성 에칭 공정에서 사용된 화학 종에 직접 노출되는) 타겟 기판(150)의 임의의 영역은 타겟 기판(150)으로부터 제거되고, 이에 따라 개구(hole)가 이러한 영역에서 타겟 기판(150) 내에 형성된다. 이방성 에칭의 방향성(directionality)에 의해, 수직(또는 거의 수직) 사이드 에지들이 에칭되지 않거나 적어도 거의 에칭되지 않아, 수직(또는 거의 수직) 에지들 또는 측벽들을 갖는 개구를 정의한다. 따라서, 층계-형상의 프로파일(124)의 계단이 타겟 기판(150) 내에 형성된다. 게다가, 마스크 층(120) 및 타겟 기판(150)이 동시에 에칭되고, 마스크 층(120)이 층계-형상의 프로파일을 갖기 때문에, 이방성 에칭 공정 동안에 이방성 에칭 공정의 초기에 마스크 층(120)에 의해 보호되던 타겟 기판(150)의 영역들은, 이후에 이방성 에칭 공정의 대상이 될 수 있다(즉, 이방성 에칭 공정에서 사용되는 화학 종들에 노출된다). 타겟 기판(150)의 물질은 이후 이러한 영역들에서 제거된다. 도 1c는 이방성 에칭 동안에, 마스크 층(120) 내에 제공된 층계-형상의 프로파일의 일부 계단들이 타겟 기판으로 전체는 아니지만 일부 전달된, 타겟 기판(150) 및 마스크 층(120)의 3차원도이다. 마스크 층(120) 및 타겟 기판(150)의 추가적인 에칭에 의해 층계-형상의 프로파일(124)의 추가적인 계단들이 타겟 기판(150) 내에 형성될 수 있다. 그 결과로, 복수의 계단들을 포함하는 층계-형상의 프로파일(124)이 타겟 기판(150) 내에 형성된다(도 1d).
마스크 층(120) 및 타겟 기판(150)의 동시 에칭이 제공되기 위하여, 마스크 층(120)을 구성하는 물질 및 타겟 기판(150)을 구성하는 기판 모두를 에칭하기 위하여 이방성 에칭 공정이 바람직하게 선택될 수 있다. 다시 말하면, 마스크 층(120) 및 타겟 기판(150)이 바람직하게는 동일한 종류의 케미스트리를 가지며, 즉, 이들은 동일한 종류의 화학 종으로 에칭될 수 있다. 일 예시는 SiO2로 형성된 마스크 층(120) 및 예를 들어 SF6 및 O2와 같은 가스들을 포함하는 화학 종들을 사용하여 SiC로 형성된 타겟 기판(150) 내에 형성된 구조물일 수 있다. 마스크 층(120)의 선택 및 에칭 공정의 선택은 타겟 기판(150)의 재료에 의존한다. 마스크 층(120)의 재료는 타겟 기판과 동일한 종류의 케미스트리에 반응할 수 있도록 선택되고, 에칭 공정은 마스크 층(120) 및 타겟 기판(150) 모두 내에서 요구되는 이방성 에칭을 제공하기 위하여 선택된다. 반도체 물질로 특히 SiC를 참조하면, 다양한 화학 종들이 다양한 종류의 SiC를 위하여 사용된다 (즉, 3C-SiC, 6H-SiC, 또는 4H-SiC는 바람직하게는 상이한 종류들의 화학 종들에 반응한다).
타겟 기판(150)은 반도체 웨이퍼일 수 있고, 본 발명의 방법은 실리콘 카바이드, 실리콘, 갈륨 비소, 인듐 포스파이드 및 갈륨 질화물을 포함하는 군 중 적어도 하나를 포함하는 임의의 종류의 반도체 물질에 적용될 수 있다.
예를 들어 실리콘 카바이드 또는 갈륨 비소와 같은 반도체 물질들을 위하여, 이방성 에칭 공정은 유리하게는 건식 에칭 공정이고, 이는 일반적으로 플라즈마 에칭(plasma etching), 반응성 이온 에칭(reactive ion etching, RIE), 반응성 이온빔 에칭(reactive ion-beam etching), 스퍼터 에칭(sputter etching), 유도 결합 플라즈마(inductively coupled plasma, ICP) 에칭, 전자 사이클로트론 공명(electron cyclotron resonance, ECR) 에칭 및 이온 밀링(ion milling)을 포함한다. 일반적으로, 이러한 기술들은 타겟 기판 및 화학 종들 사이의 상호 작용(물리적 및/또는 화학적)에 기초한다. 건식 에칭을 위하여 사용되는 반응성 가스들의 예시들은 플루오로카본들(fluorocarbons), 산소(oxygen), 염소(chlorine), 삼염화붕소(boron trichloride), 및 다른 가스들 중 하나 또는 조합일 수 있다. 이러한 종류의 공정들을 사용하여, 이온들의 충돌에 노출되는 마스크 층(120) 및 타겟 기판(150)의 일부분들은 제거된다(물리적으로 그리고/또는 화학적으로). 이방성 에칭 공정은 또한 만약 요구되는 이방성을 제공할 수 있다면 습식 에칭일 수도 있다. 그러나, 습식 에칭은 일반적으로 등방성 에칭을 유발한다. 더욱이, SiC 및 GaAs와 같은 화학적 저항성 물질들은 습식 에칭에 매우 느리게 반응한다.
이방성 에칭에 의해 타겟 기판 내의 층계-형상의 프로파일을 형성하기 위한 에칭 속도는 타겟 기판(150) 및 마스크 층(120) 내에서 실질적으로 동일하도록 선택될 수 있다. 이러한 조건들에서, 마스크 층(120)의 층계-형상의 프로파일(122)은 일 대 일(1:1) 비율로 타겟 기판(150)으로 전달된다. 그러므로, 타겟 기판(150) 내에 형성된 층계-형상의 프로파일(124)의 계단들의 치수들은 마스크 층(120) 내에 제공된 층계-형상의 프로파일(122)의 계단들의 치수들과 실질적으로 동일하다.
그러나, 이방성 에칭에 의해 타겟 기판(150) 내에 층계-형상의 프로파일(124)을 형성하기 위한 에칭 속도는 마스크 층(120)보다 타겟 기판(150)을 위하여 더 빠르도록 선택될 수 있다. 에칭 속도의 차이는 소위 에칭 공정의 "선택성"에 의해 특성화될 수 있고, 이는 예를 들어 2:1, 3:1, 4:1 또는 이의 동류물과 같은 비율에 의해 표현될 수 있고, 1.5와 같은 숫자일 수도 있으며, 이 때, 마스크 층(120)의 물질보다 타겟 기판(150)의 물질이 1.5배 더 빠르게 에칭된다. 본 예시에서, 에칭 공정의 선택성은 타겟 기판(150) 내에 형성되는 층계-형상의 프로파일(124)을 향상시킨다. 타겟 기판(150) 내에 형성되는 층계-형상의 프로파일(124)의 계단들은 마스크 층(120) 내에 제공된 층계-형상의 프로파일(122)의 계단들보다 더 두드러진다(pronounced) (더 큰 치수들을 갖는다).
이와는 달리, 이방성 에칭에 의한 타겟 기판(150) 내에 층계-형상의 프로파일(124) 형성을 위한 에칭 속도는 마스크 층(120)보다 타겟 기판(150)을 위하여 더 낮게 선택될 수 있다. 에칭 속도의 차이는 또한 에칭 공정의 선택성에 의해 특성화될 수 있으며, 이는 예를 들어, 1:2, 1:3, 1:4 또는 이의 동류물, 또는 0.33과 같은 숫자로도 표현될 수 있고, 이때 타겟 기판(150)의 물질이 마스크 층(120)의 물질에 비해서 3배 느리게 에칭된다. 본 예시에서, 에칭 공정의 선택성은 타겟 기판(150) 내에 형성된 층계-형상의 프로파일(124)의 토폴로지(topology)를 감소시킨다. 타겟 기판(150) 내에 형성된 층계-형상의 프로파일(124)의 계단들은 마스크 층(120) 내에 제공된 층계-형상의 프로파일(122)의 계단들에 비해 덜 두드러진다(더 작은 치수들을 갖는다).
에칭 공정의 선택성은 화학 종들, 에칭 공정이 일어나는 챔버 내의 압력 및 온도와 같은 에칭 공정의 변수들에 의해 결정된다. 유도 결합 플라즈마에 기초한 에칭 공정을 위하여, 변수들은 화학 종들의 종류, 챔버 내의 압력, 소위 플레이트(plate) 상에 배열된 타겟 기판을 향하여 플라즈마의 이온들을 가속하는 데 사용되는 코일(coil)에 인가된 전력 및 상기 플레이트에 인가된 전력일 수 있다. 도시의 목적으로서, 아래의 실험적 데이터, 즉, SF6에 아르곤을 3:1의 부피비로 첨가한 반응성 가스(reactive gas), 압력 5mT, 코일 전력 600W 및 플레이트 전력 30W에 기초한 이방성 에칭 공정은, SiC로 형성된 타겟 기판을 위하여 100nm/min의 에칭 속도 및 SiO2로 형성된 마스크 층을 위하여 95nm/min의 에칭 속도의 결과를 가져온다. 이러한 조건들에서, 마스크 층 및 타겟 기판을 위한 에칭 속도들은 실질적으로 동일하고, 마스크 층 내에 제공된 층계-형상의 프로파일과 거의 동일한 치수들을 갖는 층계-형상의 프로파일이 타겟 기판 내에 형성된다.
타겟 기판(150) 내에 형성된 결과 구조물은 층계-형상의 프로파일(124)을 포함하는 경사 구조물(beveled structure)(또는 하나 이상의 측벽들을 포함한다면 메사 구조물)로 정의될 수 있다. 다시 말하면, 구조물은 층계-형상의 프로파일(124)을 구비하는 적어도 하나의 일반적으로 기울어진 측벽을 포함한다. 구조물은 또한 실질적으로 편평한 상면(128) 및 층계-형상의 프로파일(124)을 포함하는 적어도 하나의 일반적으로 기울어진 측벽(126)에 의해 정의될 수 있다(도 1d). 따라서, 구조물의 베이스를 형성하는 층계-형상의 프로파일의 계단(130)(즉, 구조물 및 타겟 기판(150)의 잔류 부분 사이의 계면에 가장 가깝게 위치한 계단) 및 타겟 기판(150)의 잔류 부분 사이의 각도가 국부적인 "계단 레벨"에서 보이듯이 직각(또는 거의 90도의 각)일 수 있음에도 불구하고, 층계-형상의 프로파일이 형성될 수 있도록 구조물의 측벽(126)은 일반적으로 편평한 상면(128)로부터 구조물의 베이스를 향해 기울어질 수 있다.
도 1d가 층계-형상의 프로파일을 갖는 오직 하나의 경사진 측벽(126)을 포함하는 구조를 나타내지만, 구조물은 하나 이상의 경사진 측벽을 포함할 수 있고, 이러한 부가적인 경사진 측벽이 또한 층계-형상의 프로파일을 포함할 수 있음이 이해될 것이다. 구조물은 따라서 실질적으로 대칭(실질적으로 수직 축 둘레에서)이다.
도 2a 내지 도 2d를 참조하면, 본 발명의 예시적인 실시예에 따른 마스크 층 내에 층계-형상의 프로파일을 제공하는 방법을 나타내는 공정 플로우가 도시된다.
도 2a 내지 도 2d는 상부 레벨 층(130)이 마스크 층(120) 상에 제공되는(도 2a) 본 발명의 방법의 예시적인 실시예를 나타내는 공정 플로우(2000)을 도시한다. 상부 레벨 층은 예를 들어 마스크 층 상에(표준 스핀오프(spin-off) 기술을 사용하여) 퇴적될 수 있는 포토레지스트 물질일 수 있다. 상부 레벨 층(130)은 이후 광학 포토리소그래피, 전자빔 리소그래피, X-선 리소그래피, 이온빔 리소그래피 또는 나노임프린트 리소그래피와 같은 리소그래피 기술들을 사용하여 패터닝된다. 상부 레벨 층(130) 내에 형성된 패턴은 타겟 기판(150) 내에 형성된 구조물의 평평한 형상을 정의하고, 즉, 타겟 기판(150) 내에 형성될 구조물의 바깥 치수들(또는 베이스의 치수들)을 정의한다.
공정 플로우(2000)는 에칭 단계들의 시퀀스를 더 포함한다. 본 실시예에서, 시퀀스는 마스크 층(120)의 등방성 및 이방성 에칭 사이를 번갈아 하기 위한 단계들을 포함한다. 마스크 층(120)의 층계-형상의 프로파일(122)의 계단의 높이는 이러한 시퀀스의 등방성 및 이방성 에칭 단계들의 변수들에 의해 정의되고, 마스크 층(120)의 층계-형상의 프로파일(122)의 계단의 폭은 이러한 시퀀스의 등방성 에칭 단계의 변수들에 의해 정의된다.
공정 플로우(2000)는 상부 레벨 층(130)에 의해 커버되지 않은 마스크 층(120)의 임의의 영역이 에칭되고, 즉, 마스크 층(120)의 물질이 이러한 노출된 영역들 내에서 제거되는 이방성 에칭 단계를 포함한다(도 2b). (거의) 수직의 에지 또는 벽은 이후 마스크 층(120) 내에 형성된다.
공정 플로우(2000)는 마스크 층(120)이 상부 레벨 층(130) 아래의 영역을 포함하여 (거의) 모든 방향들로 에칭되고, 즉, 수평적으로 그리고 수직적으로 에칭되는 등방성 에칭 단계를 더 포함한다. 이전에 형성된 수직 에지는 따라서 상부 레벨 층(130) 아래에서 측방향으로 이동된다.
게다가, 공정 플로우(2000)는 마스크 층(120) 내에 추가적인 수직 에지 또는 벽을 형성하기 위한 추가적인 이방성 에칭 단계를 포함할 수 있다(도 2d). 도 2d에서 수행된 이방성 에칭 단계는 원칙적으로 도 2b를 참조로 하여 설명한 이방성 에칭 단계와 동등하다. 그러나, 층계-형상의 프로파일의 계단들의 치수들이 서로 다르게 될 경우에 다른 변수들(특히 에칭 시간)이 사용될 수 있다. 따라서 계단이 마스크 층(120) 내에 형성된다. 상기의 이방성 에칭(도 2b) 및 등방성 에칭(도 2c)의 시퀀스는 마스크 층(120) 내에서 요구되는 개수의 계단들이 얻어질 때까지 반복될 수 있다.
플라즈마 에칭은 예를 들어 마스크 층(120)의 이방성 에칭 및 등방성 에칭 사이의 스위칭(switching)을 위하여 사용될 수 있다. 플라즈마 에칭 공정에서, 플라즈마는 플라즈마에 바로 근접한 물질을 화학적으로 에칭하도록 작용하는 반응성 종들(reactive species)을 생산한다. 에칭이 완전히(또는 거의 완전히) 화학적이라면, 상기 에칭은 등방성인 경향이 있다.
그러나, 마스크 층과의 화학적 반응들은 입사하는 이온들의 운동 에너지에 의해 유도되거나 향상될 수 있고, 이러한 경우에서, 에칭은 방향성(directional), 즉, 이방성인 경향이 있다. 따라서, 플라즈마 에칭 동안에 사용되는 변수들을 스위칭함에 의해, 에칭 공정은 등방성 에칭에서 이방성 에칭으로, 또는 그 반대로 스위칭될 수 있다.
도 3a 내지 도 3d를 참조하면, 본 발명의 다른 예시적인 실시예에 따른 마스크 층(120) 내의 층계-형상의 프로파일(124)를 제공하는 방법을 나타내는 공정 플로우(3000)가 도시된다.
도 3a 내지 도 3d는 마스크 층(120) 상에 상부 레벨 층(130)이 제공되는(도 3a) 본 발명의 방법의 다른 예시적인 실시예를 나타내는 공정 플로우(3000)를 도시한다. 상부 레벨 층(130)은 도 2a를 참조로 설명한 상부 레벨 층(130)과 균등하며, 균등한 방식으로 제공될 수 있다. 패턴이 타겟 기판(150) 내에 후속적으로 형성될 구조물의 평면 형상(또는 바깥 치수들)을 정의하기 위하여 상부 레벨 층(130) 내에 형성된다.
공정 플로우(3000)는 에칭 단계들의 시퀀스를 더 포함한다. 본 실시예에서, 시퀀스는 마스크 층(120)을 에칭하고, 마스크 층(120) 내에 층계-형상의 프로파일(122)의 계단의 높이를 정의하기 위한 이방성 에칭 단계를 포함한다. 따라서, (거의) 수직의 벽 또는 에지는 마스크 층(120) 내에 형성된다(도 3b). 이방성 에칭은 바람직하게는 마스크 층(120)을 에칭하고 상부 레벨 층(130)에 영향을 주지 않도록(또는 적어도 무시할 수 있을 정도로 영향 주도록) 선택된다.
게다가, 시퀀스는 상부 레벨 층(130)의 사이즈를 감소시키기 위한 등방성 에칭 단계를 포함한다(도 3c). 등방성 에칭은 바람직하게는 상부 레벨 층(130)(의 부분)을 에칭하고 상부 레벨 층(130)에 영향을 주지 않도록(또는 적어도 무시할 수 있을 정도로 영향 주도록) 선택된다. 상부 레벨 층(130)의 사이즈(폭) 감소는 마스크 층(120) 내에 형성될 층계-형상의 프로파일의 다음 계단의 폭을 정의한다. 상부 레벨 층(130)의 폭 감소가 등방성 에칭에 의해 수행될 때, 상부 레벨 층의 높이 또한 감소된다. 따라서, 마스크 층(120) 상에 퇴적된 상부 레벨 층(130)의 초기 두께는 바람직하게는 층계-형상의 프로파일의 단계들의 요구되는 개수 및 이들 각각의 사이즈들에 의해 결정된다.
공정 플로우(3000)는 마스크 층(120) 내에 추가적인 (거의) 수직의 벽 또는 에지가 형성되도록 마스크 층(120)의 후속적인 이방성 에칭 단계를 포함한다. 따라서 계단이 마스크 층(120) 내에 형성된다(도 3d). 이후 상기 시퀀스(도 3b 및 도 3c)는 마스크 층(120) 내에 요구되는 개수의 계단들이 얻어질 때까지 반복될 수 있다.
마스크 층(120) 내에 제공되는 층계-형상의 프로파일(122)는 복수의 계단들, 즉, 실질적으로 수직 및 수평 에지들의 연속을 포함할 수 있다.
건식 에칭 공정들이 구조물의 베이스를 형성하는 계단의 보다 정확한 위치를 제공하기 때문에 습식 에칭 공정들 대신에 건식 에칭 공정들을 사용하여 마스크 층(120) 내의 층계-형상의 프로파일(122)이 유리하게 형성된다. 이에 따라 타겟 기판 상에 다른 층들(또는 콘택들)의 후속적인 배치가 용이하다. 이와 반대로, 습식 에칭은 일반적으로 오버에칭(over-etching)을 가져오고, 적절히 정의되지 않은 에지들을 갖는 구조물을 유발한다.
일반적으로 수 마이크론의 두께로 성장되거나 퇴적된 마스크 층을 위하여, 마스크 층 내의 층계-형상의 프로파일의 계단들의 개수는 2 내지 100의 범위로 구성될 수 있고, 바람직하게는 3 내지 50의 범위, 더욱 바람직하게는 5 내지 30의 범위일 수 있다. 요구되는 계단들의 개수는 마스크 층의 총 두께의 함수로 달라질 수 있다. 더욱 상세하게는, 계단의 높이(마스크 층 내에 제공된 층계-형상의 프로파일 또는 타겟 기판 내에 형성된 층계-형상의 프로파일)는 유리하게는 약 300nm보다 작도록 설계된다. 실제로, 오히려 수직인 에지를 가질 때 조차도, 계단의 높이가 100nm보다 작다면 트렌치 효과는 무시할 수 있다. 게다가, 계단의 에지 또는 상부 코너는 이방성 에칭 공정 하에서 라운드질 수 있고(이온 충돌에 의해), 이에 따라 트렌치 효과를 더 감소시킨다. 따라서, 300nm보다 작은 높이를 가지는 계단, 바람직하게는 200nm보다 작은 높이의 계단에서 트렌치 효과는 거의 관찰되지 않는다.
예를 들어, SiC 타겟 기판 상에 퇴적된 SiO2로 형성된 1 마이크로미터 두께의 마스크 층을 위하여, 약 20개의 계단들을 갖는 층계-형상의 프로파일이 구현될 수 있다. 본 실시예에서, 계단들의 개수는 바람직하게는 5 내지 30의 범위로 구성될 수 있다.
타겟 기판(또는 마스크 층) 내에 형성된 층계-형상의 프로파일의 다양한 계단들은 사이즈를 달리할 수 있고, 즉 층계-형상의 프로파일의 두 개의 계단들이 동일한 높이 및/또는 동일한 폭을 가질 필요가 없을 수 있다는 것이 이해될 것이다. 유리하게는, 구조물의 베이스를 형성하는 계단은 예를 들어, 후속의 계단들보다(구조물의 상부에 더 가까운) 약간 더 넓거나 더 높을 수 있다.
전술한 공정 플로우들에서, 마스크 층(120)은 실리콘 이산화물(SiO2) 및 실리콘 질화물(SixNi1 -x) 중 하나 또는 조합으로부터 선택되는 물질을 포함하는 하드 마스크일 수 있고, 이들은 예를 들어 실리콘 및 실리콘 카바이드 타겟 기판과 적합한(compatible) 물질의 예시들이다. 그러나, 마스크 층의 물질은 이러한 특정한 예시들에 한정될 필요는 없다.
도 4를 참조하면, 본 발명의 예시적인 실시예에 따른 타겟 기판 내의 구조물을 형성하는 방법의 플로우 다이어그램이 도시된다. 플로우 다이어그램의 각각의 단계들을 위하여 사용되는 기술적 공정들의 세부사항들 및 변수들이 아래에 예시로서 인용되기는 하지만, 본 발명의 방법이 이러한 세부사항들 및 변수들에 한정되는 것은 아니고 이는 오직 설명적인 목적으로서 제공된 것이라는 것이 이해될 것이다. 공정들의 다양한 변수들은 형성될 요구되는 구조들 또는 제조할 요구되는 반도체 장치의 관점에서 선택될 수 있다.
도 4는 출발 물질 또는 타겟 기판(150)이 실리콘 물질(예를 들어, SiC)로 형성된 웨이퍼인 경우의 플로우 다이어그램(4000)을 나타낸다. 다수의 활성층들이 이미 타겟 기판(150)의 상부 상에 성장되거나 퇴적되었을 수 있다.
플로우 다이어그램(4000)의 제1 단계(4100)에서, 마스크 층(120)은 타겟 기판(150) 상에 제공된다. 일 예시에 있어서, 마스크 층(120)은 플라즈마 증대 화학 기상 증착법(plasma enhanced chemical vapor deposition, PECVD)에 의해 타겟 기판(150) 상에 퇴적된 약 1200nm 두께의 SiO2 층일 수 있다.
이후, 단계(4200)에서, 상부 레벨 층(130), 예를 들어 포토레지스트가 마스크 층(120) 상에 제공된다. 상부 레벨 층은 이후 타겟 기판(150) 내에 후속적으로 형성될 구조물의 평면 형상을 정의하기 위하여 패터닝된다. 예를 들어, 약 2000nm 두께의 포토레지스트 층이 마스크 층(120) 상에 퇴적될 수 있다. 이후에 포토레지스트 층의 노광(exposure), 현상(development) 및 하드 베이킹(hard bake)을 포함하는 표준적인 하부-단계들이 뒤따르고, 패턴이 포토레지스트 층 내에 형성될 수 있다.
단계(4300)에서, 마스크 층은 마스크 층 내에 층계-형상의 프로파일을 제공하기 위하여 공정되고, 예를 들어, 도 2a 내지 도 2d를 참조로 설명한 공정 플로우(2000) 또는 도 3a 내지 도 3d를 참조로 설명한 공정 플로우(3000)에 따라 공정될 수 있다. 예를 들어, 도 3a 내지 도 3d를 참조로 설명한 공정 플로우(3000)를 사용할 때, 약 166nm의 높이를 가지는 층계-형상의 프로파일(122)의 제1 계단이 반응성 이온 에칭(RIE) 공정을 사용하여 마스크 층(120) 내에 형성될 수 있고, 이 때 플라즈마는 CHF3를 반응성 가스로서 O2와 조합하여 포함하고, 압력은 약 50mT, 전력은 약 125W이며, 이에 따라 약 37nm/min 의 에칭 속도를 얻는다. 따라서, 층계-형상의 프로파일의 제1 계단이 제공될 수 있다. 이후, 측방향(수평 방향)으로 약 100nm 만큼 포토레지스트 층의 사이즈를 감소시키기 위하여 등방성 RIE 공정을 포함하는 시퀀스가, 활성 가스로서 O2, 200mT의 압력 및 45W의 전력을 사용하여 수행되고, 약 50nm/min의 에칭 속도를 얻는다. 시퀀스는 또한 SiO2의 마스크 층 내에 110nm의 수직 계단을 에칭하기 위한 이방성 RIE 공정을 포함할 수 있고, CHF3를 반응성 가스로서 O2와 10:1의 부피비로 조합하여 사용하고, 50mT의 압력, 125W의 파워를 사용하여 약 37nm/min의 에칭 속도를 얻는다. 110nm 높이의 계단을 위하여, 약 3분의 주기 동안 이방성 에칭 단계가 지속된다. 시퀀스는 3회 반복될 수 있고, 이에 따라 마스크 층(120) 내에 세 개의 추가적인 계단들이 형성된다.
포토레지스트의 에칭을 위한 등방성 RIE 공정 및 마스크 층의의 에칭을 위한 이방성 RIE 공정을 포함하는 후속의 다른 시퀀스가 다른 변수들을 사용하여 수행될 수 있다. 이와는 달리, 시퀀스의 에칭 단계들 중 하나의 변수들만이(또는 변수들 중 몇 개) 변화될 수 있다. 본 실시예에서는, SiO2의 마스크 층 내에 약 150nm의 높은 계단이 형성되도록(이전 시퀀스에서의 약 110nm 대신에) 이방성 RIE 공정을 위한 에칭 시간은 3분에서 4분으로 변화될 수 있다. 이러한 제2 시퀀스는 5회 반복될 수 있고, 이에 따라 마스크 층(120) 내에 다섯 개의 추가적인 계단들이 형성된다.
마스크 층(120) 내에 층계-형상의 프로파일(122)이 형성된 이후에, 상부 레벨 층(130)의 잔류 부분이 단계(4400)에서 선택적으로 마스크 층(120)으로부터 제거될 수 있다. 예를 들어, 잔류의 포토레지스트 층은 O2에서의 애싱(ashing)(즉, 에칭)에 의해 제거될 수 있다.
단계(4500)에서, 타겟 기판(150) 및 마스크 층(120)은 도 1a 내지 도 1d를 참조로 전술한 공정 플로우(1000)에 따라 공정되며, 이에 따라 타겟 기판(150) 내에 형성된 층계-형상의 프로파일(124)를 구비하는 구조물이 형성된다. 도 1a 내지 도 1d와 연관되어 전술한 예시에서의 변수들이 마스크 층(120) 내에 제공된 층계-형상의 프로파일의 타겟 기판(150)으로의 전달을 위하여 사용될 수도 있고, 즉, 이는 SF6을 반응 가스로서 아르곤과 3:1의 부피비로 조합하여 사용하고, 10분의 주기 동안 5mT의 압력, 600W의 코일 전력 및 30W의 플레이트 전력(SiC에 대하여 100nm/min의 에칭 속도 및 SiO2에 대하여 95nm/min의 에칭 속도를 유발하는)을 사용한 유도 결합 플라즈마에 기초한 이방성 에칭 공정으로, 그 결과 약 1000nm을 에칭한다.
선택적으로, 단계(4600)에서, 마스크 층(120)의 잔류 부분이 타겟 기판(150)으로부터 제거될 수 있다. 본 실시예에서와 같이 SiO2로 형성된 마스크 층을 사용할 때, 마스크 층(120)의 잔류 부분이 습식 에칭에 의해, 예를 들어 수용성(버퍼(buffered)) 플루오르화 수소(hydrofluoric) 용액(BHF 또는 HF) 내에서 제거될 수 있다.
단계(4700)에서, 타겟 기판(150)의 활성층들의 도펀트 원자들을 활성화시키기 위하여 타겟 기판(그 구조물을 구비한)이 고온에서 어닐링될 수 있다. 타겟 기판(150) 내에 형성된 구조물의 층계-형상의 프로파일(124)이 더 매끄러워질 수 있다는 점에서 어닐링은 유리하다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 단면이 도시된다.
일반적으로 반도체 장치(500)는 제1 형의 반도체 물질로 형성된 제1 영역(520) 및 제2 형의 반도체 물질로 형성된 제2 영역(530)을 포함하는 타겟 기판(550)을 포함한다. 제1 형 및 제2 형의 반도체 물질은 서로 상이하고, 제1 및 제2 영역들(520, 530)은 반도체 장치의 활성 영역을 형성하기 위하여 서로 인접하게 배열한다. 제1 및 제2 영역들(520, 530) 사이의 접합에서, 반도체 장치는 층계-형상의 프로파일을 갖는 구조물을 포함한다. 제1 영역은 p-도핑된 물질을 포함하고, 제2 영역은 n-도핑된 물질을 포함할 수 있으며, 그 반대일 수도 있다.
더 구체적으로, 도 5는 본 발명의 일 실시예에 따른 수직(NPN) 바이폴라 접합 트랜지스터(500)의 개략적인 단면을 도시한다. 수직(NPN) 바이폴라 접합 트랜지스터(500)는 타겟 기판(550) 상에 배열된 콜렉터 영역(510), 베이스 영역(520) 및 이미터 영역(530)을 포함하고, 베이스 영역(520)이 콜렉터 영역(510) 및 이미터 영역(530) 사이에 배열된다. 수직(NPN) 바이폴라 접합 트랜지스터(500)는 또한 콜렉터 영역(510)에 전기적으로 연결되는 콜렉터 콘택(collector contact)(515), 베이스 영역(520)에 전기적으로 연결되는 베이스 콘택(base contact)(525) 및 이미터 영역(530)에 전기적으로 연결되는 이미터 콘택(emitter contact)(535)을 포함한다.
예시적이고 비한정적인 실시예에서, 저저항(low resistive) n-형 도핑된 3 인치 또는 4 인치 4H-SiC 웨이퍼가 출발 물질로서 사용될 수 있다. 장치 공정은 콜렉터 영역(510)이 n-도핑된 반도체 물질로 형성되고, 베이스 영역(520)이 p-도핑된 반도체 물질로 형성되며, 이미터 영역(530)이 n-도핑된 반도체 물질로 형성되는, 에피택셜 성장된(epitaxially grown) NPN 구조물에 기초한다. 예를 들어, 1200V급의 SiC BJT는 바람직하게는 1015cm-3 중반 범위의 도핑 농도 및 10 내지 20 ㎛ 범위의 두께를 갖는 콜렉터 영역(510)을 가질 수 있다. 베이스 영역(520)을 위하여, 베이스 도핑은 1017cm-3 중반 범위일 수 있고, 두께는 300nm 내지 1 ㎛ 범위일 수 있다. 이미터 영역(530)을 위하여, 이미터 도핑은 1019cm-3 오더일 수 있고, 두께는 500nm 내지 2 ㎛ 범위일 수 있다.
본 발명의 방법의 전술한 실시예들 중 하나는 이미터 영역(530), 베이스 영역(520) 및 콜렉터 영역(510)을 포함하는 구조물을 형성하는 데 사용될 수 있고, 즉 이미터-베이스 접합을 설계하고 베이스-콜렉터 접합을 터미네이션하는 데 사용된다. NPN 수직 접합 트랜지스터는, 하나는 콜렉터 영역(510) 및 베이스 영역(520) 사이의 경계에, 다른 하나는 베이스 영역(520) 및 이미터 영역(530) 사이의 경계에 형성된, 두 개의 pn 접합들을 포함하며, 이들은 바이폴라 접합 트랜지스터의 두 가지 민감한(활성) 영역들이다. 따라서 이러한 영역들 내에서 트렌치 효과를 감소시키는 것이 바람직하다.
층계-형상의 프로파일(524a)을 포함하는 제1 구조물이 콜렉터 영역(510) 및 베이스 영역(520) 사이의 경계에서 타겟 기판 내에 형성될 수 있고, 층계 형상의 프로파일(524b)을 포함하는 제2 구조물이 베이스 영역(520) 및 이미터 영역(530) 사이의 경계에서 타겟 기판 내에 형성될 수 있다. 두 개의 구조물들이 전술한 본 발명의 예시적인 실시예들 중 어느 하나에 따라 반도체 장치(500) 내에 형성될 수 있다.
알루미늄 이온 주입의 두 가지 별도의 단계들은 이후에 저저항 베이스 콘택들을 제공하는 데, 그리고 고전압 블로킹 능력(blocking capability)을 갖는 접합 터미네이션 연장(junction termination extension, JTE)을 형성하는 데 사용될 수 있다. JTE 주입 용량(dose)은 향상된 블로킹 능력을 얻기 위하여 바람직하게는 1013cm-2의 오더이다. 주입된 도펀트 원자들의 활성화를 위한 어닐링은 1600℃ 내지 1700℃ 범위의 온도에서 수행될 수 있다. 콜렉터 영역(510) 및 베이스 영역(520) 사이의 경계에서 형성된 층계-형상의 프로파일(524a)(도 5의 층(522)), 및 베이스 영역(520) 및 이미터 영역(530) 사이의 경계에서 형성된 층계-형상의 프로파일(524b)(도 5의 층(522))의 표면 패시베이션은, SiC 및 SiO2 표면 패시베이션 층 사이의 계면에서 낮은 결함 농도들을 얻기 위한 향상된 조건들 하에서 SiC의 열산화에 의해 제조된다.
니켈 퇴적 및 뒤따르는 800℃ 내지 1100℃ 범위의 온도에서의 어닐링에 의해, n-형 도핑된 이미터 및 콜렉터 영역들(510, 530)에 오믹 콘택들(ohmic contacts)이 제조될 수 있다. 알루미늄으로 구성된 합금을 니켈 콘택들의 형성에 사용되는 것과 동일한 온도 범위에서 어닐링함에 의해 p-형 베이스 영역(520)에 오믹 콘택이 형성될 수 있다. 금속화(metallization)에서의 직렬 저항을 감소시키고 칩 상부 측에 와이어 본딩을 가능하게 하기 위하여, 알루미늄이 베이스 및 이미터 콘택들(525, 535)의 상부에 각각 퇴적될 수 있다. 통상의 다이 부착(die attach) 기술과 호환성을 갖도록 니켈 및 금을 포함하는 금속 시스템이 칩의 뒷면에 퇴적될 수 있다.
도 5에 도시된 것과 같이, 전술한 본 발명의 예시적인 실시예들 중 어느 하나에 따른 타겟 기판(550) 내에 얻어진 구조물은 반도체 장치(500)의 활성 영역으로 작용할 수 있다. 본 실시예에서, 구조물의 베이스를 형성하는 층계-형상의 프로파일(524b)의 계단은 이미터 영역(530)의 일부분 및 베이스 영역(520)의 일부분을 포함한다. 이러한 BJT(500)를 제조하기 위한 본 발명의 방법을 적용하면, 구조물의 베이스에서 트렌치 효과가 거의 얻어지지 않고, 펀치-스루 효과는 감소된다. 그러므로, 두 개의 활성층들(pn 접합) 사이의 접합에 층계-형상의 프로파일을 포함하는 구조물을 구비하는 BJT와 같은 반도체 장치를 설계하는 것이 유리하다. 따라서, 본 발명에서, 높은 이득이 얻어지는 한편, 동시에 BJT의 전기적 항복이 높은 레벨에서 유지되도록 BJT는 얇은 베이스 영역을 구비하여 설계될 수 있다.
더 일반적으로, 구조물의 베이스를 형성하는 층계-형상의 프로파일(124)의 계단은 제1 형의 반도체 물질로 형성된 층 및 제2 형의 반도체 물질로 형성된 층의 일부분을 포함할 수 있다. 다이오드를 위하여, 제1 형의 반도체 물질은 p-도핑된 층인 한편 제2 형의 반도체 물질은 n-도핑된 물질일 수 있다.
Pn 접합이 형성된 계단의 높이가 바람직하게는 적절히 조절될 수 있다는 것이 이해될 것이다. 본 예시에서, 구조물의 제1 계단(즉, 구조물의 베이스를 형성하고, 구조물 및 타겟 기판의 잔류 부분 사이의 계면에 가장 가깝게 위치하는 계단)은 베이스 영역(520) 및 이미터 영역(530) 사이의 경계에서 pn 접합을 포함한다.
본 발명이 특정한 예시적인 실시예들을 참조로 설명되었음에도 불구하고, 많은 다른 변경들 및 개선들 및 동류물들이 당업자들에게 명백해질 것이다. 그러므로 설명한 실시예들은 첨부한 청구항들에 의해 정의되는 본 발명의 범위를 제한하도록 의도된 것은 아니다.
예를 들어, 본원에서 SiC을 참조하였지만, 타겟 물질은 반도체 물질의 임의의 종류일 수 있다. 그러나, SiC의 사용은, 높은 항복 전기장(breakdown electric field), 높은 열전도도 및 높은 전자들의 포화 드리프트 속도(saturated drift velocity) 때문에 파워 스위칭 장치들의 제조를 위하여 유리하다. SiC는 넓은 밴드갭(bandgap) 반도체이고, 고전력, 고온 및 고주파수 어플리케이션들을 위한 장치들의 제조를 위하여 유리하게 사용될 수 있다.
게다가, 본 발명이 수직 NPN 바이폴라 트랜지스터를 참조로 설명되었고, 본 발명의 방법이 트렌치 효과를 감소시키고, 펀치-스루 효과를 감소시키는 데에 특히 유리함에도 불구하고, 본 발명은 다이오드, MOSFET 트랜지스터, JFET 트랜지스터, 사이리스터(thyristor), 절연 게이트 바이폴라 트랜지스터, 또는 이의 동류물과 같은 반도체 장치들을 제조하는 데 또한 적용될 수 있다.
실시예들의 항목화된 리스트
1. 반도체 장치(100)의 제조를 위하여 타겟 기판(150) 내에 구조물을 형성하는 방법으로서, 상기 방법은:
상기 타겟 기판(150) 상에 마스크 층(120)을 제공하는 단계;
층계-형상의 프로파일(stair-like profile)의 계단(step)의 높이가 상기 마스크 층의 두께보다 작도록 상기 마스크 층 내에 상기 층계-형상의 프로파일(122)을 제공하는 단계; 및
층계-형상의 프로파일(124)을 구비하는 구조물이 상기 타겟 기판 내에 형성되도록, 상기 마스크 층 및 상기 타겟 기판의 이방성 에칭(anisotropic etching)을 동시에 수행하는 단계;를 포함하는 방법.
2. 항목 1에 정의된 방법에 있어서,
상기 타겟 기판 내에 형성된 상기 구조물이 복수의 계단들을 구비하는 적어도 하나의 측벽(126)을 포함하는 것을 특징으로 하는 방법.
3. 항목 1 또는 2에 정의된 방법에 있어서,
상기 마스크 층 내의 상기 층계-형상의 프로파일의 계단의 높이는 상기 마스크 층 두께의 1/3보다 작은 것을 특징으로 하는 방법.
4. 항목 1 내지 3 중 어느 하나에 정의된 방법에 있어서,
상기 마스크 층 상에 상부 레벨 층(130)을 제공하는 단계 및 상기 타겟 기판 내에 형성된 상기 구조물의 평면 형상을 정의하기 위하여 상기 상부 레벨 층 내에 패턴을 형성하는 단계를 더 포함하는 방법.
5. 항목 1 내지 4 중 어느 하나에 정의된 방법에 있어서,
상기 마스크 층 내에 상기 층계-형상의 프로파일을 제공하는 상기 단계는 에칭 단계들의 시퀀스(sequence)를 포함하는 것을 특징으로 하는 방법.
6. 항목 5에 정의된 방법에 있어서,
상기 시퀀스는 등방성(isotropic) 및 이방성 에칭 단계들을 포함하는 것을 특징으로 하는 방법.
7. 항목 6에 정의된 방법에 있어서,
상기 층계-형상의 프로파일의 계단의 높이는 시퀀스의 상기 등방성 및 상기 이방성 에칭 단계들의 변수들에 의해 정의되고, 상기 층계-형상의 프로파일의 계단의 폭은 상기 시퀀스의 상기 등방성 에칭 단계의 변수들에 의해 정의되는 것을 특징으로 하는 방법.
8. 항목 5에 정의된 방법에 있어서,
상기 시퀀스는 상기 마스크 층 내의 상기 층계-형상의 프로파일의 계단의 높이를 정의하기 위한 이방성 에칭 단계 및 상기 상부 레벨 층의 면적을 감소시키기 위한 등방성 에칭 단계를 포함하고, 그 결과 상기 마스크 층의 후속적인 이방성 에칭을 통해 상기 마스크 층 내에 상기 층계-형상의 프로파일의 계단의 폭을 정의하는 것을 특징으로 하는 방법.
9. 항목 1 내지 8 중 어느 하나에 정의된 방법에 있어서,
이방성 에칭에 의해 상기 타겟 기판 내에 상기 층계-형상의 프로파일을 형성하기 위한 에칭 속도는 상기 타겟 기판 및 상기 마스크 층을 위하여 실질적으로 동일하도록 선택되거나, 상기 마스크 층을 위한 것보다 상기 타겟 기판을 위하여 더 빠르게 선택되거나, 또는 상기 마스크 층을 위한 것보다 상기 타겟 기판을 위하여 더 느리게 선택되는 것을 특징으로 하는 방법.
10. 항목 1 내지 9 중 어느 하나에 정의된 방법에 있어서,
상기 마스크 층은 실리콘 이산화물(SiO2) 및 실리콘 질화물(SixNi1 -x) 중 하나 또는 조합으로부터 선택된 물질을 포함하는 하드 마스크인 것을 특징으로 하는 방법.
11. 제1 형 반도체 물질로 형성된 제1 영역(520) 및 제2 형 반도체 물질로 형성된 제2 영역(530)을 포함하는 타겟 기판(150, 550)을 포함하는 반도체 장치로서,
상기 제1 및 제2 형의 반도체 물질은 서로 다르고, 상기 제1 및 제2 영역들은 상기 반도체 장치의 활성 영역(active region)을 형성하기 위하여 인접하고,
상기 제1 및 제2 영역들 사이의 접합에서 상기 반도체 장치는 층계-형상의 프로파일을 구비하는 구조물을 포함하는 것을 특징으로 하는 반도체 장치.
12. 항목 11에 정의된 반도체 장치에 있어서,
상기 제1 영역은 p-도핑된 물질을 포함하고, 상기 제2 영역은 n-도핑된 물질을 포함하거나, 또는 그 반대인 것을 특징으로 하는 반도체 장치.
13. 항목 11 또는 12에 정의된 반도체 장치에 있어서,
상기 장치는 바이폴라 접합 트랜지스터(bipolar junction transistor), 다이오드(diode), MOSFET 트랜지스터, JFET 트랜지스터, 사이리스터(thyristor) 및 절연 게이트 바이폴라 트랜지스터(insulated gate bipolar transistor)를 포함하는 군 중 하나인 반도체 장치.
14. 항목 11 내지 13 중 어느 하나에 정의된 반도체 장치에 있어서,
상기 구조물의 베이스를 형성하는 상기 층계-형상의 프로파일의 계단은 상기 제1 영역의 일부분 및 상기 제2 영역의 일부분을 형성하는 것을 특징으로 하는 반도체 장치.
15. 항목 11 내지 14 중 어느 하나에 정의된 반도체 장치에 있어서,
상기 타겟 기판은 실리콘 카바이드(SiC), 실리콘(Si), 갈륨 비소(GaAs), 인듐 포스파이드(InP) 및 갈륨 질화물(GaN) 중 하나 또는 조합으로부터 선택된 물질을 포함하는 것을 특징으로 하는 반도체 장치.

Claims (14)

  1. 바이폴라 접합 트랜지스터(bipolar junction transistor)(100)의 제조를 위하여 타겟 기판(150) 내에 구조물을 형성하는 방법으로서, 상기 방법은:
    상기 타겟 기판(150) 상에 마스크 층(120)을 제공하는 단계;
    층계-형상의 프로파일(stair-like profile)의 계단(step)의 높이가 상기 마스크 층의 두께보다 작도록 상기 마스크 층 내에 상기 층계-형상의 프로파일(122)을 제공하는 단계; 및
    층계-형상의 프로파일(124)을 구비하는 구조물이 상기 타겟 기판 내에 형성되도록, 상기 마스크 층 및 상기 타겟 기판의 이방성 에칭(anisotropic etching)을 동시에 수행하는 단계;를 포함하고,
    상기 타겟 기판 내의 상기 층계-형상의 프로파일이 상기 바이폴라 접합 트랜지스터의 활성 영역(active region) 내에 배열되는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 타겟 기판 내에 형성된 상기 구조물이 복수의 계단들을 구비하는 적어도 하나의 측벽(126)을 포함하는 것을 특징으로 하는 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 마스크 층 내의 상기 층계-형상의 프로파일의 계단의 높이는 상기 마스크 층 두께의 1/3보다 작은 것을 특징으로 하는 방법.
  4. 제1항 내지 제3항 중 어느 하나의 항에 있어서,
    상기 마스크 층 상에 상부 레벨 층(top level layer)(130)을 제공하는 단계 및 상기 타겟 기판 내에 형성된 상기 구조물의 평면 형상을 정의하기 위하여 상기 상부 레벨 층 내에 패턴을 형성하는 단계를 더 포함하는 방법.
  5. 제1항 내지 제4항 중 어느 하나의 항에 있어서,
    상기 마스크 층 내에 상기 층계-형상의 프로파일을 제공하는 상기 단계는 에칭 단계들의 시퀀스(sequence)를 포함하는 것을 특징으로 하는 방법.
  6. 제5항에 있어서,
    상기 시퀀스는 등방성(isotropic) 및 이방성 에칭 단계들을 포함하는 것을 특징으로 하는 방법.
  7. 제6항에 있어서,
    상기 층계-형상의 프로파일의 계단의 높이는 시퀀스의 상기 등방성 및 상기 이방성 에칭 단계들의 변수들에 의해 정의되고, 상기 층계-형상의 프로파일의 계단의 폭은 상기 시퀀스의 상기 등방성 에칭 단계의 변수들에 의해 정의되는 것을 특징으로 하는 방법.
  8. 제5항에 있어서,
    상기 시퀀스는 상기 마스크 층 내의 상기 층계-형상의 프로파일의 계단의 높이를 정의하기 위한 이방성 에칭 단계 및 상기 상부 레벨 층의 면적을 감소시키기 위한 등방성 에칭 단계를 포함하고, 그 결과 상기 마스크 층의 후속적인 이방성 에칭을 통해 상기 마스크 층 내에 상기 층계-형상의 프로파일의 계단의 폭을 정의하는 것을 특징으로 하는 방법.
  9. 전술한 항들 중 어느 하나의 항에 있어서,
    이방성 에칭에 의해 상기 타겟 기판 내에 상기 층계-형상의 프로파일을 형성하기 위한 에칭 속도는 상기 타겟 기판 및 상기 마스크 층을 위하여 실질적으로 동일하도록 선택되거나, 상기 마스크 층을 위한 것보다 상기 타겟 기판을 위하여 더 빠르게 선택되거나, 또는 상기 마스크 층을 위한 것보다 상기 타겟 기판을 위하여 더 느리게 선택되는 것을 특징으로 하는 방법.
  10. 전술한 항들 중 어느 하나의 항에 있어서,
    상기 마스크 층은 실리콘 이산화물(SiO2) 및 실리콘 질화물(SixNi1 -x) 중 하나 또는 조합으로부터 선택된 물질을 포함하는 하드 마스크인 것을 특징으로 하는 방법.
  11. 제1 형 반도체 물질로 형성된 제1 영역(520) 및 제2 형 반도체 물질로 형성된 제2 영역(530)을 포함하는 타겟 기판(150, 550)을 포함하는 바이폴라 접합 트랜지스터로서,
    상기 제1 및 제2 형의 반도체 물질은 서로 다르고, 상기 제1 및 제2 영역들은 상기 반도체 장치의 활성 영역을 형성하기 위하여 인접하고,
    상기 제1 및 제2 영역들 사이의 접합에서 상기 바이폴라 접합 트랜지스터는 층계-형상의 프로파일을 구비하는 구조물을 포함하는 것을 특징으로 하는 바이폴라 접합 트랜지스터.
  12. 제11항에 있어서,
    상기 제1 영역은 p-도핑된 물질을 포함하고, 상기 제2 영역은 n-도핑된 물질을 포함하거나, 또는 그 반대인 것을 특징으로 하는 바이폴라 접합 트랜지스터.
  13. 제11항 또는 제12항에 있어서,
    상기 구조물의 베이스를 형성하는 상기 층계-형상의 프로파일의 계단은 상기 제1 영역의 일부분 및 상기 제2 영역의 일부분을 형성하는 것을 특징으로 하는 바이폴라 접합 트랜지스터.
  14. 제11항 내지 제13항 중 어느 하나의 항에 있어서,
    상기 타겟 기판은 실리콘 카바이드(silicon carbide, SiC), 실리콘(silicon, Si), 갈륨 비소(gallium arsenide, GaAs), 인듐 포스파이드(indium phosphide, InP) 및 갈륨 질화물(gallium nitride, GaN) 중 하나 또는 조합으로부터 선택된 물질을 포함하는 것을 특징으로 하는 바이폴라 접합 트랜지스터.
KR1020127028454A 2010-03-30 2011-03-29 반도체 장치 및 반도체 장치의 제조를 위하여 타겟 기판 내에 구조물을 형성하는 방법 KR20130030258A (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US31904810P 2010-03-30 2010-03-30
SE1050298-7 2010-03-30
SE1050298A SE537101C2 (sv) 2010-03-30 2010-03-30 Halvledarkomponent och förfarande för utformning av en struktur i ett målsubstrat för tillverkning av en halvledarkomponent
US61/319,048 2010-03-30
PCT/EP2011/054850 WO2011120979A1 (en) 2010-03-30 2011-03-29 Semiconductor device and method of forming a structure in a target substrate for manufacturing a semiconductor device

Publications (1)

Publication Number Publication Date
KR20130030258A true KR20130030258A (ko) 2013-03-26

Family

ID=44141223

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020127028454A KR20130030258A (ko) 2010-03-30 2011-03-29 반도체 장치 및 반도체 장치의 제조를 위하여 타겟 기판 내에 구조물을 형성하는 방법

Country Status (6)

Country Link
US (1) US8748943B2 (ko)
EP (1) EP2553715B1 (ko)
KR (1) KR20130030258A (ko)
CN (1) CN103026459A (ko)
SE (1) SE537101C2 (ko)
WO (1) WO2011120979A1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9349797B2 (en) 2011-05-16 2016-05-24 Cree, Inc. SiC devices with high blocking voltage terminated by a negative bevel
US9337268B2 (en) * 2011-05-16 2016-05-10 Cree, Inc. SiC devices with high blocking voltage terminated by a negative bevel
WO2013107508A1 (en) 2012-01-18 2013-07-25 Fairchild Semiconductor Corporation Bipolar junction transistor with spacer layer and method of manufacturing the same
JP6335795B2 (ja) 2012-02-06 2018-05-30 クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． 負ベベルにより終端した、高い阻止電圧を有するＳｉＣ素子
US9240359B2 (en) 2013-07-08 2016-01-19 Applied Materials, Inc. 3D NAND staircase CD control by using interferometric endpoint detection
JP2015032665A (ja) * 2013-08-01 2015-02-16 住友電気工業株式会社 ワイドバンドギャップ半導体装置
US9425265B2 (en) 2013-08-16 2016-08-23 Cree, Inc. Edge termination technique for high voltage power devices having a negative feature for an improved edge termination structure
US9601348B2 (en) * 2014-03-13 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming same
US9299580B2 (en) 2014-08-19 2016-03-29 Applied Materials, Inc. High aspect ratio plasma etch for 3D NAND semiconductor applications
JP6751875B2 (ja) * 2014-11-18 2020-09-09 学校法人関西学院 ＳｉＣ基板の表面処理方法
US9496250B2 (en) * 2014-12-08 2016-11-15 Globalfoundries Inc. Tunable scaling of current gain in bipolar junction transistors
CN111029373A (zh) * 2019-11-18 2020-04-17 武汉华星光电半导体显示技术有限公司 显示面板及其制备方法
CN113161236A (zh) * 2021-03-12 2021-07-23 武汉高芯科技有限公司 一种薄膜刻蚀方法
CN114334621B (zh) * 2022-01-04 2023-08-11 广东芯粤能半导体有限公司 半导体结构、半导体器件及其制备方法
US20240006491A1 (en) * 2022-06-29 2024-01-04 Globalfoundries U.S. Inc. Bipolar transistor with stepped emitter

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3878008A (en) 1974-02-25 1975-04-15 Us Navy Method of forming high reliability mesa diode
DE3879471T2 (de) * 1988-04-21 1993-09-16 Ibm Verfahren zur herstellung eines photoresistmusters und apparat dafuer.
US4957875A (en) * 1988-08-01 1990-09-18 International Business Machines Corporation Vertical bipolar transistor
US5236547A (en) * 1990-09-25 1993-08-17 Kabushiki Kaisha Toshiba Method of forming a pattern in semiconductor device manufacturing process
US5281500A (en) * 1991-09-04 1994-01-25 Micron Technology, Inc. Method of preventing null formation in phase shifted photomasks
US5967795A (en) * 1995-08-30 1999-10-19 Asea Brown Boveri Ab SiC semiconductor device comprising a pn junction with a voltage absorbing edge
WO1998034274A1 (en) 1997-02-03 1998-08-06 The Whitaker Corporation Self-aligned process for fabricating a passivating ledge in a heterojunction bipolar transistor
US5895269A (en) 1997-12-18 1999-04-20 Advanced Micro Devices, Inc. Methods for preventing deleterious punch-through during local interconnect formation
US6562251B1 (en) 2000-07-26 2003-05-13 Aiwa Co., Ltd. Chemical-mechanical contouring (CMC) method for forming a contoured surface using a stair-step etch
JP2008192857A (ja) 2007-02-05 2008-08-21 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
SE532625C2 (sv) * 2007-04-11 2010-03-09 Transic Ab Halvledarkomponent i kiselkarbid
TW200843105A (en) 2007-04-25 2008-11-01 Promos Technologies Inc Vertical transistor and method for preparing the same
US8652763B2 (en) 2007-07-16 2014-02-18 The Board Of Trustees Of The University Of Illinois Method for fabricating dual damascene profiles using sub pixel-voting lithography and devices made by same
JP5372002B2 (ja) 2007-11-09 2013-12-18 クリー インコーポレイテッド メサ構造とメサ段差を含むバッファ層とを備えた電力半導体デバイス
JP5377940B2 (ja) 2007-12-03 2013-12-25 株式会社半導体エネルギー研究所 半導体装置
US8003522B2 (en) * 2007-12-19 2011-08-23 Fairchild Semiconductor Corporation Method for forming trenches with wide upper portion and narrow lower portion
US7759186B2 (en) * 2008-09-03 2010-07-20 The United States Of America As Represented By The Secretary Of The Navy Method for fabricating junction termination extension with formation of photosensitive dopant mask to control doping profile and lateral width for high-voltage electronic devices

Also Published As

Publication number Publication date
US8748943B2 (en) 2014-06-10
EP2553715B1 (en) 2015-07-15
US20130020611A1 (en) 2013-01-24
SE1050298A1 (sv) 2011-10-01
EP2553715A1 (en) 2013-02-06
SE537101C2 (sv) 2015-01-07
CN103026459A (zh) 2013-04-03
WO2011120979A1 (en) 2011-10-06

Similar Documents

Publication Publication Date Title
US8748943B2 (en) Bipolar junction transistor with stair profile
US11545362B2 (en) Manufacturing method of a semiconductor device with efficient edge structure
KR20020083107A (ko) 경사 베이스 영역을 갖는 횡형 트랜지스터, 반도체집적회로 및 그 제조방법
US8823140B2 (en) GaN vertical bipolar transistor
US8283749B2 (en) Bipolar junction transistor guard ring structures and method of fabricating thereof
JP2011134809A (ja) 半導体装置の製造方法
CN104733301A (zh) 用于制造具有斜切边缘终止的半导体器件的方法
CN105895676B (zh) 双极结晶体管（bjt）基极导体回调
US7790519B2 (en) Semiconductor device and manufacturing method thereof
TWI440096B (zh) 尚特基二極體及製造方法
JP2013535814A (ja) シリコンカーバイドバイポーラ接合トランジスタ内の伝導度変調
US20130168696A1 (en) Silicon Carbide Schottky Diode Device with Mesa Termination and Manufacturing Method Thereof
KR102050551B1 (ko) 계단 구조의 트렌치를 구비한 파워 반도체 및 그 제조 방법
JP5178988B2 (ja) 炭化ケイ素中の自己整合バイポーラ接合トランジスタの製造方法およびそれにより作製されるデバイス
JP2006186040A (ja) 半導体装置及びその製造方法
KR20120082441A (ko) 개선된 트렌치 종단 구조
WO2023273320A1 (zh) 齐纳二极管及其制作方法
CN111194477A (zh) 用于在n掺杂的sic层中制造p掺杂栅格的方法
JP4170228B2 (ja) 高電圧ヘテロ接合バイポーラトランジスタの有効なエッジ終端を生成するためのイオン注入および浅いエツチング
US10312133B2 (en) Method of manufacturing silicon on insulator substrate
CN117594658A (zh) 一种沟槽型场效应晶体管及其制备方法
CN117650179A (zh) 一种屏蔽栅场效应晶体管及其制备方法
KR20200032336A (ko) 트렌치 하부 이온 주입 영역의 폭을 조절 가능한 파워 반도체 제조 방법
JPH0553305B2 (ko)

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid