JP4170228B2 - 高電圧ヘテロ接合バイポーラトランジスタの有効なエッジ終端を生成するためのイオン注入および浅いエツチング - Google Patents
高電圧ヘテロ接合バイポーラトランジスタの有効なエッジ終端を生成するためのイオン注入および浅いエツチング Download PDFInfo
- Publication number
- JP4170228B2 JP4170228B2 JP2003562994A JP2003562994A JP4170228B2 JP 4170228 B2 JP4170228 B2 JP 4170228B2 JP 2003562994 A JP2003562994 A JP 2003562994A JP 2003562994 A JP2003562994 A JP 2003562994A JP 4170228 B2 JP4170228 B2 JP 4170228B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- emitter
- region
- base
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000005468 ion implantation Methods 0.000 title claims description 24
- 238000005530 etching Methods 0.000 title claims description 11
- 238000000034 method Methods 0.000 claims description 31
- 239000002184 metal Substances 0.000 claims description 17
- 239000004065 semiconductor Substances 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 12
- 239000010953 base metal Substances 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 230000002093 peripheral effect Effects 0.000 claims 2
- 230000015556 catabolic process Effects 0.000 description 24
- 230000005684 electric field Effects 0.000 description 12
- 230000002441 reversible effect Effects 0.000 description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- KRKNYBCHXYNGOX-UHFFFAOYSA-N citric acid Chemical compound OC(=O)CC(O)(C(O)=O)CC(O)=O KRKNYBCHXYNGOX-UHFFFAOYSA-N 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 230000002028 premature Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000005488 sandblasting Methods 0.000 description 1
- 238000001878 scanning electron micrograph Methods 0.000 description 1
- 239000003566 sealing material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6631—Bipolar junction transistors [BJT] with an active layer made of a group 13/15 material
- H01L29/66318—Heterojunction transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Bipolar Transistors (AREA)
Description
本発明は、ＧａＡｓヘテロ接合バイポーラトランジスタに関し、特にそのような装置のエッジ終端を製造する方法に関する。
重ねて配置された異なった導電型の半導体層からなるような半導体装置の性能は、装置のエッジに依存している。エッジの特性は典型的に装置のバルク部分とは異なっており、望ましくない効果を生成する。そのような望ましくない効果の１例はダイオードまたはバイポーラトランジスタの逆方向バイアスされたｐｎ接合のエッジ絶縁破壊である。接合のエッジにおける局部的な電界は接合のバルク中の部分よりもはるかに高くなる可能性があり、装置の最大電圧能力を劣化させるように作用する。
ＧａＡｓのような半導体では、エッジ終端は装置の絶縁破壊電圧を著しく劣化させると考えられている。それ故、エッジにおける電界を減少させる技術を発見することが要望されている。
改良された従来技術の幾つかは次の文献に記載されている。
F.Ren 外、“ＧａＡｓ−ＡｌＧａＡｓヘテロ接合バイポーラトランジスタ構造のイオン注入分離”Applied Physics Letters ，56巻 9号 860乃至862 頁（1990年２月26日）
F.Ren 外はヘテロ接合バイポーラトランジスタ（ＨＢＴ）中のエッジ終端に対するイオン注入損傷の使用について記載している。イオン注入はＭＥＳＦＥＴ（金属・半導体電界効果トランジスタ）およびＨＥＭＴ（高電子またはホール移動度トランジスタ）において広く使用され、それにおいては終端される層は比較的浅い。しかしながら、イオン注入は半導体の厚い層が分離される場合には適合が困難になる。またイオン注入のみの使用はＨＢＴのような高ドープ層が存在し、装置が高い電圧に耐えることが期待されている場合にはエッジ終端装置を形成するのに不十分である。
F.Ren 外、“ＧａＡｓ−ＡｌＧａＡｓヘテロ接合バイポーラトランジスタ構造のイオン注入分離”Applied Physics Letters ，56巻 9号 860乃至862 頁（1990年２月26日）
F.Ren 外はヘテロ接合バイポーラトランジスタ（ＨＢＴ）中のエッジ終端に対するイオン注入損傷の使用について記載している。イオン注入はＭＥＳＦＥＴ（金属・半導体電界効果トランジスタ）およびＨＥＭＴ（高電子またはホール移動度トランジスタ）において広く使用され、それにおいては終端される層は比較的浅い。しかしながら、イオン注入は半導体の厚い層が分離される場合には適合が困難になる。またイオン注入のみの使用はＨＢＴのような高ドープ層が存在し、装置が高い電圧に耐えることが期待されている場合にはエッジ終端装置を形成するのに不十分である。
メサ処理は技術文献でよく知られており、ＨＢＴについては種々の文献で十分な情報が与えられている。
現在エッジ終端は、装置を最初にマスクし、それから装置の周囲の半導体材料をエツチングして除去し、約２乃至３マイクロメータの高さのメサ構造を生成することによって形成されている。パッシベーションされていない装置における絶縁破壊電圧はメサの深さおよびエッジ特性の敏感な関数である。そのため製造された装置の絶縁破壊電圧には基体を横切って大きな変化が存在する。絶縁破壊電圧は汚染に敏感であり、容易に劣化する。
したがって、そのような装置でエッジ終端を改善し、その一方で所望の高いレベルに絶縁破壊電圧を維持する方法を提供することが必要とされている。
本発明の目的は、絶縁破壊電圧を劣化させることなく、高電圧ＨＢＴ装置におけるエッジ終端を行うことである。２次的な、しかし重要な目的は、装置の平坦性を保持することである。これらの装置の絶縁破壊電圧はエッジの特性によって現在は制限されており、メサプロセスはパッシベーションが困難であるプレーナ型ではない装置を生じる。
本発明によれば、理論的限界またはその付近に半導体装置の破壊電圧を維持しながら、半導体装置のエッジ終端を改善する方法が提供される。その方法は、イオン注入を使用して前記半導体装置の周囲に補償された領域を生成し、それに続いて化学的湿式エツチングにより０．２乃至０．３μｍのオーダーのメサを形成する。
本発明は、装置のエッジにおいてほぼ理想的な電気特性を得るために、一般的に半導体装置およびＧａＡｓヘテロ接合バイポーラトランジスタ（ＨＢＴ）のようなｐｎ接合を使用する装置におけるエッジ終端を形成する簡単であるが、優れた方法を提供する。研磨、サンドブラスト、またはマスクを使用するメサエツチングのような伝統的なエッジベベリング技術の代わりに、本発明の技術はイオン注入を使用して装置を囲む補償された領域を生成し、化学的湿式エツチングエツチングを使用して浅いメサを形成する。
垂直メサはこれらの装置における最も有効なメサ終端であると考えられる。露出されたエッジのパッシベーションおよび装置の平坦性が重要であると考えられる場合には、イオン注入が良好な装置の終端を得るために使用される。マイロクメータ範囲の大きい値の厚さのコレクタを含む電力用ＨＢＴでは、２つの方法のいずれも満足できない。本発明は高電圧ＨＢＴの核心である技術を提供し、有効なエッジ終端を得るために原理的に任意のＨＢＴ装置に適用可能である。“高電圧”は１００Ｖ以上、好ましくは２００乃至７００Ｖの電圧を意味するが、３０Ｖに低下した低い電圧の装置もここで説明した技術により有効に改良される。“有効なエッジ終端”は、装置のエッジの特性が動作電圧で制限されないエッジ終端を意味している。有効にエッジ終端された装置では、動作電圧は装置のバルクの特性によって決定される。
ここに開示された技術は、理論的最大値に非常に近い破壊電圧を有する装置を製作することを可能にする。これは２乃至３μｍ程度の深いメサを必要としないで行われることができる。今迄測定された最良の装置ではメサの深さは０．２乃至０．３μｍで最大の破壊電圧に到達するのに十分であった。破壊電圧は次の処理工程後も安定している。メサのエッジはその後、窒化シリコン薄膜を使用して密封される。
本発明は高電圧スイッチングトランジスタに適用可能である。この装置はＶＨＦ電力コンバータに適用可能な技術であるが、他の形式の電力コンバータで使用されることも可能である。
一般的に、本発明は、ここで説明したようなエッジ終端が必要とされる全ての半導体装置に適用可能である。
図１および２はそれぞれメサ分離およびイオン注入から得られた従来技術のＨＢＴ（ヘテロ接合バイポーラトランジスタ）を示している。
前者の場合には、基体12は基体上に形成されたコレクタ層16を含むメサ14およびコレクタ層16上に形成されたベース層18を有している。エミッタ層20はメサの上部に形成されている。適当な電気接続（図示せず）がよく知られているように３つの層に対して形成されている。
後者の場合には、前者の場合と同様に基体12は基体上に形成されたコレクタ層16およびベース層18を有している。エミッタ層20は前者の場合と同様にベース層18上に形成されている。しかしながらメサ14の代わりに、コレクタ層16およびベース層18の一部分はイオン注入に曝されてイオン注入された領域22が形成され、それは必要な分離を行うように機能する。再び、適当な電気接続（図示せず）がよく知られているように３つの層に対して形成される。
図３の（ａ）は本発明者のベースラインエッジ終端処理（それについて本発明が改善を行う）を示し、図３の（ｂ）はそれにより得られる逆方向破壊特性を示している。２００Ｖにおける破壊電圧は典型的な装置よりは良好であるこの装置では理論的最大値の８０％に過ぎない。典型的にそれは遥かに悪い。局部的な高い電界およびエッジの高い表面状態密度はエッジにおける早期の絶縁破壊に応答するためと思われる。
図４乃至７は本発明のプロセスで使用される製造シーケンスを示している。
最初に図４の（ａ）、（ｂ）およびの図５の（ａ）を参照すると、ＨＢＴ100 （図４のｅ）は図４のａに示されたように適当なリフト・オフ法を使用する金属被覆処理方法により層20（エミッタ層20のソースである）上にパターン化される。従来技術の装置のように技術的によく知られている技術およびプロセスを使用してコレクタ層16は基体12上に形成され、ベース層18がコレクタ層16上に形成され、エミッタ層20がベース層18上に形成される。Ｎ＋型エミッタ半導体層20がエミッタ金属条帯30によりマスクされた領域を除いてエツチングされて除去される。エツチング剤の作用によりエミッタ半導体20はアンダーカットされてそにより図４の（ｂ）に示されるように自己整列された金属マスク34が形成される。図５の（ａ）はこの工程においてコレクタ半導体層16上のエミッタ金属条帯30の平面図である。金属形成およびパターン化工程（図４のａ）および半導体エツチング工程（図４のｂ）はこの技術でよく知られている処理手順および材料を使用して行われる。
図４の（ｃ）、（ｄ）およびの図５の（ｂ）を参照すると、次にマスクとしてエミッタ金属条帯30を使用してベース金属が付着されて、図４の（ｃ）に示されるようにエミッタ金属条帯を囲んでベース金属条帯36が形成される。
装置区域プラス装置100 の周囲全体を囲む狭い領域はマスク層38によりマスクされ、矢印40により示されるように酸素イオン注入が行われてマスクされた領域を除くベース層18およびコレクタ層全体が損傷を受ける。マスクおよびイオン注入は図４の（ｄ）に示されている。マスク工程およびイオン注入工程はこの技術でよく知られている処理手順および材料を使用して行われる。酸素イオン注入が好ましいが、当業者はその他のイオン注入技術が代わりに使用されてもよいことを認識するであろう。このようなイオン注入のための適切なエネルギの選択は当業者よく知られている。
次にマスク38は除去される。別のマスク（図示せず）が使用されて装置100 を保護し、そのマスクのエッジはイオン注入された区域140 中まで若干の距離で延在している。クエン酸ベースのエツチング溶液が使用されて基体のマスクされていない部分がエツチングで除去され、約０．２μｍの深さまでコレクタ層の表面が除去される。これは図４のｅに示されるように必要なメサ114 を形成する。図５の（ｂ）はこの工程後のエミッタ金属条帯30とベース金属条帯36との平面図を示している。この金属形成はこの技術でよく知られている処理手順および材料を使用して行われる。
装置100 のエッジ42におけるベース18の部分的に補償された領域140 の存在はエッジにおける電界を緩和する作用を行い、結果的に窒化シリコンのような保護密封材料（図示せず）が付着されたその後、絶縁破壊電圧はエッジによって限定されないで安定させることができる。高い絶縁破壊電圧は浅いたった０．２乃至０．３μｍののメサによって達成される。これに比較してイオン注入が使用されないときには１乃至３μｍのメサが必要とされる。
本発明は、補償ベース領域140 が事実装置100 のエッジ42における電界を緩和することを示すために数値計算が使用された。
図６の（ａ）および（ｂ）は通常のメサのエッジにおける電界（図６のａ）と、本発明のベースメサ装置100 における補償された電界（図６のｂ）とを示している。図６の（ａ）に示される通常のメサ装置では、矢印44で示されるピーク電界は装置100 のエッジに位置していることが認められる。本発明によりベース層18が部分的に補償されているならば、ピーク電界44はメサのエッジから離れて位置される。上述したようにそのような補償は製造された装置中のイオン注入によって生成される。したがって、通常のメサ装置に対しては電界はメサのエッジに集中しており、早期の絶縁破壊の原因となることが認められる。製造された装置中のイオン注入された浅いメサに類似している本発明による補償されたベースメサでは、電界はメサで緩和されている。
従来技術の方法は、次のいずれかに依存している。
（１）図１に示されたメサ終端を生成するためにコレクタ層を基体までエツチングするか、または、
（２）図２に示されているようにイオン注入を使用して装置のエッジを越えて領域を絶縁性にする。
（１）図１に示されたメサ終端を生成するためにコレクタ層を基体までエツチングするか、または、
（２）図２に示されているようにイオン注入を使用して装置のエッジを越えて領域を絶縁性にする。
約２μｍより厚いコレクタ層を使用する装置に対しては上記の従来技術は使用が困難であり、使用した場合にはエッジが不安定となり、動作電圧を設計値より下に低下させる。さらに、１００Ｖ以上の動作電圧に対して必要な５μｍより厚いコレクタ層に対しては、従来技術の方法の（２）はイオン注入技術上の制限によって使用されることができない。従来技術の方法の（１）は原理的には使用可能であるが、装置の製造を困難にする望ましくない地形形態を生成する。本発明によるベース層の部分的補償は従来技術の方法に関連した問題を克服することが認められる。
図７は上述した本発明によるプロセスを使用して形成されたＧａＡｓＨＢＴの逆方向破壊電圧を示している。破壊電圧は２４０Ｖであり、それは同じ垂直方向の半導体層の組合わせの無限の広さの接合部から期待される値の１００％にほとんど等しい。比較するために、単純なメサを使用する装置（図１のような）の逆方向破壊電圧特性は図８に示されている。
本発明の方法は高電圧（≧１００Ｖ）のヘテロ接合バイポーラトランジスタの破壊電圧を改善するための使用を発見することが期待されている。
Claims (3)
- 基板 (12) を設け、
前記基板 (12) 上にコレクタ層 (16) を形成し、
前記コレクタ層 (16) 上にベース層 (18) を形成し、
前記ベース層 (18) 上にエミッタ層 (20) を形成し、
前記エミッタ層 (20) にエミッタ領域を形成し、そのエミッタ領域を覆って第１のマスク層 (38) を形成し、
イオン注入(40)を使用して前記第１のマスク層によって覆われていない前記エミッタ領域を囲む前記ベース層の部分に補償された領域(140) を形成し、
前記第１のマスク層を除去し、第１のマスク層の覆った範囲よりも広く前記イオン注入された領域 (140) の一部まで延在する第２のマスク層を前記エミッタ領域および前記ベース層の一部を覆って形成し、
化学的湿式エツチングを使用して前記第２のマスク層で覆われていない前記ベース層の部分および前記コレクタ層の一部分を除去して０．２乃至０．３μｍの高さのメサ(114) を形成するバイポーラトランジスタの製造方法。 - 前記エミッタ層 (20) にエミッタ領域を形成し、そのエミッタ領域を覆って第１のマスク層を形成する工程は、
前記第１のマスク層を形成する前処理として前記エミッタ領域上にエミッタ金属条帯を形成し、
前記エミッタ金属条帯をパターン化してマスクを形成し、
前記エミッタ金属条帯によりマスクされた領域を除く前記エミッタ層の部分をエツチングして除去して自己整列した金属マスクを形成し、
前記自己整列した金属マスクを使用してベース金属を付着させ、前記エミッタ金属条帯の周囲にベース金属条帯を形成してそのベース金属条帯と前記エミッタ金属条帯によりバイポーラトランジスタのベース領域を規定し、
前記ベース領域を覆って第１のマスク層を形成する工程を含んでいる請求項１記載の方法。 - （ａ）半導体基板(12)と、
（ｂ）前記基板(12)上に形成されたコレクタ層(16)と、
（ｃ）前記コレクタ層(16)上に形成されたベース層(18)と、
（ｄ）前記ベース層(18)上に形成されたエミッタ層(20)とを具備し、
前記エミッタ層(20)はエミッタ領域を規定するためにパターン化されており、別々の金属コンタクト(36, 30)が前記ベース層(18)の一部分と前記エミッタ層 (20)とに形成されて能動装置領域が規定されているヘテロ接合バイポーラトランジスタにおいて、
前記能動装置領域の周囲の周縁領域を規定するように前記ベース層(18)および前記コレクタ層 (16)に形成されたイオン注入領域(140) と、前記能動装置領域の縁部から外側の前記周縁領域にエツチングにより形成されたメサ (114) とを具備し、前記メサ (114) は前記能動装置領域を囲んでそれから前記イオン注入領域(140) によって分離された位置に０．２乃至０．３μｍの高さで形成されているヘテロ接合バイポーラトランジスタ。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/044,689 | 2002-01-11 | ||
| US10/044,689 US6680236B2 (en) | 2002-01-11 | 2002-01-11 | Ion-implantation and shallow etching to produce effective edge termination in high-voltage heterojunction bipolar transistors |
| PCT/US2003/000679 WO2003063230A1 (en) | 2002-01-11 | 2003-01-10 | Ion-implantation and shallow etching to produce effective edge termination in high-voltage heterojunction bipolar transistors |
Publications (4)
| Publication Number | Publication Date |
|---|---|
| JP2005516396A JP2005516396A (ja) | 2005-06-02 |
| JP2005516396A6 JP2005516396A6 (ja) | 2005-08-11 |
| JP2005516396A5 JP2005516396A5 (ja) | 2006-01-19 |
| JP4170228B2 true JP4170228B2 (ja) | 2008-10-22 |
Family
ID=21933775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003562994A Expired - Fee Related JP4170228B2 (ja) | 2002-01-11 | 2003-01-10 | 高電圧ヘテロ接合バイポーラトランジスタの有効なエッジ終端を生成するためのイオン注入および浅いエツチング |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6680236B2 (ja) |
| EP (1) | EP1464079B1 (ja) |
| JP (1) | JP4170228B2 (ja) |
| KR (1) | KR100610736B1 (ja) |
| ES (1) | ES2370084T3 (ja) |
| WO (1) | WO2003063230A1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010077643A1 (en) * | 2008-12-08 | 2010-07-08 | Tegopharm Corporation | Masking ligands for reversible inhibition of multivalent compounds |
| CN108305833B (zh) * | 2017-12-27 | 2021-03-16 | 厦门市三安集成电路有限公司 | 一种化合物半导体hbt器件的补偿式制作方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4599118A (en) * | 1981-12-30 | 1986-07-08 | Mostek Corporation | Method of making MOSFET by multiple implantations followed by a diffusion step |
| US5028549A (en) | 1989-04-10 | 1991-07-02 | Rockwell International | Etched back edge isolation process for heterojunction bipolar transistors |
-
2002
- 2002-01-11 US US10/044,689 patent/US6680236B2/en not_active Expired - Lifetime
-
2003
- 2003-01-10 JP JP2003562994A patent/JP4170228B2/ja not_active Expired - Fee Related
- 2003-01-10 ES ES03731896T patent/ES2370084T3/es not_active Expired - Lifetime
- 2003-01-10 WO PCT/US2003/000679 patent/WO2003063230A1/en active Application Filing
- 2003-01-10 EP EP03731896A patent/EP1464079B1/en not_active Expired - Lifetime
- 2003-01-10 KR KR1020047010796A patent/KR100610736B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040073561A (ko) | 2004-08-19 |
| US20030134482A1 (en) | 2003-07-17 |
| KR100610736B1 (ko) | 2006-08-09 |
| JP2005516396A (ja) | 2005-06-02 |
| EP1464079B1 (en) | 2011-10-05 |
| EP1464079A1 (en) | 2004-10-06 |
| WO2003063230A1 (en) | 2003-07-31 |
| US6680236B2 (en) | 2004-01-20 |
| ES2370084T3 (es) | 2011-12-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7842974B2 (en) | Gallium nitride heterojunction schottky diode | |
| KR101187084B1 (ko) | 탄화실리콘으로 제조된 모놀리식 수직 접합 전계 효과트랜지스터와 쇼트키 장벽 다이오드 및 그 제조 방법 | |
| KR101439805B1 (ko) | 반도체 장치의 제조 방법 | |
| CN102549752B (zh) | 无需离子注入来制造垂直结型场效应晶体管和双极结型晶体管的方法以及由该方法制造的器件 | |
| EP1965436B1 (en) | Silicon carbide self-aligned epitaxial mosfet and method of manufacturing thereof | |
| US20080217721A1 (en) | High efficiency rectifier | |
| TWI701835B (zh) | 高電子遷移率電晶體 | |
| JP2008130699A (ja) | ワイドバンドギャップ半導体装置およびその製造方法 | |
| US10797182B2 (en) | Trench semiconductor device having shaped gate dielectric and gate electrode structures and method | |
| CN111863808A (zh) | 基于肖特基-欧姆混合漏电极的单片异质集成Cascode晶体管及制作方法 | |
| US6790753B2 (en) | Field plated schottky diode and method of fabrication therefor | |
| JP4170228B2 (ja) | 高電圧ヘテロ接合バイポーラトランジスタの有効なエッジ終端を生成するためのイオン注入および浅いエツチング | |
| US8748204B2 (en) | Structure and method for III-nitride device isolation | |
| CN111211176B (zh) | 一种氮化镓基异质结集成器件结构及制造方法 | |
| JP2005516396A6 (ja) | 高電圧ヘテロ接合バイポーラトランジスタの有効なエッジ終端を生成するためのイオン注入および浅いエツチング | |
| CN107431009B (zh) | 半导体装置的制造方法 | |
| US20220115532A1 (en) | Power semiconductor device and manufacturing method therefor | |
| KR100216521B1 (ko) | 이종 접합 바이폴라 트랜지스터의 제조방법 | |
| CN115602716A (zh) | 半导体衬底结构及其制作方法以及半导体器件及其制造方法 | |
| CN117153890A (zh) | 肖特基势垒二极管 | |
| JPH10117000A (ja) | ショットキーバリア半導体装置およびその製法 | |
| GB2263014A (en) | Vertically aligned het | |
| JPH04155971A (ja) | 半導体装置 | |
| JPH0799173A (ja) | 電力用半導体デバイスの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051115 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051115 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071116 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071225 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080325 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080708 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080806 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110815 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110815 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120815 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130815 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130815 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130815 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |