CN102549752B - 无需离子注入来制造垂直结型场效应晶体管和双极结型晶体管的方法以及由该方法制造的器件 - Google Patents

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Abstract

本发明描述了制造例如垂直结型场效应晶体管(VJFET)或双极结型晶体管(BJT)的方法。该方法不需要离子注入。VJFET器件具有外延再生长的n型沟道层和外延再生长的p型栅极层以及外延生长的埋入栅极层。本发明还描述了通过该方法制造出的器件。

Description

无需离子注入来制造垂直结型场效应晶体管和双极结型晶体管的方法以及由该方法制造的器件
本文使用的各部分的标题仅用于语言组织的目的，不应当理解为以任何形式对本发明所描述的主题的限制。
技术领域
本发明涉及半导体器件及其制造方法。
背景技术
场效应晶体管(FET)是一种常用于弱信号放大(例如用于放大无线信号)的晶体管类型。这种器件能够放大模拟或数字信号。这种器件也能够切换直流或者起到振荡器的作用。在FET中，电流流经被称为沟道的半导体路径。沟道的一端是被称为源极的电极。沟道的另一端是被称为漏极的电极。沟道的物理直径是固定的，但是通过在被称为栅极的控制电极上施加电压，可以改变沟道的有效电学直径。在任何给定的时刻，FET的导电性取决于沟道的电学直径。栅极电压的很小改变能够引起从源极到漏极的电流的很大变化从而使信号放大。
FET的栅极可以是金属-半导体肖特基势垒(MESFET)、p-n结(JFET)或金属-氧化物-半导体栅极(MOSFET)。p-n结FET(JFET)具有n型半导体沟道(N-channel)或者P型半导体沟道(P-channel)材料以及沟道上的半导体类型相反的半导体材料栅极。金属-半导体-场效应晶体管(MESFET)具有N型或P型半导体材料的沟道以及该沟道上的肖特基金属栅极。
双极结型晶体管(BJT)是具有两个背对背PN结的半导体器件。BJT具有称为基极(B)的薄且典型高掺杂的中心区，该基极具有与周围材料相反极性的多数电荷载流子。该器件的两个外部区被称为发射极(E)和集电极(C)。在适当的条件下，发射极将多数电荷载流子注入到基极区。由于基极较薄，因此这些电荷载流子大部分将会最终到达集电极。发射极典型地被高度掺杂以减小阻抗，集电极被典型地高掺杂以减小集电极-基极结的结电容。
典型地，采用离子注入技术来制作半导体器件比如FET和PiN和JBS二极管。然而，离子注入需要在高温后退火，这会导致制造器件的时间增长并且对器件造成损伤。
因此，需要一种不包括离子注入的制造半导体器件(比如FET和BJT)的改进方法。
发明内容
本发明提供了一种制作半导体器件的方法，该方法包括以下步骤：
在n型源极层上形成第一蚀刻掩模，其中，所述n型源极层位于n型层上，其中，所述n型层位于p型埋入栅极层上，其中，所述p型埋入栅极层位于n型漂移层上，其中，所述n型漂移层位于n型缓冲层上，并且其中，所述n型缓冲层位于n型基板层上；
使用所述第一蚀刻掩模选择性地蚀刻穿所述源极层和n型层并蚀刻到所述埋入栅极层中以形成具有上表面和侧壁的凸起区区，并露出与凸起区邻近的埋入栅极层；
在所述半导体器件的外周部中露出的埋入栅极层上放置第二蚀刻掩模；
使用第一蚀刻掩模和第二蚀刻掩模选择性地蚀刻穿所述埋入栅极层以露出与所述凸起区邻近的n型漂移层，由此在所述半导体器件的外周部中形成具有上表面和侧壁的p型材料区，其中，所述凸起区中的p型材料与所述半导体器件的外周部中的p型材料区相接触；
去除第一蚀刻掩模和第二蚀刻掩模；
在所述凸起区的所述上表面和所述侧壁上、在所述漂移层的与所述凸起区邻近的露出表面上以及在所述半导体器件的外周部中的所述p型材料区上外延生长n型沟道层；
选择性地刻蚀所述n型沟道层以露出所述凸起区的上表面上的源极层、与所述凸起区邻近的所述漂移层以及所述半导体器件的外周部中的p型材料区的上表面；
在所述凸起区的上表面上、在所述凸起区的侧壁上的所述n型沟道层上、在所述漂移层的露出表面上以及在所述半导体器件的外周部中的p型材料区上外延生长p型栅极层；
用第一平坦化材料来填充所蚀刻的特征(feature)；
蚀刻第一平坦化材料以从所述凸起区的上表面上去除外延生长的p型栅极层；
去除第一平坦化材料；
在所述凸起区的侧壁上沉积氧化物层；
在所述凸起区的上表面上、在与所述凸起区邻近的外延生长的p型栅极层上以及在所述半导体器件的外周区中的外延生长的p型栅极层上形成欧姆接触；
在所述基板层上与所述缓冲层相对地形成欧姆接触；
在外延生长的p型栅极层上的所述欧姆接触材料上以及在所述凸起区的上表面上的欧姆接触材料上沉积蚀刻掩模材料，使得不掩盖所述凸起区的侧壁上的栅极层和外延生长沟道；
用第二平坦化材料来填充所蚀刻的特征；
蚀刻第二平坦化材料以从所述凸起区的侧壁的上部去除外延生长的p型栅极层和n型沟道层；
去除第二平坦化材料和所述蚀刻掩模材料；
用第三平坦化材料来填充所蚀刻的特征；
蚀刻第三平坦化材料以露出所述凸起区的上表面上的欧姆接触材料；
选择性地蚀刻穿所述半导体器件的外周部中的第三平坦化材料以露出外延生长的p型栅极层上的欧姆接触材料；
在所述凸起区的上表面上的所述欧姆接触上形成金属接触；
在所述半导体器件的外周部中的外延生长的p型栅极层上的所述欧姆接触上形成金属接触；以及
在所述基板层上的所述欧姆接触上形成金属接触。
本发明还提供了一种通过以上方法制造出的半导体器件。
本发明还提供了一种包含一个或多更个上述半导体器件的电路。
本文对本发明教导的这些以及其他特征进行阐述。
附图说明
本领域技术人员将会理解以下描述的附图仅用于解释目的。附图不会以任何方式对本发明的范围进行限定。
图1A-1Q描述了根据本发明各种实施方式制造垂直结型场效应晶体管的方法。
具体实施方式
为了解释本说明书，本文中使用的“或”意思是“和/或”除非另有说明或者使用“和/或”明显不合适。本文中使用的“一个”意思是“一个或多个”除非另有说明或者使用“一个或多个”明显不合适。使用的“包含”和“包括”可以互换并且不作为限制。此外，对一个或者多个实施方式的说明中使用的词语“包含”(comprising)，本领域技术人员应当理解，在某些特定的情况下，该一个或者多个实施方式能够可替换地使用“基本上由...组成”和/或“由...组成”。还应当理解在一些实施方式中只要目前的教导仍然是可操作的，步骤的顺序或者执行某种操作的顺序是无关紧要的。此外，在一些实施方式中两个或者更多步骤或操作可同时进行。
本文描述了制造半导体器件，例如垂直结型场效应晶体管(VJFET)或者双极结型晶体管(BJT)的方法。该方法不需要离子注入。
该器件可以由宽带隙半导体材料例如碳化硅(SiC)制成。因此该器件可用于高温操作。
图1A-1P描述了根据本发明的多种实施方式的制造垂直结场效应晶体管的方法。如图1A所示，N+源极层10位于N-层12上，N-层位于P+埋入栅极层14上，P+埋入栅极层位于N-漂移层16上，N-漂移层16位于N+缓冲层18上，N+缓冲层18位于N+基板层20上。N+源极层10可具有0.5μm的厚度和大于1×1019/cm3的掺杂浓度。N-层12可具有大于0.5μm的厚度和1×1015/cm3到1×1017/cm3的掺杂浓度。P+埋入栅极层14可具有大于1μm的厚度和1×1019/cm3的掺杂浓度。N-漂移层16可具有大于0.5μm的厚度和1×1015/cm3到5×1015/cm3的掺杂浓度。N+缓冲层18可具有0.5μm的厚度和1×1019/cm3的掺杂浓度。N+基板层20可具有大于5×1018/cm3的掺杂浓度。各个半导体层12、12、14、16、18和20可由宽带隙半导体材料，比如碳化硅(SiC)制成。
如图1B所示，然后可以在N+源极层10上放置第一蚀刻掩模22。蚀刻掩模22可包括Ni或另一金属。
可选地，如图1C所示，可以将外延再生长掩模层21沉积在N+源极层10上并且将蚀刻掩模22放置在外延再生长层21上。外延再生长掩模层21可以是C或TaC。外延再生长掩模层可具有0.5μm或更大的厚度。
如图1D所示，可刻蚀穿外延再生长层21(如果存在)、下面的N+源极层10和N-层12，并且可部分蚀刻P+埋入栅极层14。无需移除第一蚀刻掩模22，然后可以在器件的外周区中的P+埋入栅极层14的露出部分上构图第二蚀刻掩模23。第二蚀刻掩模23可以是光刻胶材料。
然后可以利用第一蚀刻掩模22和第二蚀刻掩模23选择性地蚀刻P+埋入栅极层14以露出下面的N-漂移层，如图1E所示，因此在器件外周部内形成p型材料区15。图1F示出了图1E中的立体图，图1E示出了在器件外周部中的p型材料区15。
如图1G所示，然后可以在凸起区的上表面和侧壁上以及在沟槽的底表面上外延生长(也就是再生长)N型沟道层24。
如图1H所示，然后可以利用蚀刻(例如无图形刻蚀(blanket))来从沟槽的底表面和从凸起区的上表面上去除N型沟道层24，而留下凸起区的侧壁上的N型沟道层24。然后可以生长硅化物氧化层(未示出)以消除蚀刻损伤。
如图1I所示，然后可以在凸起区的侧壁上的N型沟道层24上、在凸起区的上表面上、在沟槽的底表面上、在器件的场区中的P+埋入栅极层材料15上外延生长(也就是再生长)均匀的P+层26。P+缓冲层18可具有0.2μm的厚度和大于1×1019/cm3的掺杂浓度。
如图1J所示，然后可以执行沟槽填充步骤。沟槽填充材料28可以是光刻胶或氧化物。然后可以平坦化沟槽填充材料的上表面。
如图1K所示，然后可以蚀刻沟槽填充材料28(例如，通过无图案蚀刻)来从凸起区的上表面上去除P+再生长层26。在蚀刻期间，位于沟槽的沟槽底表面上的P+再生长层受到了沟槽填充材料28的保护。
然后可以执行台面蚀刻或台面边缘终端处理(未示出)。
如图1L所示，然后可以去除沟槽填充材料28。然后可以在器件的前表面上沉积氧化物层29，并且从水平表面去除氧化物层，留下沟槽的侧壁上以及器件场区中的P+材料15的侧壁上的氧化物层29。
如图1L所示，然后在凸起区的上表面上、在器件场区中的P+材料上的P+再生长层的上表面上，以及在基板层20上与缓冲层18相对地形成欧姆接触30。
欧姆接触30可通过在半导体材料的下方层上沉积硅化物层，然后退火以使硅化物层与下方的半导体材料反应而形成。可以采用自对准硅化物处理(也就是自对准硅化物处理)来形成凸起区上表面上的欧姆接触30、外延生长p型栅极层26的与凸起区邻近的欧姆接触30以及在器件周边区域中的p型半导体材料15上的外延生长p型栅极层30上的欧姆接触30。
如图1M所示，然后可以在凸起区的上表面上和沟槽的底表面上形成蚀刻掩模34。蚀刻掩模34可通过自对准处理形成。
如图1M所示，可以在基板层20上的欧姆接触30上形成背侧金属层32。
如图1N所示，然后用沟槽填充材料36填充沟槽。沟槽填充材料36可以是光刻胶。
如图1O所示，然后可以蚀刻沟槽填充材料36以从凸起区的侧壁的上部去除P+栅极层26和N型沟道层24，使得N+源极层10不与凸起区的侧壁上的N型沟道层24接触。
如图1P所示，随后可以去除剩下的沟槽填充材料36。然后可以用沟槽填充材料38来填充这些沟槽。沟槽填充材料38可以是氧化物。然后可以执行钝化步骤。
如图1Q所示，然后可以回蚀沟槽填充材料38以将源极欧姆接触30暴露在外。如图1Q所示，可以在器件外周部中选择性地蚀刻沟槽填充材料30以露出栅极欧姆接触30。然后在源极上和栅极欧姆接触上分别形成源极最终金属层40和栅极最终金属层42。
本文所描述的器件可以是增强型器件或者耗尽型器件。
本文所描述的器件可以是结型场效应晶体管(JFET)或双极结型晶体管(BJT)。对于BJT来说，图1A-1Q中描述的器件的N型沟道层可以用p型层来替代。
所有沟道区、漂移区、源极/发射极、漏极/集电极和栅极区都可由外延生长形成。因此，本发明中的方法不需要进行离子注入。
本文所描述的半导体器件可以用于各种器件，包括但不限于PFC模块、DC/DC或DC/AC转换器或马达驱动中的电源开关。
用于制造本发明器件的半导体材料可以是宽带隙半导体材料(也就是EG>2eV的半导体材料)。宽带隙半导体材料的示例性非限定性的离子包括碳化硅(SiC)和第III族的氮化物化合物(例如氮化镓GaN)。
本发明的器件层可通过使用已知方法，采用施主或受体材料对层进行掺杂形成。用于SiC的示例性施主材料包括氮和磷。优选氮作为用于SiC的施主材料。用于对SiC进行掺杂的示例性受体材料包括硼和铝。优选铝作为用于SiC的受体材料。然而，以上的材料仅仅是示例性的，可以采用任何一种可掺杂进碳化硅的受体和施主材料。
这里描述的各种层的掺杂浓度和厚度可以改变以产生用于特殊应用的具有期望特性的器件。类似地，器件的各种特征的尺寸也可以改变以产生用于特殊应用的具有期望特性的器件。
半导体材料层可以通过在合适的基板层上外延生长来形成。在外延生长期间，可对层进行掺杂。
虽然为了例示的目的，前述的说明利用一些实施方式教导了本发明的原则，但是通过阅读本发明，在不脱离本发明实质范围的情况下，本领域技术人员能够知晓各种形式和细节的变化。

Claims (13)

1.一种制作半导体器件的方法，该方法包括以下步骤：
在n型源极层上形成第一蚀刻掩模，其中，所述n型源极层位于n型层上，其中，所述n型层位于p型埋入栅极层上，其中，所述p型埋入栅极层位于n型漂移层上，其中，所述n型漂移层位于n型缓冲层上，并且其中，所述n型缓冲层位于n型基板层上；
使用第一蚀刻掩模选择性地蚀刻穿所述源极层和所述n型层并蚀刻到所述埋入栅极层中以形成具有上表面和侧壁的凸起区，并露出与所述凸起区邻近的埋入栅极层；
在所述半导体器件的外周部中露出的埋入栅极层上放置第二蚀刻掩模；
使用第一蚀刻掩模和第二蚀刻掩模选择性地蚀刻穿所述埋入栅极层以露出与所述凸起区邻近的n型漂移层，由此在所述半导体器件的所述外周部中形成具有上表面和侧壁的p型材料区，其中，所述凸起区中的p型材料与所述半导体器件的所述外周部中的p型材料区相接触；
去除第一蚀刻掩模和第二蚀刻掩模；
在所述凸起区的所述上表面和所述侧壁上、在所述漂移层的与所述凸起区邻近的露出表面上以及在所述半导体器件的所述外周部中的所述p型材料区上外延生长n型沟道层；
选择性地刻蚀所述n型沟道层以露出所述凸起区的所述上表面上的所述源极层、与所述凸起区邻近的所述漂移层以及所述半导体器件的所述外周部中的所述p型材料区的所述上表面；
在所述凸起区的所述上表面上、在所述凸起区的所述侧壁上的所述n型沟道层上、在所述漂移层的露出表面上以及在所述半导体器件的所述外周部中的所述p型材料区上外延生长p型栅极层；
用第一平坦化材料来填充所蚀刻的特征；
蚀刻第一平坦化材料以从所述凸起区的所述上表面上去除外延生长的p型栅极层；
去除第一平坦化材料；
在所述凸起区的所述侧壁上沉积氧化物层；
在所述凸起区的所述上表面上、在与所述凸起区邻近的外延生长的p型栅极层上以及在所述半导体器件的所述外周区中的外延生长的p型栅极层上形成欧姆接触；
在所述基板层上与所述缓冲层相对地形成欧姆接触；
在外延生长的p型栅极层上的所述欧姆接触材料上以及在所述凸起区的所述上表面上的欧姆接触材料上沉积蚀刻掩模材料，使得不掩盖所述凸起区的所述侧壁上的栅极层和外延生长沟道；
用第二平坦化材料来填充所蚀刻的特征；
蚀刻第二平坦化材料并从所述凸起区的所述侧壁的上部去除外延生长的p型栅极层和n型沟道层；
去除第二平坦化材料和所述蚀刻掩模材料；
用第三平坦化材料来填充所蚀刻的特征；
蚀刻第三平坦化材料以露出所述凸起区的所述上表面上的欧姆接触材料；
选择性地蚀刻穿所述半导体器件的所述外周部中的第三平坦化材料以露出外延生长的p型栅极层上的欧姆接触材料；
在所述凸起区的所述上表面上的所述欧姆接触上形成金属接触；
在所述半导体器件的所述外周部中的外延生长的p型栅极层上的所述欧姆接触上形成金属接触；以及
在所述基板层上的所述欧姆接触上形成金属接触。
2.根据权利要求1所述的方法，其中，所述源极层、所述n型层、所述埋入栅极层、所述漂移层、所述缓冲层、所述基板层、所述外延生长的沟道层和所述外延生长的栅极层的半导体材料是宽带隙半导体材料。
3.根据权利要求2所述的方法，其中，所述源极层、所述n型层、所述埋入栅极层、所述漂移层、所述缓冲层、所述基板层、所述外延生长的沟道层和所述外延生长的栅极层的半导体材料是SiC。
4.根据权利要求1所述的方法，其中，外延再生长材料层位于所述源极层上，其中，第一蚀刻掩模位于所述外延再生长材料层上，并且其中，选择性地蚀刻穿所述源极层和所述n型层的步骤还包括选择性地蚀刻穿所述外延再生长材料层。
5.根据权利要求4所述的方法，其中，所述外延再生长材料层具有至少0.5μm的厚度。
6.根据权利要求4所述的方法，其中，所述外延再生长材料包括C或TaC。
7.根据权利要求1所述的方法，其中，形成欧姆接触的步骤包括在半导体材料层上沉积硅化物材料并且退火以使所述硅化物材料与所述半导体材料发生反应。
8.根据权利要求6所述的方法，其中，所述凸起区的所述上表面上、与所述凸起区邻近的外延生长的p型栅极层上以及所述半导体器件的所述外周区中的外延生长的p型栅极层上的所述欧姆接触是利用自对准硅化物处理而形成的。
9.根据权利要求1所述的方法，该方法还包括以下步骤：
在所述源极层上形成第一蚀刻掩模之前，
在所述基板层上外延生长所述缓冲层；
在所述缓冲层上外延生长所述漂移层；
在所述漂移层上外延生长所述埋入栅极层；
在所述埋入栅极层上外延生长所述n型层；和
在所述n型层上外延生长所述源极层。
10.一种通过权利要求1的方法制造出的半导体器件。
11.根据权利要求10所述的半导体器件，其中，所述源极层、所述n型层、所述埋入栅极层、所述漂移层、所述缓冲层、所述基板层、所述外延生长的沟道层和所述外延生长的栅极层的半导体材料是宽带隙半导体材料。
12.根据权利要求11所述的半导体器件，其中，所述源极层、所述n型层、所述埋入栅极层、所述漂移层、所述缓冲层、所述基板层、所述外延生长的沟道层和所述外延生长的栅极层的半导体材料是SiC。
13.一种包括一个或更多个如权利要求10所述的半导体器件的电路。
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