CN110459590A - 碳化硅半导体器件 - Google Patents

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T.艾兴格
T.巴斯勒
W.贝格纳
R.埃尔佩尔特
R.埃斯特韦
M.黑尔
D.屈克
C.莱恩德茨
D.彼得斯
H-J.舒尔策
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Abstract

本申请涉及碳化硅半导体器件。半导体器件（500）具有从第一表面（101）出发延伸到SiC半导体本体（100）中的栅极结构（150）。在所述SiC半导体本体（100）中的体区（120）至少与所述栅极结构（150）的第一侧壁（151）邻接。导电类型为所述体区（120）的导电类型的第一屏蔽区和第二屏蔽区（161，162）为所述体区（120）至少两倍高地掺杂。二极管区（140）在所述第一屏蔽区（161）和所述第二屏蔽区（162）之间与负载电极（310）形成肖特基接触（SC）。

Description

碳化硅半导体器件
技术领域
本申请涉及SiC（碳化硅）半导体器件、例如具有低接通电阻和高耐压强度的半导体开关。
背景技术
在具有场效应晶体管结构和漂移区域（Driftzone）的半导体器件中，在漂移区域与场效应晶体管结构的体区之间的pn结形成本征体二极管。在体二极管在正向上运行时，出现经过体区和漂移区域的双极性载流子流。体二极管的电学特性、譬如启动电压（Einsatzspannung）、正向电压（Flussspannung）和载流能力由掺杂和半导体/金属结处的经掺杂的区的尺寸得到，它们就其而言在所追求的晶体管特性方面被确定。
一般追求的是，改善SiC器件的特性、譬如雪崩鲁棒性（Avalanche-Robustheit）、耐击穿强度和/或接通电阻。
发明内容
本公开的实施例涉及一种具有栅极结构的半导体器件。栅极结构从第一表面出发延伸到SiC半导体本体中。在SiC半导体本体中的体区与栅极结构的第一侧壁邻接。半导体器件具有导电类型为体区的导电类型的第一屏蔽区和第二屏蔽区，其中第一屏蔽区和第二屏蔽区为体区至少两倍高地掺杂。在第一屏蔽区和第二屏蔽区之间，二极管区与负载电极形成肖特基接触（Schottky-Kontakt）。
本公开的另一实施例涉及一种半导体器件。该半导体器件在SiC半导体本体中具有第一导电类型的二极管区。这些二极管区与负载电极分别形成肖特基接触。沿着水平的第一方向，在两个相邻的二极管区之间构造至少一个栅极结构。所述至少一个栅极结构从第一表面出发延伸到SiC半导体本体中。栅极结构的至少一个第一侧壁与第二导电类型的体区邻接，该第二导电类型的体区与负载电极电连接。
本公开的其他实施例涉及一种具有栅极结构的半导体器件，其中栅极结构从第一表面出发延伸到SiC半导体本体中。在SiC半导体本体中，构造有第一导电类型的漂移区域。SiC半导体本体的第一和第二台面（Mesen）布置在栅极结构之间，并且包括第二导电类型的体区。体区分别与栅极结构中的一个栅极结构的第一侧壁邻接。在第二台面中，第二导电类型的第一屏蔽区分别与栅极结构中的一个栅极结构的第二侧壁邻接，而第二导电类型的第二屏蔽区与体区邻接。在第一屏蔽区和第二屏蔽区之间，导电类型为漂移区域的导电类型的二极管区分别与负载电极形成肖特基接触。
在阅读随后的详细描述时、在考察附图时向本领域技术人员展示了以及从权利要求中推断所公开的主题的其他特征和优点。
附图说明
所附的附图促进更深入理解针对碳化硅半导体器件的实施例，被包括在本公开内并形成本公开的部分。附图仅阐明实施形式，并且与描述共同用于阐述其原理。在本发明所描述的碳化硅半导体器件因此并不经过实施例的描述而限于这些实施例。其他实施例和预期的优点从对随后的详细描述的理解以及从随后所描述的实施例的组合中得到，即使这些实施例并未明确描述也如此。在附图中示出的元件和结构并不一定彼此按正确比例示出。相同的附图标记参照相同的或者彼此相对应的元件和结构。
图1示出了根据一实施形式的SiC半导体器件的竖直横截面，所述SiC半导体器件具有肖特基接触和两个屏蔽区。
图2A和图2B示出了经过根据一实施形式的半导体器件的水平横截面和竖直横截面，所述半导体器件具有构造在晶体管单元之间的肖特基接触和屏蔽区。
图3示出了经过根据一实施形式的SiC半导体器件的竖直横截面，所述SiC半导体器件具有带有单侧沟道的晶体管单元。
图4A至图4E示出了经过根据其他实施形式的SiC半导体器件的竖直横截面，所述SiC半导体器件具有肖特基接触和晶体管单元，所述晶体管单元具有单侧沟道。
图5A至图5B示出了经过根据实施形式的具有肖特基接触的SiC半导体器件的竖直横截面，所述SiC半导体器件具有晶体管单元，所述晶体管单元具有单侧沟道。
图6示出了经过根据一实施形式的SiC半导体器件的竖直横截面，所述SiC半导体器件具有带有单侧沟道的晶体管单元和深的接触结构。
图7示出了经过根据一实施形式的SiC半导体器件的竖直横截面，所述SiC半导体器件具有在屏蔽区与体区之间的二极管区。
图8A至图8C示出了经过碳化硅衬底的竖直横截面，用于示出用于制造根据一实施形式的SiC半导体器件的方法，所述碳化硅衬底具有向下扩宽的用于肖特基接触的二极管区。
图9A至图9C示出了经过碳化硅衬底的竖直横截面，用于示出用于制造根据另一实施形式的SiC半导体器件的方法，所述碳化硅衬底具有向下扩宽的用于肖特基接触的二极管区。
具体实施方式
在紧接着的详细描述中参考随附的附图，所述附图形成本公开的部分，并且在所述附图中，为了阐明目的示出了SiC半导体器件的特定实施例。不言而喻的是，存在其他实施例。同样不言而喻的是，可以对这些实施例进行结构上的和/或逻辑上的改变，而在此不偏离经过权利要求所限定的范围。对实施例的描述就此而言是非限制性的。尤其是，只要从上下文中没有得到另外的说明，在下文描述的实施例的特征就可以与所描述的实施例中的另外的实施例的特征相组合。
术语“具有”、“包含”、“包括”、“拥有”和类似术语是开放术语，并且表明固定的结构、元件或者特征的存在，可是不排除存在附加的元件或者特征。如果从上下文中没有清楚地得到别的说明，不定冠词和定冠词应不仅包括复数而且包括单数。
表达“电连接”描述了在电连接的元件之间的低欧姆的连接，例如在相关的元件之间的直接接触或者经由金属和/或高掺杂的半导体的连接。表达“电耦合”包含：一个或者多个适合于电流通过（Stromdurchlass）的元件可以存在于“电耦合的”元件之间，例如如下元件，所述元件可控制为使得，所述元件在第一状态中可以建立低欧姆的连接，而在第二状态中可以建立高欧姆的去耦。
附图通过在掺杂类型“n”或者“p”旁的符号“-”或者“+”来阐明相对掺杂浓度。例如，“n-”指向低于“n”掺杂区的掺杂浓度的掺杂浓度，而在“n+”掺杂区中，掺杂浓度高于在“n”掺杂区中的掺杂浓度。相同的相对掺杂浓度的掺杂区并不一定具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区可以具有相同的掺杂浓度或者不同的绝对掺杂浓度。只要从上下文没有得到另外的说明，术语“掺杂材料浓度”就标明净掺杂材料浓度。
如果针对物理变量限定具有一个边界值或者两个边界值的数据的值域，则介词“从”和“直至”或者“少于”和“多于”将相应的边界值一起包括在内。“从…直至”类的说明因此被理解为“从至少...直至至多”。相对应地，“少于...”（“多于...”）类的说明被理解为“最高…”（“最少…”）。
其原子进入化学化合物或者合金的元素形成由该化学化合物或者合金构成的层或者结构的主要组成部分。例如，镍和硅是硅化镍层的主要组成部分，而铜和铝是铜铝合金的主要组成部分。如下元素是由材料混合物构成的层或者结构的主要组成部分：这些元素以彼此间限定的比例处于材料混合物中。例如，在用于共溅射的标靶中包含的元素是通过共溅射（Co-Sputtering）沉积的层的主要组成部分。除了主要组成部分之外，这些层或者结构可以具有制造引起的杂质。
本公开的实施例涉及一种具有栅极结构的半导体器件。栅极结构从第一表面出发延伸到SiC半导体本体中。SiC半导体本体中的体区与栅极结构的第一侧壁邻接。半导体器件具有导电类型为体区的导电类型的第一屏蔽区和第二屏蔽区，其中第一屏蔽区和第二屏蔽区为体区至少两倍高地掺杂。在第一屏蔽区和第二屏蔽区之间，二极管区与负载电极形成肖特基接触。
在一些实施例中，第一屏蔽区和第二屏蔽区可以具有不同的尺寸确定，如例如具有不同的竖直伸展和/或不同的横向伸展。在另外的实施例中，第一屏蔽区和第二屏蔽区在制造公差的范围内可以具有相同的横向和竖直伸展。
一般而言，第一屏蔽区和第二屏蔽区可以具有不同的掺杂材料浓度和/或不同的横向和/或竖直掺杂材料浓度分布。然而也可能的是，第一屏蔽区和第二屏蔽区在制造公差的范围内具有相同的掺杂材料浓度和/或横向的和/或竖直的掺杂材料浓度分布。
栅极结构可以具有栅电极，并且是晶体管单元的部分，其中在栅电极与体区之间的电压差控制体区中的反型沟道。反型沟道经过体区的沿着栅极结构富集的少数载流子形成。在电学上，肖特基接触与如下体二极管并行：所述体二极管经过在一方面为漂移结构与另一方面为体区和/或屏蔽区之间的pn结形成。由于肖特基接触的较低的启动电压，在半导体元件的反向加偏压的状态中和在反型沟道关断的情况下，反向电流的绝大部分经由肖特基接触流动。可以尽可能地避免经过体二极管的双极性电流和SiC晶体的由这种双极性电流引起的退化。
在外部的与半导体器件并联电连接的肖特基二极管中线路电感可能使肖特基二极管的响应延迟并且由此在每个开关过程中可能在短的时间段内出现足以触发双极退化的经过体二极管的双极性电流流动期间，本征肖特基接触在反型沟道关断的情况下可靠地在体二极管之前作出响应。
比较高地掺杂的屏蔽区可以减小在肖特基接触处有效的电场，并且由此减小在正向加偏压的状态中流经肖特基接触的漏电流。为此，第一屏蔽区和第二屏蔽区可以分别直接地与二极管区邻接，并且与二极管区构造pn结。
第一屏蔽区和/或第二屏蔽区的下边沿距第一表面的间距可以大于栅极结构的竖直伸展，由此屏蔽区的屏蔽作用可以大于通过体区可实现的屏蔽作用，所述体区与屏蔽区相比可以明显更弱地掺杂。
在第一表面与体区之间，源极区可以至少与栅极结构的第一侧壁邻接，由此在合适地操控在栅极结构中构造的栅电极的情况下，至少沿着栅极结构的第一侧壁可以构造反型沟道。
具有多个并联电连接的同类晶体管单元的半导体器件具有多个栅极结构和体区，其中每个体区都可以分别与栅极结构的第一侧壁邻接。第一屏蔽区可以在同二极管区对置的侧上与体区中的一个体区邻接，并且第二屏蔽区可以在同二极管区对置的侧上与体区中的另一体区邻接，使得在屏蔽区上方的体区可以经由欧姆结、尤其是经由低欧姆的结与在半导体器件的正面上的第一负载电极连接。
第一屏蔽区和第二屏蔽区可以分别在同二极管区对置的侧上分别与如下接触结构邻接：所述接触结构从第一表面出发延伸进入SiC半导体本体，并且能够实现屏蔽区和体区的低欧姆的耦联（Ankopplung）。
第一屏蔽区可以分别与栅极结构的第二侧壁邻接，并且有助于屏蔽栅极结构。
为了改善屏蔽作用，第一屏蔽区可以在SiC半导体本体的同第一表面对置的第二表面与栅极结构之间的第一子部段中具有局部掺杂材料最大值。
栅极结构的第一侧壁可以与第一主晶格平面（Hauptgittereben）平行地走向和/或相对SiC半导体本体中的第一主晶格平面倾斜最高2°，使得在SiC半导体本体中可以构造晶体管单元在具有高载流子运动性的晶格平面中的反型沟道，在所述SiC半导体本体中，（0001）晶格平面相对SiC半导体本体的正面和背面上的表面倾斜了典型4°的角度偏差α（英语为：off-axis angle（偏轴角））。
具有多个并联电连接的同类晶体管单元的半导体器件具有相对应数目的栅极结构。在相邻的栅极结构之间，SiC半导体本体一方面可以构造不带二极管区的第一台面，而另一方面可以构造带有二极管区的第二台面。在第一台面中可以构造晶体管单元的体区。第一屏蔽区可以仅仅与二极管区邻接，而第二屏蔽区可以与二极管区并且与体区邻接。
第一负载电极可以具有第一子层和主层，其中第一子层的至少一个第一部段与二极管区邻接，而主层与第一子层邻接。第一子层可以不仅能够实现具有低势垒高度（英语为：barrier height）和低启动电压（门限电压）的肖特基接触，而且能够实现在SiC半导体本体中具有p掺杂和n掺杂的区的低欧姆接触。
替选地或者附加地，第一负载电极可以具有结构化的子层，所述子层至少与源极区和/或屏蔽区中的至少一个屏蔽区邻接，使得能够使肖特基接触的特性和经掺杂的区的欧姆接触化（Kontaktierung）去耦。
在第一表面与第一负载电极之间可以构造中间层电介质，所述中间层电介质将第一负载电极与栅极结构分离。第一负载电极可以具有肖特基接触结构，所述肖特基接触结构在竖直方向上经由二极管区经过中间层电介质中的开口从第一负载电极延伸至少直至二极管区，使得肖特基接触直接连接并且以小的寄生电感连接。
肖特基接触结构可以分别直接与二极管区邻接，并且与各两个屏蔽区邻接，二极管区与所述屏蔽区分别形成pn结。
二极管区可以具有下部子区，并且在下部子区与第一表面之间具有上部子区，其中下部子区的第二平均宽度大于上部子区的第一平均宽度。例如，下部子区的第二平均宽度对应于上部子区的第一平均宽度的至少120%（或者至少130%或者至少150%或者至少180%）。下部子区的竖直伸展在此可以为至少50nm或者至少100nm。经过二极管区朝向漂移区域扩宽可以实现间接提高如下电压，从该电压起反向电流增加地流经体二极管。因而可以实现的是，直至仅仅比单极性电流更高的电流强度的反向电流经由肖特基接触SC排出，使得可以更高程度地抑制双极退化。
图1示出了半导体器件500，该半导体器件500例如可以是IGFET（带有绝缘栅的场效应晶体管）、例如MOSFET（金属氧化物半导体FET），其中缩写“MOSFET”不仅代表带有金属栅电极的FET，而且代表具有半导体栅电极的FET。半导体器件500也可以是IGBT（带有绝缘栅的双极性晶体管）或者MCD（MOS控制二极管）。
半导体器件500基于利用碳化硅形成的SiC半导体本体100。例如，SiC半导体本体100具有碳化硅晶体，或者由碳化硅晶体制成，其中碳化硅晶体除了主要组成部分“硅”和“碳”之外可以具有掺杂原子和/或杂质，例如具有氢原子和/或氧原子。碳化硅晶体的多型体例如可以是2H、6H、15R或者4H。
在SiC半导体本体100的正面上的第一表面101是平坦的或者起褶皱的。在平坦的第一表面101上的或者在起褶皱的第一表面101的中间平面上的法线104限定了竖直方向。平行于平坦的第一表面101或者平行于起褶皱的第一表面101的中间平面的方向是水平的和横向的方向。
半导体器件500具有晶体管单元TC，该晶体管单元TC具有栅极结构150，所述栅极结构150从在SiC半导体本体100的正面上的第一表面101出发延伸到SiC半导体本体100中。在栅极结构150中构造有能导电的栅电极155，所述栅电极155与SiC半导体本体100电绝缘。在SiC半导体本体100中构造的体区120与栅极结构150的第一侧壁151邻接。栅极电介质159至少将体区120与栅电极155分离。
体区120与漂移结构130形成第一pn结pn1，并且与源极区110形成第二pn结pn2。源极区110构造在体区120与第一表面101之间。体区120将源极区110与漂移结构130分离。漂移结构130构造在SiC半导体本体100的同第一表面101对置的第二表面102与体区120之间。
体区120和源极区110可以与第一负载电极310电连接。第一负载电极310可以构造半导体器件500的源极端子S，或者与源极端子S电连接或者耦合。
漂移结构130包括至少一个漂移区域131，其中在截止情况下，在SiC半导体本体100中有效的电场绝大部分在漂移区域131之内被消除。漂移区域131的掺杂和竖直伸展根据半导体器件500的标称截止能力来设计。漂移区域131中的平均掺杂与标称截止能力有关，并且对于在400V、尤其是1200V到10kV之间的标称截止电压可以在从5x1015cm-3直至5x1016cm-3的范围中。漂移区域131的竖直伸展对于如下半导体器件500可以在从3μm直至13μm的范围中：所述半导体器件500具有400V、尤其是1200V的标称击穿电压（英语为：breakdown voltage）和大约1x1016cm-3的平均掺杂。
漂移结构130可以具有强烈掺杂的基极区139，该基极区139直接与第二表面102邻接。基极区139可以直接与漂移区域131邻接。可替选地，在漂移区域131与强烈掺杂的基极区139之间，漂移结构130可以具有导电类型为漂移区域131的导电类型的其他经掺杂的区，其中在其他经掺杂的区中的最大掺杂材料浓度可以高于在漂移区域131中的最大掺杂材料浓度，而低于在基极区139中的最大掺杂材料浓度。替选地或者附加地，在第一表面101与漂移区域131之间，漂移结构130可以具有导电类型为漂移区域131的导电类型的其他经掺杂的区、例如电流分配区（Stromverteilungsgebiete），其比漂移区域131更高地掺杂并且在接通的状态中在横向方向上扩张载流子流，用于穿过漂移区域131，和/或漂移结构130可以具有导电类型为漂移区域131的导电类型的势垒区，所述势垒区影响（例如减小）体区120的发射极效率或者导电类型为体区120的导电类型的另外的经掺杂的区的发射极效率。
漂移结构130与第二负载电极320电连接。第二负载电极320可以构造半导体器件500的漏极端子D，或者可以与漏极端子D电连接或者耦合。
在栅电极155与体区120之间构造有栅极电介质159，该栅极电介质159将栅电极155与体区120分离。栅极电介质159可以使栅电极155也相对SiC半导体本体100中的其他区绝缘。根据一实施形式，栅极电介质159可以使栅电极155完全与SiC半导体本体100绝缘。根据另外的实施形式，栅极结构150可以具有其他介电结构，其中其他介电结构可以具有比栅极电介质159更高的层厚度，可以具有不同于栅极电介质159的材料组分和/或可以具有至少一种其他的介电材料。
在SiC半导体本体100中构造有至少一个第一屏蔽区161和第二屏蔽区162，所述第一屏蔽区161和所述第二屏蔽区162分别具有体区120的导电类型。在第一屏蔽区161和第二屏蔽区162中的最大掺杂材料浓度为体区120中的最大掺杂材料浓度至少两倍高。
在第一屏蔽区161和第二屏蔽区162之间构造有二极管区140，该二极管区140可以直接与这两个屏蔽区161、162邻接，并且可以与这两个屏蔽区161、162分别形成竖直的pn结pn0。第一屏蔽区161在此处于二极管区140的朝向栅极结构150的侧上，而第二屏蔽区162处于二极管区140的背离栅极结构150的侧上。第一屏蔽区161的最大宽度可以基本上（也就是在制造公差的范围中）等于第二屏蔽区162的最大宽度。第一屏蔽区161的最大竖直伸展可以基本上等于第二屏蔽区162的最大竖直伸展。第一屏蔽区161和第二屏蔽区162可以具有尽可能地相同的横向和竖直掺杂材料浓度分布。
二极管区140与第一负载电极310构造肖特基接触SC，其中肖特基接触SC构造在第一屏蔽区161与第二屏蔽区162之间。二极管区140可以直接与漂移结构130邻接，例如与漂移区域131邻接。在二极管区140中的掺杂材料浓度可以对应于在漂移区域131中的掺杂材料浓度，或者高于在漂移区域131中的掺杂材料浓度。根据一实施形式，二极管区140中的平均掺杂材料浓度为漂移区域131中的平均掺杂材料浓度的至少两倍。肖特基接触SC可以沿着第一表面101和/或在沟槽中构造，所述沟槽从第一表面101出发延伸到SiC半导体本体100中。
随后的描述涉及具有n沟道晶体管单元TC的半导体器件。相对应的内容适用于具有p沟道晶体管单元的半导体器件。在栅电极155上的足够高的电压使晶体管单元TC接通。沿着栅极电介质159，在体区120中经过场效应形成反型沟道。反型沟道对于电极而言形成从源极区110到漂移结构130的连贯的路径，并且能够实现经过体区120的负载电流流动。
在栅电极155上的电压降落到阈值电压之下使晶体管单元TC关断，并且使半导体器件500截止。第一屏蔽区161和第二屏蔽区162的电位对应于第一负载电极310的电位，使得第一屏蔽区161和第二屏蔽区162将肖特基接触SC相对第二负载电极320的电位屏蔽。此外，第一屏蔽区161和第二屏蔽区162可以使电压击穿钉扎（pinnen）在屏蔽区161、162与漂移结构130之间的水平的pn结pn3的区域中。
在半导体器件500的反向加偏压的状态中，第一pn结pn1在正向方向上极化，使得只要在第一pn结pn1上方的电压降超过经过第一pn结pn1形成的体二极管的启动电压，反向电流就可以经由第一pn结pn1和体区120而在第二负载电极320与第一负载电极310之间流动。
经过第一pn结pn1的电流是由空穴和电子构成的双极性载流子流。在pn结附近和在具有高掺杂材料浓度变化的区中，发生空穴和电子增强地再组合。在此释放的能量促使结晶缺陷的增长，所述缺陷增加地损伤SiC晶体。例如，在晶格平面之间的位错（基面位错，BPDs（basal plane dislocations））可以变换成堆垛层错（stacking faults，SFs），所述堆垛层错在4H多型体的碳化硅中特别沿着<0001>晶格平面和由此大部分横向于主电流流动方向在漂移结构130中延续并且增加地阻碍在第二负载电极320与第一负载电极310之间的电流流动。
由于肖特基接触SC与第一pn结pn1相比具有更低的势垒高度和更低的正向电压，所以肖特基接触SC在体二极管之前作出响应，使得在半导体器件500中在反向加偏压的状态中并且在晶体管单元TC的反型沟道关断的情况下，电流首先绝大部分流经肖特基接触SC。例如，体二极管的启动电压在25℃下可以为至少2.7V。经过被接通的晶体管单元TC的电流流动是单极性的，并且仅包括唯一类型的载流子，使得在晶体管单元TC的接通的状态中也没有在漂移结构130中发生值得重视的再组合。在反型沟道接通的情况下和在反型沟道关断的情况下都没有发生载流子以可能导致堆垛层错值得重视的增长的规模再组合。
随着经过肖特基接触SC的电流升高，在肖特基接触SC上方的电压降升高。肖特基接触SC的特性可以确定大小为使得：在半导体器件500运行时，在绝对边界数据（英语为：absolute maximum ratings（绝对最大额定数））之内，在肖特基接触SC上方的电压降始终保持小于本征体二极管的启动电压。
尽管在常见的应用中，如例如桥式电路中或者在低压DC/DC转换器的整流器级中，对于反向导通状态通常通过施加合适的栅极电压使晶体管沟道打开，使得仅仅在比较短的时间内电流经由第一pn结pn1流动。但是，晶体管沟道在一定的最小等待时间（也即：Totzeit（时滞），英语为dead time）之后才被接通，以便避免：例如在桥式电路中发生经由同时接通的低侧和高侧开关的短路。在具有长时滞或者高开关频率的应用中，因而经由第一pn结pn1的短时电流流动可能显著地对切换损耗有贡献。
由于肖特基接触SC的与经过第一pn结pn1形成的双极性二极管的启动电压相比更低的启动电压和该肖特基接触SC的低的正向电压，在半导体器件500中，反向电流绝大部分经由肖特基接触SC流动，并且在那里产生更少的损耗。此外，经过肖特基接触SC的电流流动是单极性的载流子流，所述单极性的载流子流对双极退化没有贡献。
比较高掺杂的第一屏蔽区161和第二屏蔽区162将肖特基接触SC相对高电场屏蔽，并且以这种方式减小经过肖特基接触SC的漏电流。此外，第一屏蔽区161和第二屏蔽区162改善了肖特基SC的浪涌电流特性（英语为：surge current capability（浪涌电流容量））。
根据一实施形式，第一屏蔽区161和第二屏蔽区162的下边沿距第一表面101的间距v3大于栅极结构150的竖直伸展v1，并且由此大于体区120的下边沿距第一表面101的间距。第一屏蔽区161和第二屏蔽区162的比较大的竖直伸展和在一方面为第一屏蔽区161和第二屏蔽区162的下边沿与另一方面为肖特基接触SC之间的大的间距可以改善屏蔽作用。
根据一实施形式，第一屏蔽区161可以与栅极结构150的第二侧壁152邻接，使得第一屏蔽区161的屏蔽作用不仅发挥到肖特基接触SC上，而且发挥到栅极结构150的下边沿上。
图2A和图2B示出了具有多个栅极结构150的半导体器件500，所述栅极结构150具有与水平的第一方向191正交的水平纵向伸展。栅极结构150可以构造为直的条带。栅极结构150的部分彼此间可以以相同的第一中心到中心间距（英语为：pitch（节距））pt1来布置。SiC半导体本体100在各两个以第一中心到中心间距pt1相邻的栅极结构150之间的部段可以构造条带状的第一台面181，在所述第一台面181中可以构造晶体管单元TC的体区120，其中在半导体器件500的接通状态中在体区120中形成反型沟道。
SiC半导体本体100在各两个以第二中心到中心间距pt2相邻的栅极结构150之间的部段可以构造条带状的第二台面182，在所述第二台面182中可以分别构造一个或者多个平行走向的条带状的二极管区140。在两个以第二中心到中心间距pt2布置的相邻的栅极结构150之间，二极管区140分别与第一负载电极310构造肖特基接触SC。
在两个以第二中心到中心间距pt2布置的相邻的栅极结构150之间，也可以构造第一屏蔽区161和第二屏蔽区162和其他屏蔽区，这些屏蔽区分别与二极管区140构造竖直的pn结pn0。第二中心到中心间距pt2可以大于第一中心到中心间距pt1。例如，第一中心到中心间距pt1为第二中心到中心间距pt2的最少40%和最高60%。
根据一实施形式，第二中心到中心间距pt2为第一中心到中心间距pt1的整数多倍，使得肖特基接触SC的布局可以经过简单地遮住各个栅极结构150、源极区110和体区120而由规则的图案得到。如果pt2大于pt1的两倍，则沿着水平的第一方向在第二台面182中可以构造多于一个的二极管区140。
在相邻的二极管区140之间的第三中心到中心间距pt3同样可以为第一中心到中心间距pt1的整数多倍。例如，pt3≥3xpt1，使得在两个相邻的二极管区140之间构造至少三个栅极结构150。第三中心到中心间距pt3可以在SiC半导体本体100上变化，例如朝向SiC半导体本体100的中心增加或者减小。
例如，在晶体管单元域（Transistorzellenfeld）之内，二极管区140占第一表面101的面积份额可以为最少15%和最高50%，使得即使在对于半导体器件500最大允许的反向电流的情况下，在肖特基接触SC上方的电压降可靠地保持低于体二极管的启动电压之下。
晶体管单元TC可以是具有单侧的反型沟道的晶体管单元，或者是具有双侧的反型沟道的晶体管单元。根据所示的实施形式，体区120直接与栅极结构150的相对置的第一侧壁和第二侧壁邻接。
在图3中，半导体器件500基于SiC半导体本体100，该SiC半导体本体100具有4H多型体的碳化硅晶体。<0001>晶格方向可以相对法线104倾斜在2°到8°之间的角度偏差α。<11-20>晶格方向相对第一表面101倾斜角度偏差α，并且平行于横截平面走向。<1-100>晶格方向与横截平面并且与水平的第一方向191正交地走向。栅极结构150的第一侧壁151平行于具有高载流子运动性的（11-20）晶格平面走向，和/或与（11-20）晶格平面的定向偏差最大2°。同第一侧壁151对置的第二侧壁152可以与（11-20）晶格平面的定向偏差了角度偏差α的两倍，和/或与（11-20）晶格平面的定向的角度偏差α的两倍偏差了最大2°。
SiC半导体本体100在栅极结构150之间的部段形成第一台面181和第二台面182。在第一台面181中和在第二台面182中，可以构造体区120，所述体区120分别与第一相邻的栅极结构150的第一侧壁151邻接。此外，第一台面181可以分别具有其他屏蔽区165，所述其他屏蔽区165与第二相邻的栅极结构150的第二侧壁152邻接。体区120例如可以在相同的第二台面181之内借助其他屏蔽区165与第二相邻的栅极结构150间隔开。
在第二台面182中分别构造第一屏蔽区161和第二屏蔽区162。第一屏蔽区161与第二相邻的栅极结构150的第二侧壁152邻接。第二屏蔽区162可以与第一相邻的栅极结构150间隔开。例如，第二屏蔽区162可以与体区120邻接，并且与相同的第二台面182中的源极区110邻接。
第一屏蔽区161、第二屏蔽区162和其他屏蔽区165可以具有大致相同的最大宽度和/或相同的最大竖直伸展和/或尽可能地相同的横向的和竖直的掺杂材料浓度分布。
在第一屏蔽区161与第二屏蔽区162之间，可以构造二极管区140。二极管区140可以与第一屏蔽区161和第二屏蔽区162构造pn结pn0，而与第一负载电极310构造肖特基接触SC。
图4A示出了一实施形式，根据该实施形式，在二极管区140的彼此对置的侧上的两个栅极结构150之间的第二中心到中心间距pt2为第一台面181两侧的第一中心到中心间距pt1的两倍。在第一台面181中分别构造晶体管单元TC。
中间层电介质210将第一负载电极310与栅极结构150中的栅电极155分离。第一负载电极310可以包括肖特基接触结构319，该肖特基接触结构319在竖直方向上经过中间层电介质直接从负载电极310延伸至二极管区140。肖特基接触结构319也可以直接与第一和第二屏蔽区161、162邻接，并且与第一屏蔽区161和第二屏蔽区162形成欧姆结。
在图4B中，二极管区140是漂移区域131至少两倍高地掺杂。在体区120和漂移区域131之间可以构造电流分配区137，该电流分配区137直接与栅极结构150的第一侧壁151邻接，并且在半导体器件500的接通状态中使负载电流朝向漂移区域131横向扩张。电流分配区137具有比漂移区域131更高的掺杂材料浓度。
电流分配区137可以分别从邻接的屏蔽区161、162、165延伸至另外的邻接的屏蔽区161、162、165。电流分配区137的下边沿距第一表面101的间距可以小于、等于或者大于屏蔽区161、162、165的下边沿距第一表面101的间距。
根据一实施形式，二极管区140和电流分配区137可以具有相同的掺杂材料浓度和相同的竖直掺杂材料浓度分布。例如，二极管区140和电流分配区137可以由相同制造工艺得到，例如由n掺杂外延或者经过在相同的注入工艺中注入掺杂原子来得到。
第一屏蔽区161、第二屏蔽区162和其他屏蔽区165可以分别具有子区169，与栅极结构150的下边沿相比，所述子区169具有距第一表面101的更大的间距。在子区169中，在第一屏蔽区161、第二屏蔽区162和其他屏蔽区165中的竖直掺杂材料浓度分布可以分别具有局部最大值。在第一屏蔽区161、第二屏蔽区162和其他屏蔽区165中的竖直掺杂材料浓度分布可以在栅极结构150的下边沿与第一表面101之间的部段中具有绝对或全局最大值。
第一负载电极310可以具有第一子层311，所述第一子层311在第一台面181和第二台面182的区域中可以直接与第一表面101邻接。第一子层311可以具有如下材料或者由这种材料制成，所述材料一方面具有适合于肖特基接触SC的功函，并且另一方面不仅与在碳化硅中的p掺杂的区而且与在碳化硅中的n掺杂的区形成可靠的低欧姆接触。例如，第一子层311具有镍铝（NiAl）和/或经掺杂的多晶硅或者由NiAl、经掺杂的多晶硅或这两者制成。此外，第一负载电极310可以具有主层315，该主层315由例如铜、铝、铜和铝构成的合金、铝和硅构成的合金或者由铝、铜和硅构成的合金制成。
在图4C中，第一负载电极310具有结构化的第二子层312，所述第二子层312在第一台面181的区域中直接与第一表面101邻接，并且在第二台面182的区域中选择性地在第一屏蔽区161和第二屏蔽区162及源极区域110的区域中可以与第一表面101邻接，并且在二极管区140的至少一个部段上方没有所述第二子层312。第二子层312可以由如下材料来构造或者由其制成：所述材料不仅与在碳化硅中的p掺杂的区而且与在碳化硅中的n掺杂的区形成可靠的欧姆接触、尤其是低欧姆接触。例如，第二子层312具有NiAl或者由NiAl制成。
第一子层311在二极管区140的区域中直接与第一表面101邻接，并且可以在其他情况下经过第二子层312与第一表面101间隔开。第一子层311可以具有相对碳化硅有合适的功函的材料，例如具有基本的过渡金属或者过渡金属氮化物，例如Ti、TiN或MoN或者由其制成。由于第二子层312在第一子层311沉积之前可以被沉积、被激活和被结构化，所以第一子层311的构造可以保持不受第二子层312影响。
SiC半导体本体100的第一表面101可以在第一台面181和第二台面182的区域中是平整的和平面的，如在图4A-4C中所示的那样。另外的实施形式可以设置其他沟槽结构，所述其他沟槽结构除了在第一台面181和/或第二台面182中的栅极结构150之外还延伸到SiC半导体本体100中。其他沟槽结构不具有与栅电极155直接连接的导电结构。例如，其他沟槽结构不具有导电结构，或者仅具有如下这种导电结构：所述导电结构没有其他电端子（英语为：floating（浮置）），与第一负载电极310连接、与半导体器件的辅助端子连接和/或与半导体器件的内部网络节点连接。
在图4D中，在二极管区140和第二屏蔽区162之间，辅助沟槽结构190从第一表面101出发延伸到第二台面182中。辅助沟槽结构190可以具有导电的辅助材料195和辅助电介质199，其中所述辅助电介质199将辅助材料195与SiC半导体本体100分离。
辅助沟槽结构190可以具有与栅极结构150相同的量度，或者在至少一个量度上（例如在深度、水平宽度或者水平纵向伸展方面）不同于栅极结构150。辅助电介质199可以具有一种或者多种与栅极电介质159相同的材料，与栅极电介质159相同的结构配置和与栅极电介质159相同的层厚度，或者在至少一个结构特征方面不同于栅极电介质159。辅助材料195可以具有一种或者多种与栅电极155相同的材料。
辅助材料195可以与栅电极155电分离。例如，辅助材料195在无电端子的情况下或者与第一负载电极310电连接。从不带肖特基接触的类似的器件出发，在仅略微改变针对源极区110和体区120的注入掩模以及仅略微改变栅电极155和辅助材料195的用于进行接触的蚀刻掩模的情况下，可以构造图4D的半导体器件500。
图4E示出了半导体器件500，该半导体器件500具有栅极结构150、带漂移区域131的漂移结构130、电流分配区137、第一屏蔽区161、第二屏蔽区162和其他屏蔽区165以及晶体管单元TC，如上文参照图4A-4C中所描述的那样。在第一屏蔽区161和第二屏蔽区162之间的二极管区140是漂移区域131至少两倍高地掺杂。二极管区140的下部部段距第一表面101具有与电流分配区137距第一表面相同的间距，并且可以具有与电流分配区137类似的或相同的竖直掺杂材料浓度分布。电流分配区137的下边沿距第一表面101的间距可以小于、等于或者大于第一、第二和其他屏蔽区161、162、165的下边沿距第一表面101的间距。
第一屏蔽区161、第二屏蔽区162和其他屏蔽区165分别具有子区169，并且在第一表面101与子区169之间具有主区167。在子区169中，在第一屏蔽区161、第二屏蔽区162和其他屏蔽区165中的竖直掺杂材料浓度分布可以分别具有局部最大值。
其他屏蔽区165的子区169可以在横向上分别突出于其他屏蔽区165的主区167的外边沿。然而也可能的是，其他屏蔽区165的子区169在制造公差的范围内在横向上与其他屏蔽区165的主区167的外边沿平齐地结束。
第一屏蔽区161的子区169可以从在第一屏蔽区161的主区167和二极管区140之间的横向边沿回缩。第二屏蔽区162的子区169可以从第二屏蔽区162的主区167的横向边沿对于二极管区140回缩。然而也可能的是，第一屏蔽区161的子区169和/或第二屏蔽区162的子区在制造公差的范围内在横向上与第一屏蔽区161或第二屏蔽区162的主区167的外边沿平齐地结束。
在一方面为第一屏蔽区161、第二屏蔽区162和其他屏蔽区165与邻接的经掺杂的区之间（例如至二极管区140）的过渡部的图示在附图中强烈简化。实际上，过渡部既不沿着平坦的面也不严格正交地走向。更确切地说，过渡部波浪化（英语为：“wavy”）并且有棱角地绘出的跳跃部（Einsprung）实际上是弯曲的。这样波浪化的走向可能引起上文提到的制造公差。
二极管区140具有下部子区148和上部子区142，其中上部子区142可以从第一表面101延伸直至下部子区148。二极管区140的上部子区142在横向上构造在两个相邻的第一和第二屏蔽区161、162的主区167之间，并且具有第一平均宽度w1。下部子区148构造在两个相邻的第一和第二屏蔽区161、162的子区169之间，并且具有第二平均宽度w2。第二平均宽度w2可以为第一平均宽度w1的至少120%。在一些实施例中，第一平均宽度w1和第二平均宽度w2可以相同。下部子区148的竖直伸展v4为至少50nm，例如为至少100nm。
Pn结pn3在一方面为第一屏蔽区161和第二屏蔽区162与另一方面为漂移结构130的部段（尤其是低掺杂的漂移区域131）之间的水平部段的横向宽度明显减小。在一方面为第一屏蔽区161和第二屏蔽区162与另一方面为肖特基接触SC之间的pn结的较大的部分是至二极管区140的pn结，该pn结比漂移区域131更高地掺杂。
由于二极管区140沿着在一方面为第一屏蔽区161和第二屏蔽区162与另一方面为二极管区140之间的pn结的较高的导电能力，所以对于给定的经过肖特基接触SC的电流可以减小沿着pn结的电压降。由此，如下电压可能移位：体区从该电压起承载反向电流。反向电流可以直至仅仅或者近似仅仅比单极性电流更高的电流强度经由肖特基接触SC排出，使得双极退化机制可以尽可能地被抑制。
下部子区148的横向伸展例如可以经过在注入掩模中的开口的宽度变化来调节，用以构造第一屏蔽区161、第二屏蔽区162和其他屏蔽区165的子区169。经过进一步改变注入掩模来构造第一屏蔽区161、第二屏蔽区162和其他屏蔽区165的主区167，也可以减小第一平均宽度w1，使得在上部子区142中，第一屏蔽区161和第二屏蔽区162对肖特基接触SC的屏蔽作用可以进一步被改善。在肖特基接触SC的对置的侧上的两个栅极结构150之间的第二中心到中心间距pt2在此可以保持不变。沿着第一表面101的接触区域的面积和由此对第一屏蔽区161、第二屏蔽区162和其他屏蔽区165以及对源极区110的接触电阻可以保持不受影响。
图5A涉及半导体器件500，该半导体器件500在SiC半导体本体100中具有第一导电类型的二极管区140，其中二极管区140分别与负载电极310形成肖特基接触SC。沿着水平的第一方向，分别在两个相邻的二极管区140之间可以构造至少一个栅极结构150。栅极结构150从第一表面101出发延伸到SiC半导体本体100中。栅极结构150的至少一个第一侧壁151与第二导电类型的体区120邻接，该体区120与负载电极310电连接。
栅极结构150可以构造在具有近似V形的竖直横截面的沟槽。栅电极155可以以沿着栅极结构150的侧壁和底部近似均匀的层厚度来构造。两个侧壁151、152可以平行于晶格平面以相同的或者大致相同的高载流子运动性来构造。
SiC半导体本体100在栅极结构150之间的部段形成第一台面181和第二台面182。第一台面181可以分别包括体区120，该体区120可以从第一相邻的栅极结构150的第二侧壁152延伸直至第二相邻的栅极结构150的第一侧壁151。第一台面181可以分别沿着两个相邻的栅极结构150而具有源极区110。在源极区110之间，体区120可以具有高掺杂的体接触区129，该体接触区129可以从第一表面101出发延伸到体区120中。第一台面181可以分别包括两个晶体管单元TC。
第二台面182同样可以分别包括两个晶体管单元TC，所述晶体管单元TC分别与两个相邻的栅极结构150之一邻接。在这两个晶体管单元TC之间构造在负载电极310与二极管区140之间的肖特基接触SC。在横向方向上，二极管区140可以分别与体区120中的一个和/或与体接触区129中的一个邻接。
在肖特基接触SC的相对置的侧上的两个栅极结构150之间的第二中心到中心间距pt2可以为在第一台面181的两侧的两个相邻的栅极结构之间的第一中心到中心间距pt1的整数多倍。
根据图5B，在肖特基接触SC两侧，深的第一和第二屏蔽区161、162可以从第一表面101出发而延伸到SiC半导体本体100中，其中第一和第二屏蔽区161、162的下边沿距第一表面101的竖直间距v3可以大于在SiC半导体本体100中的栅极结构150的竖直伸展v1。
根据图6，栅极结构150的第一侧壁151和第二侧壁152对于第一表面101竖直地走向。在第一台面181中分别构造两个晶体管单元TC，其中沟槽接触316从第一负载电极310出发延伸到第一台面181和第二台面182中。
栅极结构150、沟槽接触316和第一台面181和第二台面182可以是条带结构。替选地，栅极结构150和/或沟槽接触316可以分别形成网格。替选地，第一台面181和第二台面182可以是网格状地构造的台面的部段。
沟槽接触316的竖直伸展v2可以大致对应于栅极结构150在SiC半导体本体100中的竖直伸展v1。
第一屏蔽区161、第二屏蔽区162和必要时存在的其他屏蔽区165可以具有在沟槽接触316之下高掺杂的屏蔽接触区168，所述屏蔽接触区168可以构造在相应的屏蔽区161、162、165的主部段与沟槽接触316之间。第一屏蔽区161、第二屏蔽区162和必要时存在的其他屏蔽区165的横向伸展可以大于沟槽接触316的相对应的横向伸展。屏蔽区161、162、165可以沿着沟槽接触316的侧壁延伸直至源极区110，其中所述源极区110经过体区120与相邻的栅极结构150保持间隔开。
在第二台面182中，可以在位于其间的二极管区140的两侧分别构造两个沟槽接触316，其中第一屏蔽区161和第二屏蔽区162可以沿着沟槽接触316延伸直至第一表面101，并且与二极管区140形成竖直的pn结pn0。
根据图7的实施形式，二极管区140分别在屏蔽区160和体区120之间从第一表面101延伸直至电流分配区137。
图8A-8C示出了用于制造根据图4E的半导体器件500的方法。在此，图4E的半导体器件500的SiC半导体本体100形成碳化硅衬底的部分，例如形成SiC晶片或者外延层的部分，并且SiC半导体本体100的第一表面101对应于在碳化硅衬底的正面上的主面。
在SiC半导体本体100的第一表面101上沉积第一掩模材料，并且经过光刻方法使第一掩模材料结构化，其中从第一掩模材料得到具有第一开口415的第一注入掩膜410。经过在第一注入掩膜410中的开口415以高注入能量注入受主原子。
图8A示出了第一注入掩模410以及经过被注入的受主原子形成的子区169，所述子区169构造在第一掩模开口415之下并且与第一表面101有间距。
第一注入掩模410被去除。第二掩模层被沉积并且经过光刻方法来结构化。从第二掩模层得到第二注入掩模420。经过在第二注入掩模420中的开口425注入其他受主原子，其中最大注入能量在这种情况下小于在构造子区169时的最小注入能量。
图8B示出了第二注入掩模420以及经过被注入的受主原子形成的主区167，所述主区167在第二开口425之下构造在第一表面101与子区169之间。到SiC半导体本体100在主区167之间的区域中的其他注入形成源极区110、体区120、电流分配区137和二极管区140。其他注入可以在构造子区169和/或主区167之前或者之后实施。栅极沟槽被构造，其中在栅极沟槽的第一侧壁上构造源极区110、体区120和电流分配区137，并且其中在分别同第一侧壁对置的第二侧壁上，构造主区167和子区169。
图8C示出了SiC半导体器件500的具有二极管区140以及第一屏蔽区161、第二屏蔽区162和其他屏蔽区165的部段，如上文在图4E中所描述的那样。
图9A-9C示出了一种方法，其中用于构造子区169的注入掩模得自用于构造主区167的注入掩模。
图9A示出了在第一表面101上的第三注入掩模430。经过在第三注入掩模430中的开口435，受主原子被注入到SiC半导体本体100中。
图9A示出了第一屏蔽区、第二屏蔽区和其他屏蔽区的经过被注入的受主原子形成的主区167。通过选择性地在第三注入掩模430在二极管区140之上的部段处形成间隔431，形成第四注入掩模440。经过在第四注入掩模440中的开口445，以如下注入能量来注入受主原子：所述注入能量高于用于构造主区167的最大注入能量。
图9B示出了经过被注入的受主原子形成的子区169，所述子区169部分地具有小于主区167的横向宽度。
图9C示出了在构造栅极结构150、源极区110、体区120和电流分配区137之后的SiC半导体本体100。

Claims (25)

1.一种半导体器件，其具有：
栅极结构（150），所述栅极结构（150）从第一表面（101）出发延伸到SiC半导体本体（100）中；
在所述SiC半导体本体（100）中的体区（120），所述体区（120）至少与所述栅极结构（150）的第一侧壁（151）邻接；
导电类型为所述体区（120）的导电类型的第一屏蔽区和第二屏蔽区（161，162），其中所述第一屏蔽区和所述第二屏蔽区（161，162）为所述体区（120）至少两倍高地掺杂；以及
二极管区（140），所述二极管区（140）在所述第一屏蔽区和所述第二屏蔽区（161，162）之间与负载电极（310）形成肖特基接触（SC）。
2.根据权利要求1所述的半导体器件，其中，
所述二极管区（140）与所述第一屏蔽区（161）和与所述第二屏蔽区（162）分别形成pn结（pn0）。
3.根据权利要求1或2所述的半导体器件，其中，
所述第一屏蔽区和/或所述第二屏蔽区（161，162）的下边沿距所述第一表面（101）的间距（v3）大于所述栅极结构（150）的竖直伸展（v1）。
4.根据权利要求1至3中任一项所述的半导体器件，进一步具有：
在所述第一表面（101）与所述体区（120）之间的源极区（110），其中所述源极区（110）至少与所述栅极结构（150）的所述第一侧壁（151）邻接。
5.根据权利要求4所述的半导体器件，其中，
所述第一屏蔽区（161）在同所述二极管区（140）对置的侧上与所述体区（120）邻接，并且所述第二屏蔽区（162）与其他体区（120）邻接。
6.根据权利要求5所述的半导体器件，其中，
所述第一屏蔽区和所述第二屏蔽区（161，162）分别在同所述二极管区（140）对置的侧上与各一个接触结构（316）邻接，其中所述接触结构（316）从所述第一表面（101）出发延伸到所述SiC半导体本体（100）中。
7.根据权利要求4所述的半导体器件，其中，
所述第一屏蔽区（161）与所述栅极结构（150）的第二侧壁（152）邻接，并且所述第二屏蔽区（162）与其他体区（120）邻接。
8.根据权利要求7所述的半导体器件，其中，
在所述第一屏蔽区（161）中，掺杂材料浓度具有局部最大值，其中所述局部最大值在所述栅极结构（150）与所述SiC半导体本体（100）的同所述第一表面（101）对置的第二表面（102）之间。
9.根据权利要求7或8所述的半导体器件，其中，
所述第一侧壁（151）平行于第一主晶格平面走向，和/或相对所述SiC半导体本体（100）中的所述第一主晶格平面倾斜最高2°。
10.根据权利要求7至9中任一项所述的半导体器件，其具有多个栅极结构（150），其中所述SiC半导体本体（100）具有：
在两个相邻的栅极结构（150）之间的第一台面（181），其中所述第一台面（181）没有二极管区（140），以及
在两个相邻的栅极结构（150）之间的第二台面（182），其中在所述第二台面（182）中构造二极管区（140），所述第一屏蔽区（161）与所述二极管区（140）邻接，并且所述第二屏蔽区（162）与所述二极管区（140）邻接和与体区（120）邻接。
11.根据权利要求10所述的半导体器件，其具有多个第一台面（181）和第二台面（182），其中，
其间构造有所述第一台面（181）的相邻的栅极结构（150）彼此间以第一中心到中心间距（pt1）构造，其间构造有第二台面（182）的相邻的栅极结构（150）彼此间以第二中心到中心间距（pt2）构造，并且所述第一中心到中心间距（pt1）为所述第二中心到中心间距（pt2）的最少40%和最高60%。
12.根据权利要求10或11所述的半导体器件，其中，
在两个相邻的第二台面（182）之间构造有至少三个第一台面（181）。
13.根据权利要求1至12中任一项所述的半导体器件，其中，
所述第一负载电极（310）具有主层（315），并且在所述主层（315）与所述第一表面（101）之间具有第一子层（311），其中所述第一子层（311）的至少一个部段与所述二极管区（140）邻接。
14.根据权利要求13所述的半导体器件，其中，
所述第一负载电极（310）具有第二子层（312），所述第二子层（312）至少与所述源极区（110）邻接和/或与所述第一屏蔽区和所述第二屏蔽区（161，162）中的至少一个邻接。
15.根据权利要求1至14中任一项所述的半导体器件，其中，
所述第一负载电极（310）具有肖特基接触结构（319），所述肖特基接触结构（319）在竖直方向上经过在如下中间层电介质（210）中的开口朝向所述二极管区（140）延伸：所述中间层电介质（210）将所述栅极结构（150）与所述第一负载电极（310）分离。
16.根据权利要求15所述的半导体器件，其中，
所述肖特基接触结构（319）直接与所述二极管区（140）邻接，与所述第一屏蔽区（161）邻接和与所述第二屏蔽区（162）邻接。
17.根据权利要求1至16中任一项所述的半导体器件，其中，
所述二极管区（140）具有下部子区（148），并且在所述下部子区（148）与所述第一表面（101）之间具有上部子区（142），其中所述下部子区（148）的第二平均宽度（w2）对应于所述上部子区（142）的第一平均宽度（w1）的至少120%。
18.一种半导体器件，其具有：
在SiC半导体本体（100）中的第一导电类型的二极管区（140），其中所述二极管区（140）与负载电极（310）分别形成肖特基接触（SC）；其中，
沿着水平的第一方向（191），分别在两个相邻的二极管区（140）之间构造至少一个栅极结构（150），
所述至少一个栅极结构（150）从第一表面（101）出发延伸到所述SiC半导体本体（100）中，其中，
所述栅极结构（150）的至少一个第一侧壁（151）与第二导电类型的体区（120）邻接，所述体区（120）与所述负载电极（310）电连接。
19.根据权利要求18所述的半导体器件，其中，
第一负载电极（310）具有肖特基接触结构（319），所述肖特基接触结构（319）沿着竖直方向分别经过在如下中间层电介质（210）中的开口延伸至在所述SiC半导体本体（100）中的所述二极管区（140）中的一个：所述中间层电介质（210）将所述栅极结构（150）与所述第一负载电极（310）分离。
20.根据权利要求18至19中任一项所述的半导体器件，其中，
在两个相邻的二极管区（140）之间构造至少三个栅极结构（150）。
21.一种半导体器件，其具有：
栅极结构（150），所述栅极结构（150）从第一表面（101）出发延伸到SiC半导体本体（100）中，其中在所述SiC半导体本体（100）中构造有第一导电类型的漂移区域（131）；
第一台面（181）和第二台面（182），所述第一台面（181）和第二台面（182）在所述SiC半导体本体（100）中布置在所述栅极结构（150）之间；
第二导电类型的体区（120），所述体区（120）布置在所述SiC半导体本体（100）的所述第一台面和第二台面（181，182）中，其中所述体区（120）分别与所述栅极结构（150）中的一个栅极结构的第一侧壁（151）邻接；
第二导电类型的第一屏蔽区（161），所述第一屏蔽区（161）分别与所述栅极结构（150）中的一个栅极结构的第二侧壁（152）邻接；
第二导电类型的第二屏蔽区（162），所述第二屏蔽区（162）分别与在所述第二台面（182）中的体区（120）邻接；以及
导电类型为所述漂移区域（131）的导电类型的二极管区（140），其中所述二极管区（140）在所述第一屏蔽区和所述第二屏蔽区（161，162）之间与负载电极（310）形成肖特基接触（SC）。
22.根据权利要求21所述的半导体器件，其中，
所述第一侧壁（151）平行于在所述SiC半导体本体（100）中的（11-20）晶格平面走向，或者相对所述（11-20）晶格平面倾斜不大于2°。
23.根据权利要求21至22中任一项所述的半导体器件，其中，
在两个相邻的第二台面（182）之间分别构造至少三个第一台面（181）。
24.根据权利要求21至23中任一项所述的半导体器件，其中，
在所述二极管区（140）中的平均掺杂材料浓度高于在所述漂移区域（131）中的平均掺杂材料浓度。
25.根据权利要求21至24中任一项所述的半导体器件，进一步具有：
辅助沟槽结构（190），所述辅助沟槽结构（190）分别在所述二极管区（140）和所述第二屏蔽区（162）之间从所述第一表面（101）出发延伸到所述第二台面（182）中。
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