CN104103501B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种以低成本来实现特性均匀化的电子射线照射的半导体装置的制造方法。从层叠有多片晶片的晶片堆叠体的表面和背面这两个方向照射电子射线。另外,使晶片堆叠体的晶片累计厚度比电子射线的射程要薄。由此,提供一种能够使晶片之间的电气特性极为均匀化、而且能够使电子射线的照射次数减少以降低成本的半导体装置制造方法。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种具有向半导体基板照射电子射线的工序的半导体装置制造方法、以及利用该方法制造而成的半导体装置。
背景技术
一般而言,在少数载流子成为导通载流子的双极型功率半导体装置中,存在p-i-n二极管、绝缘栅型双极晶体管(IGBT)等。双极型功率半导体装置的额定电压的幅度较大,为600V~6500V左右。
另一方面,多数载流子成为导通载流子的是单极型功率半导体装置,其代表为功率MOSFET(MOSFET:绝缘栅型场效应晶体管)。功率MOSFET在正向导通时,利用多数载流子(电子)进行动作。另一方面,在反向偏置时,由p型基极层和n型漂移层以及n型漏极层构成的寄生二极管进行动作。即,少数载流子(空穴)从p型基极层注入到n型漂移层,具有反向导通特性。由此,反向导通时的功率MOSFET成为双极动作。功率MOSFET的额定电压为几10V~1000V左右。
在双极型功率半导体装置的情况下,在导通时,将浓度比漂移层的浓度高几个数量级的载流子(电子、空穴)储存在该漂移层中,由此实现较低的电压降。另一方面,在从导通状态转移到截止状态时,即在开关时,若该储存载流子不被全部清出,则漂移层无法耗尽。因此,在开关时需要一定的时间。因而,如何在维持较低的电压降的同时将储存载流子快速地清出成为兼顾双极型功率半导体装置的低损耗特性和高速开关特性的关键。
作为使双极型功率半导体装置成为高速开关的手段,有电子射线照射。通过向功率半导体装置照射电子射线,从而向半导体基板特别是漂移层导入较大(较深)的晶体缺陷,形成再结合中心。由此,能够缩短开关时间。作为一般的电子射线方法,使电子射线的加速能量成为2MeV~5MeV左右,并向单晶晶片进行电子射线照射。另外,对晶体缺陷浓度的控制通过电子射线的照射剂量来调整。之后,通过在200℃以上500℃以下进行预定时间的退火,从而能够形成再结合中心,使开关高速化。
专利文献1中记载了如下方法:通过将加速能量提高至10MeV,从而向多片硅晶片同时照射电子射线,由此来减少照射次数以实现成本降低。
专利文献2中记载了用于向多片晶片照射电子射线的晶片堆叠体的结构和堆叠体的制造方法。
现有技术文献
专利文献
专利文献1:日本专利特开2004-273863号公报
专利文献2:美国专利第6475432号说明书
发明内容
发明所要解决的问题
在电子射线照射中,一次能够照射的照射剂量一般约为10kGy左右。在为了实现所期望的高速开关特性而所需要的照射剂量为100kGy的情况下,需要照射10次,每一次的偏差会随着照射次数的增加而增加。需要对于所固定的照射剂量照射多次的理由如下:一般在商用领域中,对每一产品的照射量的细微调整成为成本高、生产量降低的原因。因此,若重复进行10次左右的照射,则会在照射剂量中产生20%左右的偏差。该照射剂量的偏差成为半导体基板的晶体缺陷浓度的偏差,因此成为元件特性偏差的原因。
例如,如专利文献1所记载的那样,在一次对多片进行照射的情况下,在离电子射线源最近的晶片与最远的晶片之间,厚度为几mm,因此照射剂量的差异或偏差容易变大。
高速开关特性与电子射线的照射剂量具有正相关性。因此,若电子射线照射的次数较多,则能够缩短开关时间,且能够提高高速开关特性。然而,如上所述由于照射剂量的偏差较多,因此会因晶体缺陷的偏差而发生特性的不均匀。特别是在车载用途的情况下,要求减小偏差和严格的管理,需要能够兼顾电子射线照射的低成本化和提高特性的均匀性的手段。
另外,专利文献2中,未记载向晶片堆叠体照射电子射线的方法。
本发明的目的在于提供一种解决上述问题,以低成本来实现特性均匀化的电子射线照射的半导体装置制造方法。
解决技术问题所采用的技术方案
为了达到上述目的,根据权利要求所记载的发明,
采用一种半导体装置制造方法,从层叠两片以上半导体基板而构成的晶片堆叠体的主面照射电子射线,该半导体装置制造方法具有如下工序:
从所述晶片堆叠体的一个主面照射电子射线的第一照射工序;以及
以与所述电子射线的照射中的加速能量相同的加速能量,从所述晶片堆叠体的另一个主面照射电子射线的第二照射工序。
所述第二照射工序的照射剂量也可与所述第一照射工序的照射剂量相同。
所述第一照射工序的次数与所述第二照射工序的次数也可相同。
所述第二照射工序的照射剂量也可与所述第一照射工序的照射剂量不同。
所述第一和第二照射工序之中的一个照射工序的照射剂量也可是所述第一和第二照射工序之中的另一个照射工序的照射剂量的1%以上且不到100%的值。
也可将所述第一照射工序和所述第二照射工序作为一对,对该一对工序重复进行多次。
也可对所述晶片堆叠体内相邻的半导体基板进行层叠,以使得各自的第一主面之间或第二主面之间彼此相对。
所述晶片堆叠体内的半导体基板厚度的总厚度也可比所述电子射线对于所述半导体基板的射程要薄。
所述晶片堆叠体内的半导体基板厚度的总厚度也可比所述电子射线对于所述半导体基板的射程的一半要薄。
所述第一照射工序中的加速能量也可是使得通过所述第一照射工序导入到两片以上所述半导体基板中的晶体缺陷的浓度分布从所述晶片堆叠体的一个主面朝向另一个主面增加的加速能量。
也可为包括:预先向照射剂量监视器照射电子射线,以获取从所述晶片堆叠体的一个主面到另一个主面的多个半导体基板的照射剂量数据的获取工序;以及
根据该获取工序所获得的所述照射剂量数据,对与照射至所述照射剂量监视器时的加速能量相同的电子射线的所需照射量及其照射次数进行计算的计算工序,基于该所需照射量及其照射次数来进行所述第一照射工序和所述第二照射工序。
也可为所述获取工序中,将所述晶片堆叠体内的半导体基板中的离照射所述电子射线的电子射线源最近的半导体基板的照射剂量设为x,
所述获取工序中,将所述晶片堆叠体内的半导体基板中的离照射所述电子射线的电子射线源最远的半导体基板的照射剂量设为y,
所述计算工序中,将半导体基板所需的最低所需照射剂量设为D,使所述第一照射工序和第二照射工序的合计电子射线照射次数成为2D/(x+y)。
也可为在所述第二照射工序之后,还包括进行热处理的电子射线照射后热处理工序。
所述电子射线照射后热处理工序的气氛中也可包含氢。
也可为在所述电子射线照射后处理工序之前,还包括形成表面电极的工序。
也可为,在所述电子射线照射后处理工序之后,还包括形成表面电极的工序。
所述表面电极也可包含势垒金属。
采用由上述的制造方法制造而成的半导体装置。
发明效果
本发明中,能够以低成本来实现特性均匀化的半导体装置制造方法。
附图说明
图1是本发明的实施方式1所涉及的半导体装置制造方法的要部制造工序图。
图2是本发明的实施方式2所涉及的要部制造工序图。
图3是本发明的实施方式3所涉及的要部截面结构图。
图4是本发明的实施方式4所涉及的要部截面结构图。
图5是表示半导体晶片的相对照射剂量的分布图。
图6是表示本发明的实施方式2所涉及的半导体晶片的相对照射剂量的分布图。
图7是本发明的实施方式5所涉及的特性图。
图8是本发明的实施方式6所涉及的特性图。
图9是本发明的实施方式6所涉及的特性图。
图10是表示本发明的实施方式1所涉及的MOSFET的制造方法的制造工序的要部剖视图。
图11是表示本发明的实施方式1所涉及的MOSFET的制造方法的制造工序的要部剖视图。
图12是表示本发明的实施方式1所涉及的MOSFET的制造方法的制造工序的要部剖视图。
图13是表示本发明的实施方式1所涉及的MOSFET的制造方法的制造工序的要部剖视图。
图14是表示本发明的实施方式1所涉及的MOSFET的制造方法的制造工序的要部剖视图。
图15是表示本发明的实施方式1所涉及的MOSFET的制造方法的制造工序的要部剖视图。
图16是表示本发明的实施方式1所涉及的MOSFET的制造方法的制造工序的要部剖视图。
图17是表示本发明的实施方式1所涉及的MOSFET的制造方法的制造工序的要部剖视图。
图18是表示本发明的实施方式1所涉及的半导体装置制造方法的制造工序流程图。
图19是表示本发明的实施方式1所涉及的半导体装置制造方法的其他制造工序流程图。
图20是表示本发明的实施方式1所涉及的半导体装置制造方法的其他制造工序流程图。
图21是表示本发明的实施方式1所涉及的半导体装置制造方法的其他制造工序流程图。
图22是表示本发明的实施方式1所涉及的半导体装置制造方法的其他制造工序流程图。
图23是表示本发明的实施方式1所涉及的半导体装置制造方法的其他制造工序流程图。
图24是表示本发明的实施方式7和8所涉及的半导体装置制造方法的制造工序流程图。
图25是表示本发明的实施方式7和8所涉及的半导体装置制造方法的其他制造工序流程图。
图26是表示本发明的实施方式6所涉及的半导体晶片的相对照射剂量的分布图。
具体实施方式
下面,对本发明的实施方式进行说明。在以下的说明中,将从电子射线照射装置照射到被照射体(半导体晶片等)的电子射线的照射量(剂量等)作为电子射线照射量。另外,将被照射了电子射线的被照射体所受到的剂量作为照射剂量。该照射剂量是由电子射线的照射量、和非照射体的组分(原子、分子的结构)等决定的剂量。
(实施方式1)
对本发明的实施方式1的半导体装置制造方法进行说明。
图1是本发明的一个实施例所涉及的半导体装置制造方法,是按照工序顺序示出的要部制造工序图。
例如,在表面11上,使具有形成了多个纵型MOSFET的MOS栅极和源极电极等的表面部16的两片半导体晶片10夹着高分子材料的隔离件依次层叠,并放入到专用的高分子材料壳体中。这里,形成于表面11的MOSFET的表面结构是相对于半导体晶片10的直径极为微细的结构,因此省略对表面结构的描述。半导体晶片有硅、SiC、GaN等。本实施方式1中,使用了硅。由此,形成半导体晶片10的晶片堆叠体100。每一片半导体晶片10的厚度例如为200μm~1000μm左右。另外,层叠成以使得第二块半导体晶片10的表面11与第一片半导体晶片10的背面12相对。
接着,从晶片堆叠体100内的半导体晶片10的表面侧,进行第一电子射线照射31。第一电子射线照射31的加速能量例如为5MeV左右。一次电子射线照射量为20kGy,照射10次。至此为止的工序是图1(a)所示的工序,作为第一电子射线照射工序。
接着,使上述高分子材料壳体的上下反转(壳体的反转20),从晶片堆叠体100内的半导体晶片10的背面12一侧进行第二电子射线照射32。照射的加速能量为与前工序相同的5MeV。另外,一次电子射线照射量为20kGy,照射10次。由此,所有电子射线照射量成为与前工序相同的值。该工序是图1(b)所示的工序,作为第二电子射线照射工序。
之后,从晶片堆叠体取出半导体晶片10,对取出的半导体晶片10进行热处理。利用该热处理,使MOSFET的沟道附近的缺陷恢复。热处理的温度例如为320℃~380℃左右。
热处理工序之后,经过在半导体晶片10的背面形成电极的工序,完成晶片制造处理。
接着,预先说明电子射线照射前后的工序。图10~17是表示更具体的半导体装置的制造方法的剖视图。本实施方式1中,将半导体装置作为MOSFET、特别是超结型MOSFET进行说明。表面结构由使进行开关的电流(主电流)从半导体基板的表面流到背面的活性区域;以及包围活性区域、且利用扩展成断开状态的耗尽层使在活性区域的外周表面增加的电场强度降低的电场缓和区域、即接合末端区域这两个区域构成。活性区域中,并排地设置流过主电流的源极电极、以及向MOS栅极发送信号的栅极电极。此外,图10~图17及以下的说明中,半导体晶片10的截面是上述晶片堆叠体中的任意一片半导体晶片的截面。另外,虽然半导体以硅作为示例,但即使是碳化硅(SiC)、氮化镓(GaN)、砷化镓(GaAs)这样的化合物半导体也同样成立。
首先,如图10所示,形成半导体基板56。例如将CZ(直拉法:Czochralski法)硅晶片(n型高浓度基板)作为n型漏极层42,该CZ硅晶片是将锑或砷等n型杂质(掺杂物)高浓度地掺杂成过饱和的程度为止而形成的。在n型漏极层42的一个表面(表面)上,使杂质浓度比n型漏极层42低的n型漂移层41以预定的杂质浓度和厚度进行外延生长。此时的掺杂物例如为磷。接着,在使预定厚度的n型层进行外延生长之后,向预定部位有选择地通过离子注入等方式导入p型掺杂物(例如硼)。在重复进行多次从该n型层的外延生长到p型掺杂物的离子注入为止的工序之后,施加热处理以使其激活。由此,并排地设有n型层和p型层的并排pn结构55、即将n型第一柱层43、p型第二柱层44并排地形成的超结漂移结构形成在n型漂移层41的表面。n型第一柱层43的杂质浓度也可比n型漂移层41的杂质浓度要高。n型漂移层41的厚度也可为0μm(即未形成)~30μm左右。n型第一柱层43和p型第二柱层44的厚度也可为20μm~60μm。
其次,在活性区域的周边形成未图示的保护环等接合末端区域。接着,如图11所示,在活性区域中,在n型第一柱层43和p型第二柱层44的表面,有选择地形成栅极绝缘膜45和栅极电极46。通过离子注入和热处理来形成p型基极层48和n型源极层49,以使得与该栅极绝缘膜45和栅极电极46进行自对准。接着,利用公知的PSG膜、BPSG膜等来形成层间绝缘膜47,以使得覆盖栅极电极46,进一步有选择地蚀刻层间绝缘膜47以使p型基极层48和n型源极层49的表面露出,从而形成开口部。至此为止,在活性区域中形成MOS栅极结构(表面结构)。
在对层间绝缘膜进行退火之后,利用铝硅合金膜等,形成源极电极50,通过热处理来进行烧结。此时,也可在形成上述铝硅合金膜等之前,形成将钛(Ti)、钨(W)、钴(Co)等作为含有金属的势垒金属。如上所述,形成表面电极(源极电极50),完成基本的MOSFET结构。此外,至此为止的加热历史如下:直到层间绝缘膜47的退火为止例如为900℃以上,源极电极的烧结例如为200~500℃左右。另外,也可在烧结之后,利用聚酰亚胺膜等来形成公知的表面保护膜(钝化膜)。
接着,如图12所示,例如从晶片的表面侧以预定的剂量进行第一电子射线照射31。箭头示出照射电子射线的方向。
接着,如图13所示,对于通过第一电子射线照射31而形成了栅格缺陷51(主要是点缺陷)的晶片,如图1所说明的那样,使晶片壳体反转,从晶片的背面侧以与第一电子射线照射31相同的剂量进行第二电子射线照射32。图13中的×标记是示意性地示出栅格缺陷51的标记,并非严密地示出栅格缺陷51的位置和分布状态。此外,第二电子射线照射32中,从射线源向晶片壳体的电子射线的照射方向与第一电子射线照射31相同。第二电子射线照射32中,通过使晶片壳体反转,从而从晶片的另一个主面(图13中为背面侧)进行电子射线照射。即,图13中,示出了通过使表示第二电子射线照射的箭头与第一电子射线照射31相反,从而进行了图1中的壳体反转20。
接着,如图14所示,通过在第一电子射线照射31以外增加第二电子射线照射32,从而使栅格缺陷51增加,对由此得到的整个照射晶片,进行热处理(电子射线照射后热处理)。电子射线照射后热处理的目的在于,通过将利用第一电子射线照射31和第二电子射线照射32导入后的栅格缺陷51的缺陷密度降低至预定值,从而使内置于MOSFET的内置二极管(也称为寄生二极管、反向导通二极管)的反向恢复时间成为所期望的值。内置二极管是由MOSFET的p型基极层48-p型第二柱层44-n型第一柱层43-n型漂移层41-n型漏极层42构成的二极管。另外,在进行电子射线照射而不进行热处理的状态下,栅格缺陷51的密度过大,在反向导通时并排pn结构55和n型漂移层41中储存的载流子浓度变小,内置二极管的正向电压降的值比所期望的值要高。因此,利用电子射线照射后热处理,还具有使栅格缺陷51的密度降低、且使正向电压降的值下降至预定值的效果。另外,还具有如下目的:形成MOSFET的沟道(形成在p型基极层48的与栅极绝缘膜之间的界面上的电子反转层)的p型基极层48附近的缺陷恢复。由此,可抑制通过电子射线照射所产生的栅极阈值的变动。
图15是表示通过电子射线照射后热处理使栅格缺陷51的缺陷密度降低后的状态的示意图。例如利用可得到均匀热量(相同的温度分布)的电炉来进行该电子射线照射后热处理。由此,照射电子射线后的所有晶片的栅格缺陷51的密度在维持电子射线两面照射所得到的密度分布的均匀性的同时,同样地降低,其结果是,所有晶片都具备相同程度的、所期望的栅格缺陷密度。
接着,如图16所示,对于位于晶片背面侧的n型漏极层42(上述n型高浓度基板)进行研磨52,从而使晶片的厚度变薄。作为该薄片化的目的,由于本申请的半导体装置一般经由焊料搭载于金属框上,因此,可使因半导体装置与金属框之间的热膨胀系数的不同而产生的应力得到缓和。另外,通过使电流导通方向的厚度变薄,从而还具有降低MOSFET导通时的电阻(导通电阻)的效果。而且,通过薄片化,还具有如下效果:降低MOSFET的热容量,较易使得动作时的发热从基板的两个表面逃逸,降低MOSFET的动作温度。
最后,如图17所示,在晶片的背面以n型形成高浓度的n型接触层54,形成漏极电极53。关于n型接触层54,例如若向背面离子注入磷之后,对注入面进行激光退火,则能够在没有表面电极熔融或p型基极层、并排pn结构等pn结的形状变化这样的热影响的情况下,形成低电阻的欧姆接触。此外,在对n型高浓度基板的掺杂物使用砷的情况下,也可省去n型接触层54。这是因为:砷的饱和浓度比锑高一个数量级以上,即使不形成n型接触层54也能形成与漏极电极53之间的欧姆接触。以上,通过电子射线照射的两面照射来完成具有均匀的缺陷密度分布的超结型MOSFET60。
图18和图19中示出了上述本发明的半导体装置的形成流程。图18是表示本发明的实施方式1所涉及的半导体装置制造方法的制造工序流程图。图18中,在形成层间绝缘膜为止的表面结构形成工序(步骤S1)之后,进行源极电极等的表面电极形成工序(步骤S2)。接着,也可进行用于提高耐湿性的表面保护膜形成工序(步骤S3)。接着,以预定的剂量从晶片的表面进行第一电子射线照射工序(步骤S4),使晶片壳体反转,从晶片的背面进行与S4相同的剂量的第二电子射线照射工序(步骤S5)。接着,以预定的温度和时间进行电子射线照射后热处理(步骤S6),在维持均匀性的同时使栅格缺陷的密度降低至所期望的值。之后,进行利用研磨使晶片的厚度变薄的基板薄片化工序(步骤S7),进行在研磨面上形成高浓度的n型接触层的背面接触层形成工序(步骤S8),最后进行漏极电极这样的背面电极形成工序(步骤S9)。此外,n型背面接触层形成工序S8在对n型高浓度基板的掺杂物使用砷的情况下也可省去。
此外,也可将第一电子射线照射工序(步骤S4)和第二电子射线照射工序(步骤S5)调换。即,也可首先从晶片的背面侧进行第二电子射线照射工序(S5),接着使晶片壳体反转,从晶片的表面侧进行第一电子射线照射工序(S4)。图19是表示本发明的实施方式1所涉及的半导体装置制造方法的其他制造工序流程图。如图19所示,在步骤S5的工序之后进行步骤S4的工序。
而且,也可将S4和S5以外的各工序(步骤)适当地进行调换。例如,也可在第一电子射线照射工序S4或第二电子射线照射工序S5之后进行表面保护膜形成工序S3。图20是本发明的实施方式1所涉及的半导体装置制造方法的其他制造工序流程图。如图20所示,也可在第一电子射线照射工序S4和第二电子射线照射工序S5之后进行表面保护膜形成工序S3,然后进行电子射线照射后热处理工序的步骤S6。
而且,也可在电子射线照射后热处理工序S6之后进行表面保护膜形成工序S3。图21是表示本发明的实施方式1所涉及的半导体装置制造方法的其他制造工序流程图。如图21所示,也可在电子射线照射后热处理工序S6之后,进行表面保护膜形成工序S3。特别是,利用聚酰亚胺这样的有机膜所进行的表面保护膜的形成与电子射线照射后的热处理温度(例如300~350℃)相比为相同程度或者要高一些(例如350~400℃),因此可先进行各个处理中处理温度较高的那个处理。由此,利用电子射线照射后热处理工序S6能够将电子射线照射所得到的栅格缺陷密度降低至所期望的值,并且在此之后的工序的处理温度下防止预料不到的栅格缺陷密度的降低。
另外,也可使第一电子射线照射工序S4、第二电子射线照射工序S5和电子射线照射后热处理S6在背面电极形成工序S9之后。图22是表示本发明的实施方式1所涉及的半导体装置制造方法的其他制造工序流程图。如图22所示,也可使第一电子射线照射工序S4、第二电子射线照射工序S5和电子射线照射后热处理S6在背面电极形成工序S9之后。由此,在背面接触层形成或背面电极形成的处理温度比电子射线照射后热处理工序S6的处理温度要高的情况下,利用电子射线照射后热处理工序S6能够将电子射线照射所得到的栅格缺陷密度降低至所期望的值。而且,能够在电子射线照射后热处理工序S6以后的工序的处理温度下防止预料不到的栅格缺陷密度的降低。
或者,也可在表面结构形成工序S1之后且表面电极形成工序S2之前进行。图23是表示本发明的实施方式1所涉及的半导体装置制造方法的其他制造工序流程图。如图23所示,在表面结构形成工序S1之后,进行第一电子射线照射工序S4、第二电子射线照射工序S5和电子射线照射后热处理S6。之后,也可进行表面电极形成工序S2以后的工序。此外,对于该图23所示的工序的顺序进行后述。另外,图20~图23中的第一电子射线照射工序S4和第二电子射线照射工序S5也可如上述图19所示的那样调换顺序。
接下来,对于电子射线照射后热处理和栅极阈值之间的关系进行说明。通过电子射线照射,与不进行电子射线照射时相比,栅极阈值降低。关于该栅极阈值降低的应对策略,可通过预先改变p型基极层的杂质浓度或栅极绝缘膜的厚度来应对,也可通过使形成沟道(电子反转层)的p型基极层的与栅极绝缘膜之间的界面附近所产生的栅格缺陷恢复来应对。这是因为:因栅格缺陷而发生变动的栅极阈值可能会长期地变动,可能会使MOSFET的长期可靠性降低。该栅极阈值的降低可通过电子射线照射后热处理来恢复,此时可使电子射线照射后热处理的气氛成为含氢气氛。其原因在于,对于上述界面附近的栅格缺陷特别是悬空键,使氢成为末端,能够降低缺陷对于沟道(电子反转层)的影响。
此外,在电子射线照射后热处理的阶段,如果已经在表面电极(源极电极)上形成有钛(Ti)等势垒金属,则栅极阈值的恢复程度变弱。因此,在形成有钛等的情况下,也可预计栅极阈值降低,使形成p型基极层时的离子注入量的浓度变高等,如上所述那样预先调整阈值。或者,如图23所示,也可使包含势垒金属的表面电极形成工序S2在电子射线照射后热处理工序S6之后。由此,能够在不受到势垒金属的影响的情况下,用氢使沟槽附近的悬空键成为末端。在该图23所示的工序顺序的情况下,只要使表面电极形成工序的处理温度比电子射线照射后热处理工序S6的处理温度(例如300~380℃)要低(例如200~350℃)即可,可进行势垒金属的低温溅射等。由此,利用电子射线照射后热处理工序S6能够将电子射线照射所得到的栅格缺陷密度降低至所期望的值,并且在此之后的工序的处理温度下防止预料不到的栅格缺陷密度的降低。
接下来,对本发明的具体的技术特征进行说明。
图5是表示从层叠有任意厚度的半导体晶片10(硅)的晶片堆叠体100的单面侧照射电子射线时的、半导体晶片10的相对照射剂量相对于半导体晶片10的累计厚度(总厚度)的分布图。纵轴的相对照射剂量(以下称为相对剂量)是对半导体晶片10的电子射线照射面的照射剂量进行标准化后的值。如下所述,半导体晶片10为多个时的电子射线照射面是电子射线最初入射的半导体晶片10的入射面。电子射线根据半导体(硅)的电子阻止能力和电子射线的加速能量,在半导体中产生照射剂量分布。该照射剂量的分布形状与通过照射电子射线而在半导体中生成的晶体缺陷的浓度分布的形状基本一致。即,晶体缺陷的浓度分布由照射到半导体的照射剂量来决定,因此一般接近于高斯分布。因此,如图5所示,若电子射线的加速能量变高,则射程Rp也变高。
实际上,如图5所示,从半导体晶片10的最表面直到Rp的前方(几mm左右)为止,照射剂量(或晶体缺陷浓度)分布可视作以一次函数的方式单调增加。因此,电子射线入射的最表面的半导体晶片10、和接近Rp的半导体晶片10中,照射剂量有将近40%的差异。这样的照射剂量的偏差会破坏半导体晶片10之间的晶体缺陷密度分布的均匀性,成为特性的偏差。如果如本实施方式1那样采用功率MOSFET,则会对内置二极管的导通损耗(正电压降)和反向恢复特性(反向恢复时间、反向恢复最大电流等)的特性偏差造成影响。
为了避免这样的晶片堆叠体100内的半导体晶片10之间的照射剂量的偏差,如上所述那样,使高分子材料壳体的上下反转,还以相同的照射条件从晶片堆叠体100的背面侧照射电子射线。下面,将该照射方法称为两面照射。另外,为了与两面照射进行区别,将现有的仅来自单面的电子射线照射方法称为单面照射。
(实施方式2)
图2是表示实施方式2所涉及的半导体装置的制造工序的图。与实施方式1的不同点在于,重叠两片以上、例如10片的半导体晶片10以形成晶片堆叠体100。
由图5可知,晶片堆叠体100的半导体晶片10的片数越多,则单面照射所得到的照射剂量的偏差(差异)越大。与此相对地,通过进行从晶片堆叠体100的两侧照射电子射线的两面照射,从而即使晶片堆叠体100内的片数较多,也能够得到极高的照射剂量(晶体缺陷密度分布)的均匀性。
特别是,晶片堆叠体100的片数越是增加,本发明的两面照射所得到的缺陷密度分布的均匀化的效果越好。下面对于该作用效果进行说明。图6是表示从晶片堆叠体100的表面侧和背面侧以相同条件(加速能量、电子射线照射量)对电子射线进行两面照射时的相对照射剂量分布的分布图。与图5相同,纵轴的值对晶片堆叠体100中最靠近电子射线源的半导体晶片10的最表面的照射剂量进行了标准化。第一电子射线照射工序S4所得到的第一照射剂量分布13、和第二电子射线照射工序S5所得到的第二照射剂量分布14相对于晶片堆叠体100的大致中间成为线对称的分布。第二电子射线照射工序S5结束后的晶片堆叠体100内的半导体晶片10的照射剂量分布变成总照射剂量分布15。在比第一照射剂量分布13成为最大值的射程(Rp1)和第二照射剂量分布14的射程(Rp2)分别更靠照射面一侧的区域A中,总照射剂量分布15大致恒定,可知均匀性较好。特别是,区域A中的照射剂量分布的幅度(标准偏差)约为0.5%,与单面照射时的偏差(40%左右)相比均匀性变好。
实际上,虽然两面照射中的从第一和第二单面照射时的电子射线照射量比仅单面照射时的电子射线照射量要小,但即使考虑了这一点,也可知两面照射时的缺陷密度分布的均匀性极高。此外,对于两面照射中的电子射线照射量的计算方法进行后述。
电子射线的多次两面照射中,也可将来自表面的一次照射和来自背面的一次照射作为一对,重复进行多次这一对照射。或者也可为,首先进行多次来自表面的照射,然后进行多次来自背面的照射。工序中的步骤数量是后者较少,但需要注意使来自表面侧的照射次数和来自背面侧的照射次数相同。
(实施方式3)
图3是表示实施方式3所涉及的半导体装置的制造工序中的截面的图。与实施方式1的不同点在于,使与第一片半导体晶片10的背面12相对的第二片半导体晶片10的表面成为相同的背面12。进行两面照射的优点如图6所示在于提高照射剂量(或者晶体缺陷密度)分布的均匀性。这里,如本实施方式3所示,通过交替地配置表面11和背面12,从而能够进一步吸收晶片之间的偏差。由此,能够进一步提高元件特性的均匀性。
(实施方式4)
图4是表示实施方式4所涉及的半导体装置的制造工序中的截面的图。与实施方式2的不同点在于,使相邻的半导体晶片10彼此相对的面如实施方式3那样,成为表面11之间或背面12之间来进行层叠,从而形成晶片堆叠体100。
将配置有多个纵型MOSFET的例如10片(1片的厚度为200μm~1000μm左右)的半导体晶片10如图4所示那样,全部如表面-背面、背面-表面、表面-背面那样重复地重叠,并放入到专用的高分子材料壳体中。
接着,将加速能量设为10MeV,照射电子射线。照射量为:重复进行20次10kGy,总计200kGy。10MeV的加速能量中,电子射程约为20mm,若为10片左右,则未达到射程,能够对重叠的所有半导体晶片10进行充分的照射。其中,如图5所示,虽然从半导体晶片10的最表面侧到射程为止照射到半导体晶片10的照射剂量(或晶体缺陷密度)增加,但在射程之后急剧减少。因此,作为半导体晶片10的累计厚度的大致目标,需要成为射程以下。在单面照射的情况下,照射剂量在照射电子射线的最表面晶片和其相反侧端部的晶片中会产生40%左右的偏差(不均匀)。特别是,半导体晶片10的片数越是增加,则累计厚度越是增加,其照射剂量和缺陷密度分布的差异变大,不均匀性增加。因此,对于每一个壳体,通过使晶片堆叠体100反转,且利用相同的电子射线照射量来实施两面照射,从而照射剂量的增减相互抵消,能够使特性均匀化。
此外,如图2所示,由于在一个方向上重叠半导体晶片10的作业效率较好,因此也可通过在一个方向上重叠来实施,但偏差会稍大一些(0.1%左右)。因此,在需要进行更加严格的偏差降低和管理的情况下,可采用本实施方式4。
(实施方式5)
图7是表示实施方式5所涉及的半导体装置的特性的图。
根据发明人进行潜心研究后所得的结果可知,若将晶片堆叠体100的硅基板中的电子射线的射程Rp(mm)设为y,将电子射线的加速能量E(MeV)设为x,则可利用y=5.0×10-74-9.0×10-53+0.0046x2+2.2591x-0.3599的公式来描述。对于该公式进行制图得到图7。即,若将晶片堆叠体100的晶片累计厚度设为W(mm),则将W设为电子射线的射程Rp的例如80%,利用上式计算出该0.8Rp时的电子射线的加速能量,进行电子射线的两面照射。由此,能够一次性(对应于所需照射量的照射次数)对晶片堆叠体100内的多片半导体晶片10进行电子射线照射,而且能够得到均匀性极高的照射剂量缺陷密度分布。
或者,也可根据电子射线照射装置中可实现的加速能量E,利用上述公式计算出射程Rp,并根据该值得到使晶片累计厚度成为Rp以下、例如0.8Rp的W。
而且优选为,若将晶片累计厚度W设为射程Rp的50%,则能够进一步提高晶体缺陷密度的均匀性。特别是,从晶片堆叠体100的最表面晶片一侧起直到几mm左右的累计厚度为止,缺陷密度分布大致以一次函数的方式增加。因此,例如在射程为20mm的情况下,通过使用比射程充分短的区域、例如10mm左右以下,从而能够提高均匀性。
(实施方式6)
对于上述实施方式1和2中的两面照射的照射次数进行说明。
在对于晶片堆叠体100,仅通过单面照射来进行电子射线照射,向半导体晶片10导入缺陷,在此情况下,最靠近电子射线源的晶片的照射剂量最低。电子射线照射以缩短反向恢复时间或开关时间的目的来进行,因此需要以最靠近电子射线源的半导体晶片10中能够实现所期望的特性的照射剂量来进行电子射线照射。例如,为了得到所期望的特性,考虑半导体晶片10的每一片所需的照射剂量为100kGy的情况。此时,如上所述,需要照射成以使得晶片堆叠体100中最靠近电子射线源的晶片的照射剂量成为100kGy。因此,将电子射线的加速能量在例如4MeV到10MeV的范围内固定于预定的加速能量。利用该加速能量,对于晶片堆叠体100的一个主面侧,进行每一次电子射线照射量为10kGy的电子射线照射,且重复进行10次。这样的话,在晶片堆叠体中离电子射线源最远的另一个主面侧的晶片中,电子射线的照射剂量例如成为150kGy,成为过量50kGy的照射剂量。
为了减小上述照射剂量的差异,需要掌握晶片堆叠体内的照射剂量分布。关于照射剂量的确认,可考虑在每次照射时都准备监视器用的剂量测定芯片等,与晶片一起装入晶片堆叠体中,通过照射电子射线来评估该剂量。然而,每次照射都准备监视器的话,则会降低作业效率。
因此,可通过事先以较低的照射剂量向监视器照射电子射线,从而预先掌握照射剂量的分布比例。较低的照射剂量是指例如在电子射线照射装置中、一次能够照射的电子射线照射量中被照射体的照射剂量等。若考虑使加速能量、电子射线的照射剂量等照射条件固定的情况,则照射剂量在晶片堆叠体的深度方向上的分布比例固定,而与照射剂量的大小无关。因而,即使在制造需要例如相当于600kGy的照射剂量的半导体装置的情况下,也无需对600kGy那么高的剂量进行监视,只要以10kGy左右获取该分布数据即可。照射到监视器的电子射线照射量例如也可为照射装置的最小照射单位。
图8是表示晶片堆叠体100的最靠近电子射线源的半导体晶片10中的照射剂量为10kGy时的、晶片堆叠体100内的半导体晶片10的照射剂量分布的图。这里,横轴的“底侧”是指晶片堆叠体100内的半导体晶片10之中离电子射线源最远的半导体晶片10。如图8所示可知,每一晶片的照射剂量随着远离电子射线源,大致呈线性地增加。
假设位于晶片堆叠体100的最表面(最靠近电子射线源)的半导体晶片10的照射剂量为x,最底面(离电子射线源最远)的晶片的照射剂量为y。在照射剂量相对于离电子射线源的距离呈线性地增加的情况下,其平均值大致为(x+y)/2。因此,在x<y的条件下,将一次的电子射线照射量设为上述的照射剂量x,将所期望的特性所需的最低所需照射剂量设为D。此时,若只是单面照射,则所需的电子射线照射的照射次数为D/x次。另一方面,在进行两面照射的情况下,两面合计的照射次数成为使D除以上述平均照射剂量(x+y)/2后的次数,因此成为2×D/(x+y)次。即,相对于单面照射的次数,两面照射的次数少了2x/(x+y)<1的比例即可。因此,不仅能实现上述那样的照射剂量的晶片之间的均匀性,而且还能通过减少照射次数等实现低成本化。
<实施例>
对本实施方式6中的具体实施例进行说明。基于如图8那样得到的照射剂量分布,计算实际的照射量,计算出所期望的倍数的照射。图8所示的示例中,照射剂量的平均值(中心值)为(10kGy+15kGy)÷2=12.5kGy。这意味着在两面照射中,与利用单面照射对于最表面晶片的电子射线照射量相比,实质上一次照射所得到的剂量成为1.25倍。即,与利用单面照射实施相同的照射的情况相比,两面照射中只要80%的次数即可。
图9是在得到图8的分布数据之后,根据该数据设定电子射线照射的次数,实际进行电子射线照射时的晶片堆叠体内的晶片照射剂量分布。如图9所示,为了得到600kGy,将单面照射中每一次照射到硅的电子射线照射量设为20kGy,总计需要30次的照射。与此相对地,两面照射中,在第一电子射线照射工序S4中,将每一次的电子射线照射量设为20kGy,进行12次照射。接下来使晶片堆叠体反转,进行第二电子射线照射工序S5。在第二电子射线照射工序S5中,每一次的电子射线照射量与第一电子射线照射工序S4相同,都为20kGy,实施12次。其结果是,能够以单面照射时最表面晶片上的照射剂量为480kGy(20kGy×12次)的照射量来使堆叠体整体照射剂量成为600kGy。
同样地,若每一片晶片需要100kGy的照射剂量,则可将最表面晶片的照射量设为对应于80kGy的照射量,在第一电子射线照射工序S4和第二电子射线照射工序S5中分别设为40kGy。同样地,若每一片晶片需要1000kGy的照射剂量,则可将最表面晶片的照射量设为对应于800kGy的照射量,在第一电子射线照射工序S4和第二电子射线照射工序S5中分别设为400kGy。
这里,若第一电子射线照射工序S4和第二电子射线照射工序S5的照射剂量的总计值即整体照射剂量(也称为总照射剂量)相同,则也可将第一电子射线照射工序S4的照射剂量(每一次的照射剂量、其照射次数)设为与第二电子射线照射工序S5的照射剂量(每一次的照射剂量、其照射次数)不同的值。其原因在于:通过使电子射线照射从仅来自单面侧的照射变成为来自两面的照射,从而照射剂量相对于硅厚度的偏差(差异)必然减小。作为简化的假想示例,考虑从表面侧以预定的加速能量、例如图5那样以10MeV进行照射剂量为100kGy的电子射线照射,另一方面,从背面侧以表面侧的100倍以上的加速能量即1GeV进行电子射线照射的情况。考虑到1GeV的电子射线照射的照射剂量分布相对于10MeV的照射剂量分布由于射程充分长,因此大致平坦。即使将1GeV的电子射线照射的照射剂量设为来自表面侧的照射剂量的10%即10kGy,两面照射后的照射剂量分布也成为平均110kGy的照射剂量的分布。在仅单面照射的情况下,若来自表面侧的10MeV的照射剂量的相对剂量的最大值为1.5,最小值为1.0,则相对剂量的最大值与最小值之比为1.5。与此相对地,若从背面侧以照射剂量10kGy照射电子射线,则会提高对应于该量的照射剂量,因此从背面侧照射之后的相对剂量的最大值与最小值之比成为(1.5+0.1)/(1.0+0.1)=1.45,使偏差可靠地减小。
图26是表示本发明的实施方式6所涉及的半导体晶片的相对照射剂量的分布图。长虚线示出仅从单面侧(例如表面侧)以10MeV照射任意照射剂量a(单位例如为kGy)的电子射线时的相对剂量的分布。与此相对地,实线示出从表面侧以相同的加速能量进行照射剂量为0.5a的照射、从背面侧也进行照射剂量为0.5a的照射即两面照射时的相对剂量的分布。a的系数如上所述,修正为以使得整体照射剂量与仅单面照射的整体照射剂量相同。
这里,将使来自一个主面侧(例如背面侧)的电子射线的照射剂量除以来自另一个主面侧(例如表面侧)的电子射线的照射剂量后得到的值定义为剂量比。长虚线示出的剂量比为0.5a/0.5a=1.0。另外,对于剂量比为1.0以上的值,若取其倒数,则与只是将表面侧和背面侧的照射方向调换的情况等价。因而,剂量比的范围大于0且为1以下。剂量比为0是指单面照射。
图26中的短虚线表示从表面侧同样地以照射剂量0.4a、从背面侧以照射剂量0.6a对电子射线进行两面照射时的相对剂量的分布。剂量比为1.5。而且,一点划线表示从表面侧同样地以照射剂量0.66a、从背面侧以照射剂量0.33a对电子射线进行两面照射时的相对剂量的分布。剂量比为0.5。相对于仅单面照射的长虚线,相对剂量分布最接近于平坦的是表面侧和背面侧的照射剂量相同即剂量比为1.0的情况。另一方面,即使在来自背面侧的照射剂量为来自表面侧的照射剂量的1.5倍的情况下,同样地在表面侧的0.5倍的情况下,即在来自表面侧的照射剂量和来自背面侧的照射剂量不同的情况下,相对剂量分布与单面照射相比,最大值与最小值之比也会变小,可知相对剂量分布的偏差得到改善。这样,若对晶片(堆叠体)的电子射线照射采用两面照射,则即使来自表面侧与来自背面侧的剂量比不同,偏差也能得到改善。
理论上,即使例如剂量比为0.1或其以下,如上所述偏差也能得到改善。另一方面,在实际的照射中,照射剂量之比可为0.1~1的范围的值,进一步可为0.2~1的范围的值,优选可为0.5~1的范围的值,更优选可为0.8~1的范围的值,进一步优选可为0.9~1的范围的值。由此,显然相对剂量的偏差的改善程度变小。其结果是,能够可靠地反映到MOSFET的内置二极管的反向恢复特性等这样的器件电特性的偏差降低。换言之,例如在多个晶片堆叠体中,即使在来自一个表面的照射剂量和来自另一个表面的照射剂量不同的条件下,只要电子射线的照射为两面照射,则各晶片的电特性的偏差也足够小。
(实施方式7)
实施方式7是将实施方式1的制造方法应用于IGBT的情况。图24是表示本发明的实施方式7所涉及的半导体装置制造方法的制造工序流程图。实施方式7中的制造方法的工序流程与实施方式1的图18和图19基本上相同,但具有以下差异。
第一,在IGBT的情况下,对半导体基板,使用FZ(悬浮区熔法)晶片、CZ晶片、MCZ(磁场CZ法)晶片这样的高电阻率块切出晶片,以作为n型漂移层。另外,第二,步骤S1~S5为止原则上相同,但由于使用了块晶片,因此在第二电子射线照射工序S5之后,要对n型漂移层自身的背面进行研磨(基板薄片化工序S7)。第三,在基板薄片化工序S7之后,例如从作为研磨面的背面侧通过离子注入的方式导入n型掺杂物,形成n型电场终止层。n型掺杂物例如为磷、氢等。之后,进行电子射线照射后热处理工序S6,使n型电场终止层也同时激活。第四,在背面接触层形成工序S8中,向研磨面注入非n型的硼等p型掺杂物,例如进行激光退火等使其激活,形成p型集电极层。由此,完成IGBT。
除此以外,如图25所示,也可在第二电子射线照射工序S5之后进行电子射线照射后热处理工序S6,在电场终止层形成工序S10之后另行进行电场终止层热处理。图25是表示本发明的实施方式7所涉及的半导体装置制造方法的其他制造工序流程图。尽管工序增加,但能够分别单独地控制电子射线照射所得到的栅格缺陷、和电场终止层形成时的栅格缺陷。
此外,当然也可应用实施方式2~6的制造方法。另外,在对n型电场终止层的掺杂物使用硒时也是可以的。在这种情况下,使第一电子射线照射工序S4和第二电子射线照射工序S5、以及电子射线照射后热处理工序S6处于基板薄片化工序S7和对研磨面的硒导入及热扩散之后。这是由于:用于使硒扩散的扩散温度为850~950℃这样的高温。
通过应用上述制造方法,从而在需要高速动作的IGBT中,能够提供具有极为均匀且没有偏差的栅格缺陷密度的高速IGBT。
(实施方式8)
实施方式8是将实施方式1的制造方法应用于p-i-n型二极管(以下称为二极管)的情况。表示实施方式8所涉及的半导体装置制造方法的制造工序流程图与图24相同。实施方式8中的制造方法的工序流程与实施方式1的图18和图19基本上相同,但具有以下差异。
第一,在二极管的情况下,对半导体基板,使用FZ(悬浮区熔法)晶片、晶片、CZ晶片、MCZ(磁场CZ法)晶片这样的高电阻率块切出晶片,以作为n型漂移层。另外,第二,步骤S1~S5为止原则上相同,但由于使用了块晶片,因此在第二电子射线照射工序S5之后,要对n型漂移层自身的背面进行研磨(基板薄片化工序S7)。第三,在基板薄片化工序S7之后,例如从作为研磨面的背面侧通过离子注入的方式导入n型掺杂物,形成n型电场终止层。n型掺杂物例如为磷、氢等。之后,进行电子射线照射后热处理工序S6,使n型电场终止层也同时激活。第四,在半导体基板的表面无需MOS栅极,例如形成p型的阳极。由此,完成二极管。
除此以外,与实施方式7相同,如图25所示,也可在第二电子射线照射工序S5之后进行电子射线照射后热处理工序S6,在电场终止层形成工序S10之后另行进行电场终止层热处理。图25是表示本发明的实施方式7所涉及的半导体装置制造方法的其他制造工序流程图。尽管工序增加,但能够分别单独地控制电子射线照射所得到的栅格缺陷、和电场终止层形成时的栅格缺陷。
此外,当然也可应用实施方式2~6的制造方法。另外,在对n型电场终止层的掺杂物使用硒时也是可以的。在这种情况下,使第一电子射线照射工序S4和第二电子射线照射工序S5、以及电子射线照射后热处理工序S6处于基板薄片化工序S7和对研磨面的硒导入及热扩散之后。这是因为:用于使硒扩散的扩散温度为850~950℃这样的高温。
通过应用上述制造方法,从而在需要高速反向恢复动作的二极管中,能够提供具有极为均匀且没有偏差的栅格缺陷密度的高速二极管。
上述实施方式1~8所使用的半导体基板也可为硅外延基板(使n-漂移层在较厚的n+漏极层或p+集电极层上外延生长的基板)。或者,即使不是实施方式1那样的超结型,而是现有的n型的具有同样的杂质浓度分布的漂移层的功率MOSFET,本申请发明也同样可以应用。在该现有漂移结构的功率MOSFET的情况下,作为半导体基板,存在高浓度地掺杂了锑或砷的CZ或MCZ晶片上形成有n型外延层的基板。或者,也可对于高电阻率的FZ、CZ、MCZ等块晶片,使用具有在单个主面上扩散形成的高浓度的磷扩散层的晶片。不管是在使用哪种半导体基板(晶片)的情况下,在使用该半导体基板时,都可从上述图18~23的任一个所记载的表面结构形成工序S1开始实施半导体装置的制造。
另外,对于实施方式7的IGBT、实施方式8,也可不采用块晶片,作为半导体基板,也可使用在高浓度地掺杂了锑或砷的CZ或MCZ晶片上形成有n型外延层的基板。在这种情况下,也可从上述图18~23的任一个所记载的表面结构形成工序S1开始实施半导体装置的制造。
另外,能应用本发明的半导体装置不局限于功率MOSFET、IGBT、p-i-n二极管等,也可应用于提高双极动作的特性所涉及的所有半导体装置的制造方法。
标号说明
10 半导体晶片
11 表面
12 背面
13 第一照射剂量分布
14 第二照射剂量分布
15 总照射剂量分布
16 表面部
20 壳体的反转
31 第一电子射线照射
32 第二电子射线照射
41 n型漂移层
42 n型漏极层
43 n型第一柱层
44 p型第二柱层
45 栅极绝缘膜
46 栅极电极
47 层间绝缘膜
48 p型基极层
49 n型源极层
50 源极电极
51 栅格缺陷
52 研磨
53 漏极电极
54 n型接触层
55 并排pn结构
56 半导体基板
60 超结型MOSFET
100晶片堆叠体

Claims (19)

1.一种半导体装置制造方法,从层叠两片以上半导体基板而构成的晶片堆叠体的主面照射电子射线,其特征在于,该半导体装置制造方法具有如下工序:
从所述晶片堆叠体的一个主面照射电子射线的第一照射工序;
以与所述电子射线的照射中的加速能量相同的加速能量,从所述晶片堆叠体的另一个主面照射电子射线的第二照射工序;
预先向照射剂量监视器照射电子射线,以获取从所述晶片堆叠体的一个主面到另一个主面的多个半导体基板的照射剂量数据的获取工序;以及根据该获取工序所获得的所述照射剂量数据,对与照射至所述照射剂量监视器时的加速能量相同的电子射线的所需照射量及其照射次数进行计算的计算工序,
基于该所需照射量及其照射次数来进行所述第一照射工序和所述第二照射工序。
2.如权利要求1所述的半导体装置制造方法,其特征在于,
所述第二照射工序的照射剂量与所述第一照射工序的照射剂量相同。
3.如权利要求1或2所述的半导体装置制造方法,其特征在于,
所述第一照射工序的次数与所述第二照射工序的次数相同。
4.如权利要求1所述的半导体装置制造方法,其特征在于,
所述第二照射工序的照射剂量与所述第一照射工序的照射剂量不同。
5.如权利要求1或2所述的半导体装置制造方法,其特征在于,
所述第一和第二照射工序之中的一个照射工序的照射剂量是所述第一和第二照射工序之中的另一个照射工序的照射剂量的1%以上且不到100%的值。
6.如权利要求1或2所述的半导体装置制造方法,其特征在于,
将所述第一照射工序和所述第二照射工序作为一对,对该一对工序重复进行多次。
7.如权利要求1或2所述的半导体装置制造方法,其特征在于,
对所述晶片堆叠体内相邻的半导体基板进行层叠,以使得各自的第一主面之间或第二主面之间彼此相对。
8.如权利要求1或2所述的半导体装置制造方法,其特征在于,
所述晶片堆叠体内的半导体基板厚度的总厚度比所述电子射线对于所述半导体基板的射程要薄。
9.如权利要求8所述的半导体装置制造方法,其特征在于,
所述晶片堆叠体内的半导体基板厚度的总厚度比所述电子射线对于所述半导体基板的射程的一半要薄。
10.如权利要求1或2所述的半导体装置制造方法,其特征在于,
所述第一照射工序中的加速能量是使得通过所述第一照射工序导入到两片以上所述半导体基板中的晶体缺陷的浓度分布从所述晶片堆叠体的一个主面朝向另一个主面增加的加速能量。
11.如权利要求1所述的半导体装置制造方法,其特征在于,
所述获取工序中,将所述晶片堆叠体内的半导体基板中的离照射所述电子射线的电子射线源最近的半导体基板的照射剂量设为x,
所述获取工序中,将所述晶片堆叠体内的半导体基板中的离照射所述电子射线的电子射线源最远的半导体基板的照射剂量设为y,
所述计算工序中,将半导体基板所需的最低所需照射剂量设为D,使所述第一照射工序和第二照射工序的合计电子射线照射次数成为2D/(x+y)。
12.如权利要求1或2所述的半导体装置制造方法,其特征在于,
在所述第二照射工序之后,还包括进行热处理的电子射线照射后热处理工序。
13.如权利要求12所述的半导体装置制造方法,其特征在于,
所述电子射线照射后热处理工序的气氛中包含氢。
14.如权利要求12所述的半导体装置制造方法,其特征在于,
在所述电子射线照射后热处理工序之前,还包括在所述晶片堆叠体的任一主面形成表面电极的工序。
15.如权利要求13所述的半导体装置制造方法,其特征在于,
在所述电子射线照射后热处理工序之前,还包括在所述晶片堆叠体的任一主面形成表面电极的工序。
16.如权利要求12所述的半导体装置制造方法,其特征在于,
在所述电子射线照射后热处理工序之后,还包括在所述晶片堆叠体的任一主面形成表面电极的工序。
17.如权利要求13所述的半导体装置制造方法,其特征在于,
在所述电子射线照射后热处理工序之后,还包括在所述晶片堆叠体的任一主面形成表面电极的工序。
18.如权利要求14至17中的任一项所述的半导体装置制造方法,其特征在于,
所述表面电极包含势垒金属。
19.一种半导体装置,其特征在于,该半导体装置由权利要求1至18中的任一项所述的制造方法制造而成。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
JP6291981B2 (ja) * 2013-04-08 2018-03-14 富士電機株式会社 半導体装置の製造方法
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
EP3183754A4 (en) 2014-08-19 2018-05-02 Vishay-Siliconix Super-junction metal oxide semiconductor field effect transistor
JP6109432B2 (ja) * 2015-04-02 2017-04-05 三菱電機株式会社 電力用半導体装置の製造方法
WO2017047276A1 (ja) 2015-09-16 2017-03-23 富士電機株式会社 半導体装置および半導体装置の製造方法
RU2606200C1 (ru) * 2015-09-29 2017-01-10 Федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский Томский политехнический университет" СПОСОБ ДИАГНОСТИКИ ЭЛЕКТРИЧЕСКИХ МИКРОНЕОДНОРОДНОСТЕЙ В ПОЛУПРОВОДНИКОВЫХ ГЕТЕРОСТРУКТУРАХ НА ОСНОВЕ InGaN/GaN
DE102015119648B4 (de) * 2015-11-13 2022-11-10 Infineon Technologies Ag Verfahren zum herstellen einer halbleitervorrichtung
JP6690198B2 (ja) * 2015-11-16 2020-04-28 富士電機株式会社 炭化珪素半導体装置の製造方法
WO2018056233A1 (ja) 2016-09-20 2018-03-29 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6673125B2 (ja) * 2016-09-30 2020-03-25 豊田合成株式会社 半導体装置
US10186586B1 (en) * 2017-09-26 2019-01-22 Sanken Electric Co., Ltd. Semiconductor device and method for forming the semiconductor device
JP6835291B2 (ja) * 2018-03-19 2021-02-24 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2021070539A1 (ja) 2019-10-11 2021-04-15 富士電機株式会社 半導体装置および半導体装置の製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004273863A (ja) * 2003-03-10 2004-09-30 Sansha Electric Mfg Co Ltd 半導体ウエハの製造法
CN102707495A (zh) * 2011-03-28 2012-10-03 奇美电子股份有限公司 液晶显示器的制造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0348462A (ja) * 1989-04-06 1991-03-01 Mitsubishi Electric Corp 絶縁ゲート型バイポーラトランジスタおよびその製造方法
JP4657394B2 (ja) * 1997-01-13 2011-03-23 シュルンベルジェ テクノロジーズ, インコーポレイテッド ウエハにおける欠陥を検知する方法及び装置
JP4093662B2 (ja) * 1999-01-04 2008-06-04 株式会社日立製作所 走査形電子顕微鏡
US6713773B1 (en) * 1999-10-07 2004-03-30 Mitec, Inc. Irradiation system and method
US6475432B2 (en) 2000-08-15 2002-11-05 Ion Beam Applications, Inc. Carrier and support for work pieces
US6683319B1 (en) * 2001-07-17 2004-01-27 Mitec Incorporated System and method for irradiation with improved dosage uniformity
DE10163545A1 (de) * 2001-12-21 2003-07-10 Tesa Ag Verfahren zur Vernetzung und Polymerisation von bahnförmigem Material mittels Elektronenstrahlen und/oder UV-Strahlen
JP5087828B2 (ja) * 2005-08-26 2012-12-05 富士電機株式会社 半導体装置の製造方法
WO2007086400A1 (ja) * 2006-01-25 2007-08-02 Ebara Corporation 試料表面検査方法及び検査装置
JP4858527B2 (ja) * 2008-11-10 2012-01-18 トヨタ自動車株式会社 半導体装置の製造方法
JP5261324B2 (ja) * 2009-08-26 2013-08-14 トヨタ自動車株式会社 半導体装置とその製造方法
JP5672719B2 (ja) * 2010-03-03 2015-02-18 株式会社デンソー パワー素子を備えた半導体装置の製造方法
JP2012069861A (ja) * 2010-09-27 2012-04-05 Renesas Electronics Corp 半導体装置の製造方法
JP6291981B2 (ja) * 2013-04-08 2018-03-14 富士電機株式会社 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004273863A (ja) * 2003-03-10 2004-09-30 Sansha Electric Mfg Co Ltd 半導体ウエハの製造法
CN102707495A (zh) * 2011-03-28 2012-10-03 奇美电子股份有限公司 液晶显示器的制造方法

Also Published As

Publication number Publication date
US20140302621A1 (en) 2014-10-09
US9431290B2 (en) 2016-08-30
US9076725B2 (en) 2015-07-07
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JP6291981B2 (ja) 2018-03-14
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US20150270157A1 (en) 2015-09-24
JP2015173238A (ja) 2015-10-01
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