JP6673125B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
半導体装置には、半導体層と、半導体層の上に形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成されたゲート電極とを備えたものがある。ゲート絶縁膜としては、二酸化ケイ素（ＳｉＯ２）を用いることが知られている。
Yujin Hori, Japanese Journal of Applied Physics Volume 49，Number8R
非特許文献１では、ゲート絶縁膜として、二酸化ケイ素と比べて比誘電率が高い酸化アルミニウム（Ａｌ２Ｏ３）をＩＩＩ族窒化物半導体層の上に用いている。しかし、このような場合、以下の問題が生じることがある。すなわち、ＩＩＩ族窒化物半導体層の上に酸化アルミニウムを用いてゲート絶縁膜が形成されてから、ＩＩＩ族窒化物半導体層と酸化アルミニウムとの界面において、熱処理による酸化アルミニウムの結晶化が起こることがある。結晶化により発生した結晶粒界は、電子が伝播する経路となるため、リーク電流の増加を招く。また、結晶化により形成された界面準位がキャリアをトラップし、しきい値電圧を変動させる。このような課題を解決するために、ＩＩＩ族窒化物半導体層の上に形成されるゲート絶縁膜として酸化アルミニウムを用いる場合、酸化アルミニウムにおける結晶化を防止できる技術が望まれていた。
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。
半導体装置であって、
ＩＩＩ族窒化物半導体層と、
前記ＩＩＩ族窒化物半導体層の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、を備え、
前記ゲート絶縁膜は、
前記ＩＩＩ族窒化物半導体層の上に配されるとともに、ケイ素を含み酸化アルミニウムよりも結晶化温度の高い原料から主に形成され、水素濃度が１×１０ ２１ 原子／ｃｍ ３ 以上、５×１０ ２１ 原子／ｃｍ ３ 以下、窒素濃度が１×１０ １９ 原子／ｃｍ ３ 以上、２×１０ ２０ 原子／ｃｍ ３ 以下および炭素濃度が１×１０ １９ 原子／ｃｍ ３ 以上、５×１０ １９ 原子／ｃｍ ３ 以下である第１の膜と、
前記第１の膜の上に配されるとともに酸化アルミニウムから主に形成される第２の膜と、を有する、半導体装置。
（１）本発明の一形態によれば、半導体装置が提供される。この半導体装置は、ＩＩＩ族窒化物半導体層と、前記ＩＩＩ族窒化物半導体層の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極と、を備え、前記ゲート絶縁膜は、前記ＩＩＩ族窒化物半導体層の上に配されるとともに、ケイ素を含み酸化アルミニウムよりも結晶化温度の高い原料から主に形成され、水素濃度が１×１０２１原子／ｃｍ３以上、窒素濃度が１×１０１９原子／ｃｍ３以上および炭素濃度が１×１０１９原子／ｃｍ３以上である第１の膜と、前記第１の膜の上に配されるとともに酸化アルミニウムから主に形成される第２の膜と、を有する。このような形態とすれば、ケイ素を含み酸化アルミニウムよりも結晶化温度の高い原料から主に形成されている第１の膜が、酸化アルミニウムから主に形成されている第２の膜とＩＩＩ族窒化物半導体層との間に配されていることから、酸化アルミニウムにおける結晶化を防止できる。また、第１の膜は、不純物としての水素、窒素および炭素を一定の濃度以上含むことによって第１の膜において原子配列の乱れが生じやすいことから、結晶化が起こりにくい。このため、第２の膜である酸化アルミニウムにおける結晶化を防止できる。
（２）上記形態における半導体装置において、前記第１の膜の厚さは少なくとも２ｎｍ以上であってもよい。このような形態とすれば、第１の膜の厚さが２ｎｍ以上あることによって、第２の膜である酸化アルミニウムにおける結晶化を一層防止できる。
（３）上記形態における半導体装置において、前記ＩＩＩ族窒化物半導体層は、トレンチを有し、前記ゲート絶縁膜は、前記トレンチにおける底面および側面を覆うよう形成されているとともに前記底面を覆う前記ゲート絶縁膜の厚さと前記側面を覆う前記ゲート絶縁膜の厚さとは同じであるよう形成されていてもよい。トレンチの底面を覆うゲート絶縁膜の厚さとトレンチの側面を覆うゲート絶縁膜の厚さとが異なるようゲート絶縁膜が形成された形態では、ゲート絶縁膜の厚さにムラがあることによって、ゲート絶縁膜のうち厚さが薄い部分において結晶化が起こるとともに絶縁膜のうち厚さが厚い部分において非晶質が維持される場合がある。このような場合、ゲート絶縁膜全体においてひずみが生じる。このひずみは、半導体装置における動作を不安定にする。このため、トレンチの底面を覆うゲート絶縁膜の厚さとトレンチの側面を覆うゲート絶縁膜の厚さとが同じであるようゲート絶縁膜が形成された形態では、半導体装置における動作が不安定になることを防止できる。
（４）本発明の一形態によれば、半導体装置を製造する製造方法が提供される。この製造方法では、前記第１の膜は、原子層堆積法によって形成される。このような形態とすれば、第１の膜の厚さを、精度良く調整できる。また、段差を含む構造を有するＩＩＩ族窒化物半導体層に対しても、高い被覆性を実現できる。
（５）上記形態における半導体装置を製造する製造方法において、前記第１の膜は、オゾンを酸化剤とした原子層堆積法によって形成されてもよい。このような形態とすれば、酸化剤として反応性の低いオゾンを原子層堆積法に用いるため、ＩＩＩ族窒化物半導体層における損傷を抑制できる。
（６）上記形態における半導体装置を製造する製造方法において、前記第２の膜は、前記第１の膜の上に連続的に形成されてもよい。このような形態とすれば、第１の膜と第２の膜との界面が大気中の不純物により汚染されないため、第２の膜が中断を挟んで第１の膜の上に形成された形態と比べて、リーク電流を小さくすることができる。
本発明は、半導体装置およびその製造方法以外の種々の形態で実現することも可能であり、例えば、ショットキーバリアダイオード、半導体、それらのダイオードおよび半導体もしくは上記形態の半導体装置が組み込まれた電気機器、並びに、その半導体装置を製造する製造装置、それらの装置の設計方法、それらの装置の製造方法などの形態で実現できる。
本発明によれば、ケイ素を含み酸化アルミニウムよりも結晶化温度の高い原料から主に形成されている第１の膜が、酸化アルミニウムから主に形成されている第２の膜とＩＩＩ族窒化物半導体層との間に配されていることから、酸化アルミニウムにおける結晶化を防止できる。また、第１の膜は、不純物としての水素、窒素および炭素を一定の濃度以上含むことによって第１の膜において原子配列の乱れが生じやすいことから、結晶化が起こりにくい。このため、第２の膜である酸化アルミニウムにおける結晶化を防止できる。
半導体装置の構成を模式的に示す断面図である。 ゲート絶縁膜の構造を示す説明図である。 第１実施形態における半導体装置の製造方法を示す工程図である。 製造途中にある半導体装置の構成を模式的に示す断面図である。 製造途中にある半導体装置の構成を模式的に示す断面図である。 製造途中にある半導体装置の構成を模式的に示す断面図である。 製造途中にある半導体装置の構成を模式的に示す断面図である。 製造途中にある半導体装置の構成を模式的に示す断面図である。 製造途中にある半導体装置の構成を模式的に示す断面図である。 Ｉ−Ｖ特性の測定結果を示すグラフである。 Ｃ−Ｖ特性の測定結果を示すグラフである。 Ｃ−Ｖ特性の測定結果を示すグラフである。 Ｉ−Ｖ特性の測定結果を示すグラフである。
Ａ．第１実施形態：
Ａ−１．半導体装置の構成
図１は、半導体装置１００の構成を模式的に示す断面図である。図１には、相互に直交するＸ軸、Ｙ軸およびＺ軸が図示されている。Ｘ軸は、図１の左から右に延びる軸である。Ｙ軸は、図１の紙面の手前から奥に延びる軸である。Ｚ軸は、図１の下から上に延びる軸である。他の図のＸＹＺ軸は、図１のＸＹＺ軸に対応する。なお、本明細書において、Ｚ軸の＋方向を便宜的に「上」と呼ぶことがある。この「上」という呼称は、半導体装置１００の配置（向き）を限定するものではない。すなわち、半導体装置１００は、任意の向きに配置しうる。
半導体装置１００は、ＩＩＩ族窒化物半導体を用いて形成されたＩＩＩ族窒化物系の半導体装置である。本実施形態では、半導体装置１００は、窒化ガリウム（ＧａＮ）を用いて形成されたＧａＮ系の半導体装置である。本実施形態では、半導体装置１００は、電力制御に用いられ、パワーデバイスとも呼ばれる。
半導体装置１００は、基板１１０と、ｎ型半導体層１２０と、ｐ型半導体層１３０と、ｎ型半導体層１４０とを備える。半導体装置１００は、各半導体層に形成された構造として、トレンチ１５２およびリセス１５６を有する。半導体装置１００は、さらに、ゲート絶縁膜１６０と、パッシベーション膜１６８と、制御電極であるゲート電極１７２と、ｐボディ電極１７４と、ソース電極１７６と、ドレイン電極１７８とを備える。
基板１１０は、半導体である。本実施形態では、基板１１０は、窒化ガリウム（ＧａＮ）から主に形成される。本明細書の説明において、「窒化ガリウム（ＧａＮ）から主に形成される」とは、モル分率において窒化ガリウム（ＧａＮ）を９０％以上含有することを意味する。本実施形態では、基板１１０は、ケイ素（Ｓｉ）をドナー元素として含有する。本実施形態では、基板１１０は、ｎ型の特性を有するｎ型半導体である。
ｎ型半導体層１２０は、Ｘ軸方向およびＹ軸方向に広がる板状を成し、ｎ型の特性を有する半導体である。ｎ型半導体層１２０は、基板１１０より上に位置する。本実施形態では、ｎ型半導体層１２０は、窒化ガリウム（ＧａＮ）から主に形成される。本実施形態では、ｎ型半導体層１２０は、ケイ素（Ｓｉ）をドナー元素として含有する。
ｐ型半導体層１３０は、Ｘ軸方向およびＹ軸方向に広がる板状を成し、ｐ型の特性を有する半導体である。ｐ型半導体層１３０は、ｎ型半導体層１２０の上に位置する。本実施形態では、ｐ型半導体層１３０は、窒化ガリウム（ＧａＮ）から主に形成される。本実施形態では、ｐ型半導体層１３０は、マグネシウム（Ｍｇ）をアクセプタ元素として含有する。
ｎ型半導体層１４０は、Ｘ軸方向およびＹ軸方向に広がる板状を成し、ｎ型の特性を有する半導体である。ｎ型半導体層１４０は、ｐ型半導体層１３０の上に位置する。本実施形態では、ｎ型半導体層１４０は、窒化ガリウム（ＧａＮ）から主に形成される。本実施形態では、ｎ型半導体層１４０は、ケイ素（Ｓｉ）をドナー元素として含有する。
トレンチ１５２は、ｎ型半導体層１４０からｐ型半導体層１３０を貫通してｎ型半導体層１２０の一部を削って窪んだ溝部である。トレンチ１５２は、各半導体層に対するドライエッチングによって形成された構造である。
リセス１５６は、ｎ型半導体層１４０を貫通してｐ型半導体層１３０の一部を削って窪んだ溝部である。リセス１５６は、ｎ型半導体層１４０およびｐ型半導体層１３０の一部に対するドライエッチングによって形成された構造である。
ゲート絶縁膜１６０は、電気絶縁性を有する膜である。ゲート絶縁膜１６０は、トレンチ１５２およびｎ型半導体層１４０のうちトレンチ１５２寄りの一部の表面を覆う。本実施形態では、ゲート絶縁膜１６０は、トレンチ１５２における底面および側面を覆うよう形成されているとともにトレンチ１５２における底面を覆うゲート絶縁膜１６０の厚さとトレンチ１５２における側面を覆うゲート絶縁膜１６０の厚さとは同じであるよう形成されている。ここでいう「厚さが同じである」とは、トレンチ１５２における底面を覆うゲート絶縁膜１６０とトレンチ１５２における側面を覆うゲート絶縁膜１６０との間における厚さの差が±５％以内であるということである。ゲート絶縁膜１６０は、第１の膜１６２と、第２の膜１６４とを有する。
図２は、ゲート絶縁膜１６０の構造を示す説明図である。第１の膜１６２は、ｎ型半導体層１４０の上に配されるとともに、ケイ素を含み酸化アルミニウム（Ａｌ２Ｏ３）よりも結晶化温度の高い原料から主に形成されている。本実施形態では、第１の膜１６２は、二酸化ケイ素（ＳｉＯ２）から主に形成されている。他の実施形態では、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯＮ、ＳｉＯＣであってもよい。第１の膜１６２の厚さは、５ｎｍである。
第１の膜１６２における水素濃度は、１×１０２１原子／ｃｍ３以上であることが好ましく、３×１０２１原子／ｃｍ３以上であることがより好ましい。また、第１の膜１６２における水素濃度は、５×１０２１原子／ｃｍ３以下であることが好ましい。本実施形態では、第１の膜１６２における水素濃度は、３×１０２１原子／ｃｍ３である。
第１の膜１６２における窒素濃度は、１×１０１９原子／ｃｍ３以上であることが好ましく、１×１０２０原子／ｃｍ３以上であることがより好ましい。また、第１の膜１６２における窒素濃度は、２×１０２０原子／ｃｍ３以下であることが好ましい。本実施形態では、第１の膜１６２における窒素濃度は、１×１０２０原子／ｃｍ３である。
第１の膜１６２における炭素濃度は、１×１０１９原子／ｃｍ３以上であることが好ましく、２×１０１９原子／ｃｍ３であることがより好ましい。また、第１の膜１６２における炭素濃度は、５×１０１９原子／ｃｍ３以下であることが好ましい。本実施形態では、第１の膜１６２における炭素濃度は、２×１０１９原子／ｃｍ３である。
第２の膜１６４は、第１の膜１６２の上に配されるとともに酸化アルミニウム（Ａｌ２Ｏ３）から主に形成されている。
本実施形態では、第１の膜１６２および第２の膜１６４は、原子層堆積法によって形成される。また、第１の膜１６２は、オゾンを酸化剤とした原子層堆積法によって形成される。
本実施形態では、第１の膜１６２が堆積されてから連続的に第２の膜１６４が堆積されることによって、ゲート絶縁膜１６０が形成される。ここでいう「連続的に」とは、ゲート絶縁膜１６０の形成において、製造空間である真空状態のチャンバーから取り出されることがなく（外気に暴露されることがなく）、という意味である。
図１の説明に戻り、パッシベーション膜１６８は、電気絶縁性を有する膜である。パッシベーション膜１６８は、ゲート電極１７２におけるＺ軸方向の＋側と、ｎ型半導体層１４０のうちＸ軸方向について中央寄りの部分におけるＺ軸方向の＋側と、ソース電極１７６のうちＸ軸方向についてｎ型半導体層１４０寄りの部分におけるＺ軸方向の＋側と、を覆う。パッシベーション膜１６８は、窒化ケイ素（ＳｉＮ）から主に形成される。
ゲート電極１７２は、ゲート絶縁膜１６０と接触した位置に配され、ゲート絶縁膜１６０を介してトレンチ１５２の内側に形成された電極である。ゲート電極１７２は、トレンチ１５２の内側に加え、トレンチ１５２の外側にわたって形成されている。本実施形態では、ゲート電極１７２は、窒化チタン（ＴｉＮ）から主に形成される。ゲート電極１７２に電圧が印加された場合、ｐ型半導体層１３０に反転層が形成され、この反転層がチャネルとして機能することによって、ソース電極１７６とドレイン電極１７８との間に導通経路が形成される。
ｐボディ電極１７４は、ｐ型半導体層１３０にオーミック接触する電極である。ｐボディ電極１７４は、リセス１５６の内側に形成されている。ｐボディ電極１７４は、パラジウム（Ｐｄ）から主に形成される。
ソース電極１７６は、ｎ型半導体層１４０にオーミック接触する電極である。本実施形態では、ソース電極１７６は、ｐボディ電極１７４の上からｎ型半導体層１４０の上にわたって形成されている。本実施形態では、ソース電極１７６は、ｎ型半導体層１４０側から順に、チタン（Ｔｉ）から主に形成される層と、アルミニウム（Ａｌ）から主に形成される層と、パラジウム（Ｐｄ）から主に形成される層とを積層した積層電極である。
ドレイン電極１７８は、基板１１０の下側の表面にオーミック接触する電極である。ドレイン電極１７８は、基板１１０側から順に、チタン（Ｔｉ）から主に形成される層と、アルミニウム（Ａｌ）から主に形成される層とを積層した積層電極である。
Ａ−２．半導体装置の製造方法
図３は、第１実施形態における半導体装置１００の製造方法を示す工程図である。まず、製造者は、基板１１０の上に、ｎ型半導体層１２０、ｐ型半導体層１３０、ｎ型半導体層１４０を順に形成する（工程Ｐ１００）。本実施形態では、製造者は、有機金属気相成長法（ＭＯＣＶＤ）によって、ｎ型半導体層１２０、ｐ型半導体層１３０、ｎ型半導体層１４０を形成する。
図４は、製造途中にある半導体装置１００Ｐ１の構成を模式的に示す断面図である。図４は、工程Ｐ１００を終えた後の半導体装置１００Ｐ１の構成を示している。工程Ｐ１００を経て、基板１１０の上には、ｎ型半導体層１２０、ｐ型半導体層１３０、ｎ型半導体層１４０が形成される。
ｎ型半導体層１２０、ｐ型半導体層１３０、ｎ型半導体層１４０を形成した後（図３、工程Ｐ１００）、製造者は、トレンチ１５２およびリセス１５６を形成する（工程Ｐ１１０）。製造者は、ドライエッチングによってトレンチ１５２およびリセス１５６を形成する。
図５は、製造途中にある半導体装置１００Ｐ２の構成を模式的に示す断面図である。図５は、工程Ｐ１１０を終えた後の半導体装置１００Ｐ２の構成を示している。工程Ｐ１１０を経て、半導体装置１００Ｐ２には、トレンチ１５２およびリセス１５６が形成されている。
トレンチ１５２およびリセス１５６を形成した後（図３、工程Ｐ１１０）、製造者は、ゲート絶縁膜１６０を形成する（工程Ｐ１２０）。製造者は、原子層堆積法によって、第１の膜１６２、第２の膜１６４を連続的に形成することによって、ゲート絶縁膜１６０を形成する。本実施形態では、第１の膜１６２は、オゾンを酸化剤とした原子層堆積法によって形成される。なお、工程Ｐ１２０以降の工程における熱処理は、すべて５５０℃以下で実施するものとする。第２の膜１６４における結晶化を予防するためである。
ゲート絶縁膜１６０を形成した後（工程Ｐ１２０）、製造者は、ゲート電極１７２を形成する（工程Ｐ１３０）。製造者は、スパッタ法によってゲート電極１７２を形成する。
図６は、製造途中にある半導体装置１００Ｐ３の構成を模式的に示す断面図である。図６は、工程Ｐ１３０を終えた後の半導体装置１００Ｐ３の構成を示している。工程Ｐ１２０および工程Ｐ１３０を経て、半導体装置１００Ｐ３には、ゲート絶縁膜１６０およびゲート電極１７２が形成されている。
ゲート電極１７２を形成した後（図３、工程Ｐ１３０）、製造者は、レジストマスク２００を形成する（工程Ｐ１４０）。製造者は、フォトリソグラフィによって、レジストマスク２００を形成する。レジストマスク２００を形成した後（工程Ｐ１４０）、製造者は、ゲート電極１７２のうちＺ軸方向の＋側がレジストマスク２００に覆われていない部分を除去する（工程Ｐ１５０）。製造者は、ゲート電極１７２のうちＺ軸方向の＋側がレジストマスク２００に覆われていない部分を、ドライエッチングによって除去する。
図７は、製造途中にある半導体装置１００Ｐ４の構成を模式的に示す断面図である。図７は、工程Ｐ１５０を終えた後の半導体装置１００Ｐ４の構成を示している。工程Ｐ１５０を経て、半導体装置１００Ｐ４には、トレンチ１５２およびｎ型半導体層１４０のうちトレンチ１５２近傍の部位とレジストマスク２００との間に、ゲート電極１７２が残存している。
レジストマスク２００に覆われていない部分のゲート電極１７２を除去した後（図３、工程Ｐ１５０）、製造者は、ゲート絶縁膜１６０のうちＺ軸方向の＋側がレジストマスク２００に覆われていない部分を除去する（工程Ｐ１６０）。製造者は、ゲート絶縁膜１６０のうちＺ軸方向の＋側がレジストマスク２００に覆われていない部分を、ドライエッチングによって除去する。
図８は、製造途中にある半導体装置１００Ｐ５の構成を模式的に示す断面図である。図８は、工程Ｐ１６０を終えた後の半導体装置１００Ｐ５の構成を示している。工程Ｐ１６０を経て、半導体装置１００Ｐ５には、トレンチ１５２およびｎ型半導体層１４０のうちトレンチ１５２寄りの部位とレジストマスク２００との間に、ゲート絶縁膜１６０が残存する。
レジストマスク２００に覆われていない部分のゲート絶縁膜１６０を除去した後（図３、工程Ｐ１６０）、製造者は、レジストマスク２００を除去する（工程Ｐ１７０）。製造者は、酸素プラズマを用いてレジストマスク２００を除去する。レジストマスク２００を除去した後（工程Ｐ１７０）、製造者は、ｐボディ電極１７４と、ソース電極１７６と、ドレイン電極１７８とを形成する（工程Ｐ１８０）。製造者は、ｐボディ電極１７４、ソース電極１７６、ドレイン電極１７８の順に、電極の形成を行う。製造者は、リフトオフ法によって、ｐボディ電極１７４と、ソース電極１７６と、ドレイン電極１７８とを形成する。
図９は、製造途中にある半導体装置１００Ｐ６の構成を模式的に示す断面図である。図９は、工程Ｐ１８０を終えた後の半導体装置１００Ｐ６の構成を示している。工程Ｐ１８０を経て、半導体装置１００Ｐ６には、ｐボディ電極１７４と、ソース電極１７６と、ドレイン電極１７８とが形成される。
電極を形成した後（図３、工程Ｐ１８０）、製造者は、パッシベーション膜１６８を形成する（工程Ｐ１９０）。製造者は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって、パッシベーション膜１６８を形成する。工程Ｐ１００から工程Ｐ１９０を経て、図１における半導体装置１００が完成する。
Ａ−３．第１評価試験
第１評価試験では、試験者は、窒化ガリウムから主になるｎ型半導体基板の上に、窒化ガリウムから主になる半導体エピタキシャル層を結晶成長により形成した後、半導体エピタキシャル層の上に絶縁膜を形成して、試料Ｓ１，Ｓ２として作製した。
試料Ｓ１における絶縁膜は、酸化アルミニウム（Ａｌ２Ｏ３）から主に形成されている。試料Ｓ１における絶縁膜の厚さは、５０ｎｍである。試料Ｓ２における絶縁膜は、第１実施形態におけるゲート絶縁膜１６０と同じである。試料Ｓ２における半導体エピタキシャル層の上に、第１の膜１６２、第２の膜１６４が順に配されている。第１の膜１６２の厚さは、８ｎｍである。第２の膜１６４の厚さは、４５ｎｍである。尚、第１評価試験で作製された試料Ｓ２、後述する第２評価試験で作製された試料Ｓ４および試料Ｓ５、第３評価試験で作製された試料Ｓ４ａおよび試料Ｓ４ｂにおけるゲート絶縁膜１６０は、すべて第１の膜１６２および第２の膜１６４が原子層堆積法により堆積されることで形成されたものである。
試験者は、試料Ｓ１，Ｓ２を窒素雰囲気下において５００℃で熱処理を行った後に、試料Ｓ１の断面および試料Ｓ２の断面における結晶化の状態を透過型電子顕微鏡（ＴＥＭ：Transmission Electron Microscope）によって観察した。観察において、回折パターンが見えた場合を結晶化している状態と定義し、回折パターンが見えない場合を結晶化してない状態（アモルファス）と定義した。
試験者は、試料Ｓ１において、ｎ型半導体層と絶縁膜との界面における絶縁膜の側に回析パターンを確認するとともに、界面から４ｍｍ程度の絶縁膜が結晶化していることを確認した。
試験者は、試料Ｓ２において、ｎ型半導体層と絶縁膜との界面に規則的な原子配列が確認できず、絶縁膜に結晶化が起こっていないことを確認した。よって、第１評価試験の結果、ｎ型半導体層と酸化アルミニウムから主に形成されている第２の膜１６４との間に、二酸化ケイ素から主に形成されている第１の膜１６２を挿入することによって、第２の膜１６４における結晶化を防止できることが分かった。
原子層堆積法を用いて堆積された絶縁膜は、一般的に不純物を多く含んでいる。不純物（特に水素）を多く含む酸化アルミニウムは、５００℃程度で結晶化が始まることが報告されている。しかし、試料Ｓ２における第２の膜１６４では、５００℃で熱処理を行っても結晶化が防止されている。これは、ｎ型半導体層と第２の膜１６４との間に第１の膜１６２を挿入されたことによるためである。
Ａ−４．第２評価試験
第２評価試験では、試験者は、ｎ型基板の上に絶縁膜を形成し、絶縁膜の上には、窒化チタン（ＴｉＮ）から主に形成される電極を形成することによって、試料Ｓ３，Ｓ４，Ｓ５として作製した。電極は、以下の工程で形成された。すなわち、ｎ型基板の上に絶縁膜が形成されてからの窒素雰囲気下における５００℃での熱処理、スパッタリングによる窒化チタンの堆積、フォトレジストによるパターニング、フォトレジストで覆われていない部分の窒化チタンの除去、フォトレジストの除去が順に行われることによって、絶縁膜の上に電極が形成された。試料Ｓ３，Ｓ４，Ｓ５は、いわゆるＭＯＳ構造をとる。
試料Ｓ３における絶縁膜は、酸化アルミニウム（Ａｌ２Ｏ３）から主に形成されている。試料Ｓ４，Ｓ５における絶縁膜は、第１実施形態におけるゲート絶縁膜１６０と同じである。試料Ｓ４，Ｓ５では、ｎ型の基板の上に、第１の膜１６２、第２の膜１６４が順に配されている。試料Ｓ４における第１の膜１６２の厚さは、２ｎｍである。試料Ｓ５における第１の膜１６２の厚さは、５ｎｍである。
試験者は、試料Ｓ３，Ｓ４，Ｓ５について、Ｉ−Ｖ特性およびＣ−Ｖ特性を測定した。図１０は、Ｉ−Ｖ特性の測定結果を示すグラフである。図１０の縦軸は、電流密度を示す。図１０の横軸は、電圧を示す。図１０における一点鎖線Ｉ３は、試料Ｓ３におけるＩ−Ｖ特性を示す。図１０における実線Ｉ４は、試料Ｓ４におけるＩ−Ｖ特性を示す。図１０における破線Ｉ５は、試料Ｓ５におけるＩ−Ｖ特性を示す。
図１０の測定結果から、試料Ｓ３と比べて、試料Ｓ４および試料Ｓ５では、リーク電流が小さいことが確認された。絶縁膜において結晶化が起こると、結晶粒界が発生して電子を伝播する経路となるため、リーク電流の増加が起こる。すなわち、試料Ｓ４および試料Ｓ５では、試料Ｓ３と比べて、絶縁膜における結晶化が抑制されているといえる。よって、試料Ｓ４および試料Ｓ５では、ｎ型基板と酸化アルミニウムから主に形成されている第２の膜１６４との間に、二酸化ケイ素から主に形成されている第１の膜１６２を挿入することによって、第２の膜１６４における結晶化を防止できることが分かった。
図１１は、試料Ｓ３におけるＣ−Ｖ特性の測定結果を示すグラフである。図１１の縦軸は、静電容量を示す。図１１の横軸は、電圧を示す。図１１の測定結果から、試料Ｓ３では、１５Ｖの電圧を掃引した際に、６．８Ｖのフラットバンド電圧の変動Ｖａが確認された。
図１２は、試料Ｓ４におけるＣ−Ｖ特性の測定結果を示すグラフである。図１２の縦軸および横軸は、図１１の縦軸および横軸と同じである。図１２の測定結果から、試料Ｓ４では、１５Ｖの電圧を掃引した際に、フラットバンド電圧の変動は確認されなかった。
絶縁膜において結晶化が起こると、結晶化により形成された界面準位がキャリアをトラップし、しきい値電圧を変動させる。すなわち、試料Ｓ４および試料Ｓ５では、試料Ｓ３と比べて、絶縁膜における結晶化が抑制されているといえる。よって、図１１の測定結果からも、試料Ｓ４および試料Ｓ５では、第２の膜１６４における結晶化を防止できていることが分かった。
Ａ−５．第３評価試験
第３評価試験では、試験者は、ゲート絶縁膜１６０の形成について、第１の膜１６２を堆積してから連続的に第２の膜１６４を堆積してゲート絶縁膜１６０を形成した試料Ｓ４（試料Ｓ４ａとする）と、ゲート絶縁膜１６０の形成について、第１の膜１６２を堆積してから中断を挟んで第２の膜１６４を堆積してゲート絶縁膜１６０を形成した試料Ｓ４（試料Ｓ４ｂとする）と、におけるＩ−Ｖ特性を測定した。
ここでいう「中断を挟んで」とは、ゲート絶縁膜１６０の形成において、製造空間である真空状態のチャンバーから取り出されること（外気に暴露されること）を経てから、という意味である。
試験者は、試料Ｓ４ａおよび試料Ｓ４ｂについて、Ｉ−Ｖ特性を測定した。図１３は、Ｉ−Ｖ特性の測定結果を示すグラフである。図１３の縦軸および横軸は、図１０の縦軸および横軸と同じである。図１３における実線Ｉａは、試料Ｓ４ａにおけるＩ−Ｖ特性を示す。図１３における破線Ｉｂは、試料Ｓ４ｂにおけるＩ−Ｖ特性を示す。
図１３の測定結果から、試料Ｓ４ｂと比べて、試料Ｓ４ａでは、リーク電流が小さいことが確認された。これは、第１の膜１６２を堆積させてから連続的に第２の膜１６４を堆積させてゲート絶縁膜１６０を形成したことによって、第１の膜１６２と第２の膜１６４との界面が大気中の不純物により汚染されなかったためであると考えられる。
以上、第１評価試験から第３評価試験の結果より、ゲート絶縁膜１６０における第１の膜１６２が第２の膜１６４における結晶化を防止していることが確認された。半導体装置１００を構成するゲート絶縁膜１６０についても、同様の効果を示すことが確認された。よって、トレンチ１５２が形成された位置に配されているか否かに関わらず、第１の膜１６２は、酸化アルミニウムにおける結晶化を防止できることが確認された。
以上説明した第１実施形態によれば、ケイ素を含み酸化アルミニウムよりも結晶化温度の高い原料である二酸化ケイ素から主に形成されている第１の膜１６２が、酸化アルミニウムから主に形成されている第２の膜１６４と窒化ガリウムから主に形成されているｎ型半導体層１４０との間に配されていることから、酸化アルミニウムにおける結晶化を防止できる。また、第１の膜１６２は、不純物としての水素、窒素および炭素を一定の濃度以上含むことによって第１の膜１６２において原子配列の乱れが生じやすいことから、結晶化が起こりにくい。このため、第２の膜１６４である酸化アルミニウムにおける結晶化を防止できる。
また、第１の膜１６２が窒素を一定の濃度以上含むことによって、窒化ガリウム（ＧａＮ）から主に形成されているｎ型半導体層１４０における窒素の脱離を予防することが考えられる。第１の膜１６２が水素を一定の濃度以上含むことによって、第１の膜１６２とｎ型半導体層１４０との界面におけるダングリングボンドと水素が結合して、電子が捕縛される準位を低下させて電気特性を安定させることが考えられる。
また、第１実施形態では、第１の膜１６２および第２の膜１６４は、原子層堆積法によって形成される。よって、第１の膜１６２および第２の膜１６４の厚さを精度良く調整できる。第１実施形態の半導体装置１００におけるトレンチ１５２のような段差を含む構造を有するｎ型半導体層１４０に対しても、高い被覆性を実現できる。
また、第１実施形態では、第１の膜１６２の厚さは５ｎｍであることから、第２の膜１６４である酸化アルミニウムにおける結晶化をより防止できるといえる。これは、第２評価試験の結果より、第１の膜１６２の厚さは２ｎｍ以上であれば、第２の膜１６４における結晶化を防止できることが確認されたからである。原子層堆積法によって形成された第１の膜１６２には不純物が多く含まれるため、リーク電流が大きくなりやすい。このため、第１の膜１６２の厚さは、薄い方が好ましい。
また、第１実施形態では、ゲート絶縁膜１６０は、トレンチ１５２における底面および側面を覆うよう形成されているとともにトレンチ１５２における底面を覆うゲート絶縁膜１６０の厚さとトレンチ１５２における側面を覆うゲート絶縁膜１６０の厚さとは同じであるよう形成されている。トレンチの底面を覆うゲート絶縁膜の厚さとトレンチの側面を覆うゲート絶縁膜の厚さとが異なるようゲート絶縁膜が形成された形態では、ゲート絶縁膜の厚さにムラがあることによって、ゲート絶縁膜のうち厚さが薄い部分において結晶化が起こるとともに絶縁膜のうち厚さが厚い部分において非晶質が維持される場合がある。このような場合、ゲート絶縁膜全体においてひずみが生じる。このひずみは、半導体装置における動作を不安定にする。これに対して、第１実施形態では、半導体装置における動作が不安定になることを防止できる。
また、第１実施形態では、第１の膜１６２は、オゾンを酸化剤とした原子層堆積法によって形成される。このため、酸化剤として反応性の低いオゾンを原子層堆積法に用いることから、ｎ型半導体層１４０における損傷を抑制できる。
また、第１実施形態では、第１の膜１６２が堆積されてから連続的に第２の膜１６４を堆積されることによって、ゲート絶縁膜１６０が形成される。このため、第１の膜１６２と第２の膜１６４との界面が大気中の不純物により汚染されないため、第２の膜が中断を挟んで第１の膜の上に形成された形態と比べて、リーク電流を小さくすることができる。
Ｂ．他の実施形態：
第１実施形態では、ゲート絶縁膜１６０とゲート電極１７２は接触しているが、本発明はこれに限られない。例えば、半導体装置は、ゲート絶縁膜１６０とゲート電極１７２との間に、酸素プラズマを酸化剤とした二酸化ケイ素を挿入した構造であってもよい。このような構造では、二酸化ケイ素を挿入していない構造と比べて、より一層リーク電流を小さくできる。
第１実施形態では、ｎ型半導体層１４０は、窒化ガリウム（ＧａＮ）から主に形成されていたが、本発明はこれに限られない。例えば、ｎ型半導体層１４０は、窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化ガリウムインジウム（ＧａＩｎＮ）、窒化アルミニウムインジウム（ＡｌＩｎＮ）、窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮ）のうちのいずれかから主に形成されていてもよい。
第１実施形態では、第１の膜１６２の厚さは、５ｎｍであったが、本発明はこれに限られない。例えば、第１の膜１６２の厚さは、５ｎｍより薄くてもよい。
第１実施形態では、第１の膜１６２および第２の膜１６４は、原子層堆積法によって形成されていたが、本発明はこれに限られない。例えば、第１の膜１６２および第２の膜１６４のうち少なくとも一方は、ＣＶＤ法もしくはスパッタ法で形成されてもよい。
第１実施形態では、第１の膜１６２は、オゾンを酸化剤とした原子層堆積法によって形成されていたが、本発明はこれに限られない。例えば、第１の膜１６２は、水を酸化剤とした原子層堆積法によって形成されてもよい。
第１実施形態では、ゲート絶縁膜１６０の形成は、第１の膜１６２を堆積させてから連続的に第２の膜１６４を堆積させて実施されていたが、本発明はこれに限られない。例えば、ゲート絶縁膜１６０の形成は、第１の膜１６２を堆積させてから中断を挟んで第２の膜１６４を堆積させて実施されてもよい。
本発明は、上述の実施形態や実施例、変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、実施例、変形例中の技術的特徴は、上述の課題の一部または全部を解決するために、あるいは、上述の効果の一部または全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。
１００…半導体装置
１１０…基板
１２０…ｎ型半導体層
１３０…ｐ型半導体層
１４０…ｎ型半導体層
１５２…トレンチ
１５６…リセス
１６０…ゲート絶縁膜
１６２…第１の膜
１６４…第２の膜
１６８…パッシベーション膜
１７２…ゲート電極
１７４…ｐボディ電極
１７６…ソース電極
１７８…ドレイン電極
２００…レジストマスク

Claims (6)

  1. 半導体装置であって、
    ＩＩＩ族窒化物半導体層と、
    前記ＩＩＩ族窒化物半導体層の上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜の上に形成されたゲート電極と、を備え、
    前記ゲート絶縁膜は、
    前記ＩＩＩ族窒化物半導体層の上に配されるとともに、ケイ素を含み酸化アルミニウムよりも結晶化温度の高い原料から主に形成され、水素濃度が１×１０２１原子／ｃｍ３以上、５×１０ ２１ 原子／ｃｍ ３ 以下、窒素濃度が１×１０１９原子／ｃｍ３以上、２×１０ ２０ 原子／ｃｍ ３ 以下および炭素濃度が１×１０１９原子／ｃｍ３以上、５×１０ １９ 原子／ｃｍ ３ 以下である第１の膜と、
    前記第１の膜の上に配されるとともに酸化アルミニウムから主に形成される第２の膜と、を有する、半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記第１の膜の厚さは少なくとも２ｎｍ以上である、半導体装置。
  3. 請求項１または請求項２に記載の半導体装置であって、
    前記ＩＩＩ族窒化物半導体層は、トレンチを有し、
    前記ゲート絶縁膜は、前記トレンチにおける底面および側面を覆うよう形成されているとともに前記底面を覆う前記ゲート絶縁膜の厚さと前記側面を覆う前記ゲート絶縁膜の厚さとは同じであるよう形成されている、半導体装置。
  4. 請求項１から請求項３までのいずれか一項に記載の半導体装置を製造する製造方法であって、
    前記第１の膜は、原子層堆積法によって形成される、半導体装置を製造する製造方法。
  5. 請求項１から請求項４までのいずれか一項に記載の半導体装置を製造する製造方法であって、
    前記第１の膜は、オゾンを酸化剤とした原子層堆積法によって形成される、半導体装置を製造する製造方法。
  6. 請求項１から請求項５までのいずれか一項に記載の半導体装置を製造する製造方法であって、
    前記第２の膜は、前記第１の膜の上に連続的に形成される、半導体装置を製造する製造方法。
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