CN113161232A - 碳化硅半导体装置的制造方法 - Google Patents

碳化硅半导体装置的制造方法 Download PDF

Info

Publication number
CN113161232A
CN113161232A CN202011374904.2A CN202011374904A CN113161232A CN 113161232 A CN113161232 A CN 113161232A CN 202011374904 A CN202011374904 A CN 202011374904A CN 113161232 A CN113161232 A CN 113161232A
Authority
CN
China
Prior art keywords
film
semiconductor substrate
silicon carbide
region
nickel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011374904.2A
Other languages
English (en)
Inventor
小岛贵仁
大瀬直之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of CN113161232A publication Critical patent/CN113161232A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0485—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0495—Schottky electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供碳化硅半导体装置的制造方法，该碳化硅半导体装置是混合有肖特基结和pn结的JBS结构的碳化硅二极管，该碳化硅半导体装置的制造方法能够维持SBD结构的低的正向电压，且提高浪涌电流耐量。通过低温度和高温度这2次的热处理使金属材料膜(52)和半导体基板(30)反应，在氧化膜(51)自对准地形成镍硅化物膜(33)，该金属材料膜(52)依次层叠有与在氧化膜(51)的开口部(51a、51b)分别露出的p型区(13)和FLR(21)的整个连接区域(20a)部分接触的第一镍膜(58)、铝膜(53)和第二镍膜(54)。

Description

碳化硅半导体装置的制造方法
技术领域
本发明涉及碳化硅半导体装置的制造方法。
背景技术
近年来，碳化硅(SiC)半导体作为能够制作(制造)超过使用硅(Si)半导体的半导体装置的极限的半导体装置(以下，称为碳化硅半导体装置)的半导体材料备受关注。特别是，碳化硅半导体与硅半导体相比，利用绝缘击穿电场强度大且热导率高的特长，期待应用于高耐压(例如1700V以上)半导体装置。
在碳化硅半导体装置为二极管(以下称为碳化硅二极管)的情况下，由于构成n-型漂移区的n-型外延层的设计规格可以设定为薄的厚度和高的杂质浓度，所以耐压达到3300V等级左右的碳化硅二极管一般采用肖特基势垒二极管(SBD：Schottky BarrierDiode)结构。
对现有的SBD结构的碳化硅二极管的结构进行说明。图22是表示从半导体基板的正面侧观察现有的碳化硅半导体装置的状态的俯视图。图22所示的现有的碳化硅半导体装置140是SBD结构的垂直型的碳化硅二极管，其中，在有源区110中，在包含碳化硅的半导体基板130的整个正面，沿着半导体基板130的正面形成有肖特基结。
现有的碳化硅半导体装置140的肖特基结由在半导体基板130的正面露出的n-型漂移区112和设置于半导体基板130的正面上的金属层所构成的正面电极(未图示)形成。符号120、121分别是边缘终端区和场限制环(FLR：Field Limiting Ring)。
通常，在SBD结构中，存在半导体基板130与正面电极的接合面处的电场强度高，在施加反向电压时，由电子隧穿肖特基势垒而引起的反向漏电电流增大，或由碳化硅固有的表面缺陷引起的反向漏电电流增大这样的问题。因此，提出了采用在半导体基板130的正面侧混合有肖特基结和pn结的结势垒肖特基(Junction Barrier Schottky，JBS)结构的碳化硅二极管。
对现有的JBS结构的碳化硅二极管的结构进行说明。图23是表示从半导体基板的正面侧观察现有的碳化硅半导体装置的另一个例子的状态的俯视图。在图23中，省略边缘终端区的耐压结构、配置于半导体基板130的正面上的正面电极114、场氧化膜115的图示。图24是表示图23的切割线AA-AA’处的截面结构的截面图。符号119为背面电极。
图23和图24所示的现有的碳化硅半导体装置140’与图22所示的现有的碳化硅半导体装置140的不同之处在于，在有源区110中，在半导体基板130的正面侧混合有由n-型漂移区112与构成正面电极114的钛膜131的肖特基结形成的SBD结构以及由p型区113与n-型漂移区112的pn结形成的JBS结构。
p型区113在有源区110中选择性地设置于半导体基板130的正面的表面区域。在相邻的p型区113之间，在半导体基板130的正面露出有n-型漂移区112。由p型区113和n-型漂移区112在半导体基板130的正面形成有pn结。相邻的p型区113间的n-型漂移区112与设置于半导体基板130的正面上的正面电极114的最下层的钛膜131形成肖特基结。
这样，通过采用在半导体基板130与正面电极114的接合面混合有肖特基结和pn结的JBS结构，从而能够降低半导体基板130与正面电极114的接合面处的电场强度，因此能够抑制到与使用硅半导体的FWD(Free Wheeling Diode：续流二极管)同等的反向漏电电流。在图23中，用阴影表示沿着与半导体基板130的正面平行的方向延伸的条纹状的p型区113。
另外，在图22所示的现有的碳化硅半导体装置140中，在施加浪涌电压时，在半导体基板130内产生并沿正向流动的浪涌电流从半导体基板130内被向正面电极114抽出的电流量(以下，称为抽出量)小。其理由在于，SBD结构的二极管是不使用少数载流子进行导电的单极器件，所以在二极管中流通高的正向电流的高电流域中，半导体基板130与正面电极114的接触(电接触)为高电阻。
在半导体基板130与正面电极114的接触为高电阻的情况下，在半导体基板内向正向流通高的浪涌电流时，因为半导体基板130与正面电极114的界面处的发热而导致浪涌电流局部集中。由于该浪涌电流集中，导致在肖特基结面和肖特基结面正下方的n-型外延层(n-型漂移区112)产生击穿，所以从半导体基板130内向正面电极114抽出的浪涌电流的抽出量变小。
确认了在使用硅半导体的JBS结构的二极管中，该浪涌电流的抽出量会增大。因此，在图23所示的现有的碳化硅半导体装置140’中，与使用硅半导体的JBS结构的二极管同样地，在p型区113和n-型漂移区112中，通过形成于半导体基板130的正面的pn结的双极动作而引起的浪涌电流上升的现象，估计浪涌电流的抽出量变大，但其效果不明显。
图23所示的现有的碳化硅半导体装置140’中的浪涌电流的抽出量小的重要因素之一可举出无法得到构成JBS结构的pn结部的p型区113与正面电极114的足够低电阻的欧姆接触。因此，估计在p型区113与正面电极114之间形成与p型区113欧姆接合的金属电极(以下称作欧姆电极)，在JBS结构的pn结部局部地流通浪涌电流，使浪涌电流耐量提高。
图25是表示现有的碳化硅半导体装置的另一个例子的截面图。图25是下述专利文献2的图3。图25所示的现有的碳化硅半导体装置150与图23和图24所示的现有的碳化硅半导体装置140’的不同之处在于，在p型区113上设置欧姆电极133’作为正面电极114的最下层，在半导体基板130的正面混合有n-型漂移区112与肖特基电极131’的肖特基结和p型区113与欧姆电极133’的欧姆接合。
作为现有的JBS结构的碳化硅二极管的制造方法，提出了如下方法：仅在n-型漂移区的在半导体基板的正面露出的部分上形成与n-型漂移区肖特基接合的金属电极(以下称作肖特基电极)之后，在半导体基板的正面上，以覆盖肖特基电极的方式形成与构成JBS结构的pn结部的p型区欧姆接合的欧姆电极(例如参照下述专利文献1)。
在下述专利文献1中，公开了使用铝(Al)或镍(Ni)作为欧姆电极的材料，使用钼(Mo)作为肖特基电极的材料。另外，在下述专利文献1中，在构成JBS结构的pn结部的p型区的内部选择性地形成杂质浓度比该p型区的杂质浓度高的p+型接触区，来提高该p型区与欧姆电极的欧姆性的碳化硅二极管。
作为现有的JBS结构的碳化硅二极管的其他制造方法，提出了仅在构成JBS结构的pn结部的p型区上形成欧姆电极之后，在半导体基板的正面上，以覆盖欧姆电极的方式形成与n-型漂移区肖特基接合的肖特基电极的方法(例如参照下述专利文献2)。在下述专利文献2中，公开了使用铝作为欧姆电极的材料，使用钼(Mo)作为肖特基电极的材料。
另外，作为现有的JBS结构的碳化硅二极管的其他制造方法，公开了如下方法：在包含碳化硅的半导体基板上以化学计量的组成比成为2：1(＝Si：Ni)的方式依次层叠的硅膜和镍膜仅通过彼此的硅化反应，形成成为与n-型漂移区肖特基接合，且与构成JBS结构的pn结部的p型区欧姆接合的阳极电极的硅化物(NiSi2)膜(例如，参照下述专利文献3)。
作为在p型区上形成欧姆电极的方法，提出了如下方法：在包含碳化硅的半导体基板上，以覆盖p型区的方式依次层叠了铝膜和镍膜之后，利用1000℃下的退火(热处理)使半导体基板中的硅原子与镍膜中的镍原子发生硅化反应，形成成为与p型区欧姆接合的欧姆电极的镍硅化物(NiSi)膜(例如，参照下述非专利文献1)。
作为在p型区上形成欧姆电极的其他方法，提出了如下方法：在包含碳化硅的半导体基板上以覆盖p型区的方式依次层叠镍膜和铝膜之后，通过850℃以上且1050℃以下的温度下的热处理使这些金属膜和半导体基板反应，来形成包含镍、铝、硅和碳(C)的合金的p型欧姆电极(例如，参照下述专利文献4)。
作为在p型区上形成欧姆电极的其他方法，提出了如下方法：在包含碳化硅的半导体基板上以覆盖p型区的方式依次层叠元素组成比为89：11(＝Al：Si)的铝膜和硅膜之后，通过400℃～500℃的温度下的热处理，形成铝膜与硅膜的合金膜，并且形成该合金膜与p型区的欧姆接合(例如，参照下述专利文献5)。
作为形成欧姆电极的其他方法，提出了在以离子方式将硅原子注入到包含碳化硅的半导体基板而成的高浓度杂质区域上形成镍膜，通过400℃～600℃的温度下的热处理，仅在高浓度杂质区域与镍膜的界面形成加热反应层前体层之后，通过950℃下的热处理使加热反应层前体层转化为低电阻的加热反应层(例如，参照下述专利文献6)。
作为形成欧姆电极的其他方法，提出了在层间绝缘膜的接触孔内，通过热处理在包含碳化硅的半导体基板与金属材料膜之间形成加热反应层前体层，通过比初期的热处理更高温度的热处理使加热反应层前体层转化为加热反应层(例如，参照下述专利文献7)。在下述专利文献7，公开了将金属材料膜的材料设为钛铝、镍，将初期的热处理设为在金属材料膜与层间绝缘膜之间不发生有害的固相反应的低温度。
另外，在下述专利文献7中，公开了如下方法：以与层间绝缘膜的接触孔内的半导体基板的整个表面接触的方式形成金属材料膜，通过热处理使金属材料膜与半导体基板的接触位置硅化，在该接触位置的整个面自对准(Self-aligned)地形成加热反应层的自对准硅化物工艺(salicide process)中，通过蚀刻除去金属材料膜的未被硅化的部分(除了加热反应层以外的部分)，由此仅残留作为金属材料膜的加热反应层的部分。
图26是表示通过现有的碳化硅半导体装置的制造方法自对准地形成的欧姆电极的一个例子的截面图。图26是下述专利文献7的图1。图26所示的现有的碳化硅半导体装置160在层间绝缘膜163的接触孔163a内具备成为欧姆电极164的加热反应层，该加热反应层与包含碳化硅的半导体基板161的表面区域的高浓度杂质区域162和埋入到层间绝缘膜163的接触孔163a的布线层165接触且电连接。
欧姆电极164是通过下述专利文献7所记载的自对准硅化物工艺，将层间绝缘膜163作为掩模，自对准地形成于层间绝缘膜163的接触孔163a内的半导体基板161的整个表面。欧姆电极164被设置于层间绝缘膜163的接触孔163a内在半导体基板161的表面露出的高浓度杂质区域162的表面区域，且在远离半导体基板161的正面的方向上从半导体基板161的正面突出。
现有技术文献
专利文献
专利文献1：日本专利第5546759号公报
专利文献2：日本特开2008-282972号公报
专利文献3：日本特开2003-158259号公报
专利文献4：日本专利第4291875号公报
专利文献5：日本特开平成1-020616号公报
专利文献6：日本特开2017-175115号公报
专利文献7：日本特开2005-276978号公报
非专利文献
非专利文献1：N·桐谷(N.Kiritani)，另有7名，同时在4H-SiC垂直MOSFET的源极/P阱/栅极上形成的单一材料的欧姆接触(Single Material Ohmic ContactsSimultaneously Formed on the Source/p-well/Gate of 4H-SiC Vertical MOSFETs)，材料科学论坛(Materials Science Forum)，瑞士(Swizerland)，Trans TechPublications，2003年，第433卷-第436卷，pp.669-672
发明内容
技术问题
然而，为了提高上述的现有的碳化硅半导体装置140’(JBS结构的碳化硅二极管：参照图23和图24)的浪涌电流耐量，即使在半导体基板130与肖特基电极(钛膜131)之间设置仅与p型区113接触的欧姆电极，在欧姆电极为镍硅化物膜的情况下，由于无法充分降低p型区113与欧姆电极的接触电阻，所以无法获得浪涌电流耐量的预定的设计值。
为了提高p型区113与欧姆电极的接触电阻，在增大p型区113与欧姆电极的接合面积的情况下，如果以相同的表面积维持有源区110，则p型区113与欧姆电极的接合面积越大，则n-型漂移区112与肖特基电极的接合面积越小。因此，在正向偏置时，从n-型漂移区112朝向肖特基电极的电子电流量变少，难以低正向电压(Vf)化。
因此，为了使p型区113与欧姆电极的接合面积成为预定的浪涌电流耐量所需要的接合面积，并且尽可能增大n-型漂移区112与肖特基电极的接合面积，仅在p型区113上形成欧姆电极，在相邻的p型区113之间，在n-型漂移区112的整个表面形成肖特基电极即可。另外，通过将欧姆电极的材料设为铝/镍的层叠膜，能够降低p型区113与欧姆电极的接触电阻。
然而，由于p型区113的宽度w101(参照图23)窄至数μm以下，所以难以控制蚀刻速率不同的2种金属(铝和镍)的层叠膜的图案化，如果考虑到量产工艺的工艺裕度，则以比p型区113的宽度w101窄的宽度形成欧姆电极。因此，p型区113与肖特基电极接触而产生接触电阻不降低的无效区域，无法得到用于增大浪涌电流的抽出量的足够的特性。
在上述专利文献2所记载的技术中，通过光刻法和蚀刻使金属膜图案化，而残留成为欧姆电极133’(参照图25)的部分。因此，导致工序增加，成本增加。另外，由于只能以蚀刻的最小加工尺寸使金属膜图案化，所以不适合微细化。在无法微细化的情况下，由于在半导体基板130的面内的肖特基电极的接合面积减少，所以如上所述，正向电压化降低。
在上述专利文献7所记载的技术中，如上所述，将层间绝缘膜163作为掩模，在层间绝缘膜163的接触孔163a内自对准地形成有微细图案的欧姆电极164，但确认了高浓度杂质区域162与欧姆电极164的接触电阻未充分降低。另外，确认了如果将上述专利文献2、7所记载的通常的自对准的技术应用于以铝膜和镍膜的层叠膜为材料的情况，则产生如下问题。
例如，以仅在p型区113上形成欧姆电极133’的情况为例进行说明。图20是表示现有的欧姆电极的形成过程中的状态的说明图。图21是放大地表示现有的欧姆电极的状态的说明图。在图20和图21中，上段示意地示出通过扫描型电子显微镜(SEM：ScanningElectron Microscope)观察欧姆电极133’的状态，下段示出欧姆电极133’附近的截面图。
如图20所示，在半导体基板130的正面上形成覆盖相邻的p型区113间的n-型漂移区112的氧化膜掩模171。接下来，在氧化膜掩模171上，以在氧化膜掩模171的开口部171a内与p型区113接触的方式形成金属材料膜172。然后，通过热处理使金属材料膜172与半导体基板130反应并硅化，形成成为欧姆电极133’的镍硅化物膜。
在金属材料膜172为铝膜和镍膜的层叠膜的情况下，在进行用于使金属材料膜172与半导体基板130的接触位置硅化的热处理时，金属材料膜172中的铝原子侵入氧化膜掩模171内并发生反应，在氧化膜掩模171内生成产物134。确认了该产物134即使在器件完成后也残留在半导体基板130与肖特基电极131’之间(参照图21)，成为漏电电流源。
本发明为了消除上述的现有技术的问题，目的在于提供通过形成低电阻的欧姆电极，从而能够维持低的Vf特性，并且浪涌电流耐量高，能够提高正向的浪涌电流的抽出量的碳化硅半导体装置的制造方法。
技术方案
为了解决上述课题，实现本发明的目的，本发明的碳化硅半导体装置的制造方法具有如下特征。首先，进行在包含碳化硅的半导体基板的内部形成构成上述半导体基板的第一主面的第一导电型区的第一工序。接下来，进行在上述第一导电型区的位于上述半导体基板的第一主面侧的表面区域选择性地形成第一个第二导电型区的第二工序。接下来，进行在上述半导体基板的第一主面形成覆盖上述第一导电型区和上述第一个第二导电型区的氧化膜的第三工序。接下来，进行选择性地除去上述氧化膜，而在上述氧化膜形成露出上述第一个第二导电型区的第一开口部的第四工序。接下来，在上述氧化膜的上述第一开口部依次层叠与上述半导体基板的第一主面接触的第一镍膜、铝膜、熔点比铝的熔点高的金属膜来形成金属材料膜的第五工序。接下来，通过第一热处理使上述金属材料膜与上述半导体基板反应，而在上述半导体基板的位于上述氧化膜的上述第一开口部中的第一主面上，以上述氧化膜为掩模，自对准地生成化合物层的第六工序。接下来，在上述第六工序之后，除去上述金属材料膜的除了上述化合物层以外的剩余部分的第七工序。
接下来，在上述第七工序之后，通过温度比上述第一热处理的温度高的第二热处理，在上述化合物层的内部生成镍硅化物，而形成与上述半导体基板欧姆接合的镍硅化物膜的第八工序。接下来，在上述第八工序之后，除去被上述镍硅化物膜所夹的上述氧化膜，而形成将所有的上述第一开口部连接而成的接触孔的第九工序。接下来，进行在上述接触孔的内部，在上述半导体基板的第一主面上依次层叠与上述第一导电型区接触并与上述第一导电型区进行肖特基接合的钛膜和包含铝的金属电极膜来形成第一电极的第十工序。接下来，进行在上述半导体基板的第二主面形成第二电极的第十一工序。
另外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述的发明中，上述熔点比铝的熔点高的金属膜为第二镍膜。
另外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述的发明中，上述铝膜的膜厚相对于上述金属材料膜的膜厚的比率为20％以上且55％以下。
另外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述的发明中，上述第一镍膜的膜厚为50nm以上且120nm以下，上述铝膜的膜厚为25nm以上且250nm以下，上述第二镍膜的膜厚为50nm以上且120nm以下。
另外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述的发明中，上述熔点比铝的熔点高的金属膜为钛膜、钼膜或钨膜。
另外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述的发明中，上述铝膜的膜厚相对于上述金属材料膜的膜厚的比率为33％以上且63％以下。
另外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述的发明中，上述第一镍膜的膜厚为50nm以上且120nm以下，上述铝膜的膜厚为25nm以上且210nm以下。
另外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述的发明中，在上述第六工序中，将上述第一热处理的温度设为500℃以上且700℃以下。
另外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述的发明中，在上述第八工序中，将上述第二热处理的温度设为900℃以上且1100℃以下。
根据上述的发明，使用依次层叠有第一镍膜、铝膜和熔点比铝的熔点高的金属膜，例如第二镍膜的层叠金属膜来形成硅化物层。由此，能够抑制在热处理时铝在半导体基板的表面凝缩。因此，即使烧结(sintering)的温度是与以往相同程度的温度，也能够使硅化物层厚化，能够降低表面电阻。另外，能够降低作为欧姆电极的镍硅化物膜与半导体基板的接触电阻。
发明效果
根据本发明的碳化硅半导体装置的制造方法，通过形成低电阻的欧姆电极，从而起到能够维持低的Vf特性，并且浪涌电流耐量高，能够提高正向的浪涌电流的抽出量的效果。
附图说明
图1是表示从半导体基板的正面侧观察实施方式的碳化硅半导体装置的布局的俯视图。
图2是表示从半导体基板的正面侧观察实施方式的碳化硅半导体装置的布局的俯视图。
图3是表示图2的切割线A-A’处的截面结构的截面图。
图4是表示实施方式的碳化硅半导体装置的制造方法的概要的流程图。
图5是表示实施方式的碳化硅半导体装置的制造过程中的状态的截面图。
图6是表示实施方式的碳化硅半导体装置的制造过程中的状态的截面图。
图7是表示实施方式的碳化硅半导体装置的制造过程中的状态的截面图。
图8是表示实施方式的碳化硅半导体装置的制造过程中的状态的截面图。
图9是表示实施方式的碳化硅半导体装置的制造过程中的状态的截面图。
图10是表示实施方式的碳化硅半导体装置的制造过程中的状态的截面图。
图11是表示实施方式的碳化硅半导体装置的制造过程中的状态的截面图。
图12是表示实施方式的碳化硅半导体装置的制造过程中的状态的截面图。
图13是表示实施方式的碳化硅半导体装置的制造过程中的状态的截面图。
图14是表示实施方式的碳化硅半导体装置的制造过程中的状态的截面图。
图15是表示实施方式的碳化硅半导体装置的制造过程中的状态的截面图。
图16是示意地表示实施方式的碳化硅半导体装置的正面电极的制造过程中的状态的截面图。
图17是示意地表示实施方式的碳化硅半导体装置的正面电极的制造过程中的状态的截面图。
图18是示意地表示实施方式的碳化硅半导体装置的正面电极的制造过程中的状态的截面图。
图19是表示利用各种金属膜的碳化硅半导体装置的正面电极的接触电阻的图表。
图20是表示现有的欧姆电极的形成过程中的状态的说明图。
图21是放大地表示现有的欧姆电极的状态的说明图。
图22是表示从半导体基板的正面侧观察现有的碳化硅半导体装置的状态的俯视图。
图23是表示从半导体基板的正面侧观察现有的碳化硅半导体装置的另一个例子的状态的俯视图。
图24是表示图23的切割线AA-AA’处的截面结构的截面图。
图25是表示现有的碳化硅半导体装置的另一个例子的截面图。
图26是表示通过现有的碳化硅半导体装置的制造方法自对准地形成的欧姆电极的一个例子的截面图。
符号说明
10：有源区
11：n+型起始基板
12：n-型漂移区
13、72、74：构成JBS结构的p型区
14：正面电极
15：场氧化膜
15’：氧化膜(氧化膜掩模)中的在有源区中覆盖n-型漂移区的部分
15a：场氧化膜的接触孔
16：热氧化膜
17：堆积氧化膜
18：钝化膜
18a：钝化膜的开口部
19：背面电极
20：边缘终端区
20a：边缘终端区的连接区域
21：场限制环(FLR)
22：构成JTE结构的p-型区
23：构成JTE结构的p--型区
24：n+型沟道截止区
30：半导体基板
31：钛膜
32：铝合金膜
33(33a、33b)：镍硅化物膜(第一镍硅化物膜、第二镍硅化物膜)
40：碳化硅半导体装置
41：焊盘
42：焊盘与导线的接合部
50：碳保护膜
51：氧化膜(氧化膜掩模)
51a、51b：氧化膜(氧化膜掩模)的开口部
52：金属材料膜
53：铝膜
54：第二镍膜
55：铝-镍-硅(Al-Ni-Si)化合物
56：铝镍化合物
57：抗蚀剂膜
58：第一镍膜
61～64：热扩散
w1：构成JBS结构的p型区的宽度
w2a：第一镍硅化物膜的宽度
w2b：第二镍硅化物膜的宽度
w3：边缘终端区的连接区域的宽度
具体实施方式
以下，参照附图详细说明本发明的碳化硅半导体装置的制造方法的优选的实施方式。在本说明书和附图中，在前缀有n或p的层、区域中，分别表示电子或空穴为多数载流子。另外，n、p上标注的+和-分别表示比未标注的层、区域的杂质浓度高和低。应予说明，在以下的实施方式的说明和附图中，对相同的构成标注相同的符号，省略重复的说明。应予说明，在米勒指数的表述中，“-”是标注在其之后的指数上的符号，通过在指数前标注“-”来表示负的指数。
(实施方式)
对实施方式的碳化硅半导体装置的结构进行说明。图1和图2是表示从半导体基板的正面侧观察实施方式的碳化硅半导体装置的布局的俯视图。在图1中示出构成JBS结构的p型区(第一个第二导电型区)13的布局的一个例子。在图2中图示包含碳化硅(SiC)的半导体基板(半导体芯片)30的正面上的各部分中的焊盘41的布局的一个例子。
图1和图2所示的实施方式的碳化硅半导体装置40是一种碳化硅二极管，其在有源区10中，在半导体基板30的正面侧混合有由正面电极(第一电极)14(参照图3)与n-型漂移区(第一导电型区)12的肖特基结构成的SBD结构以及由p型区13与n-型漂移区12的pn结构成的JBS结构。
n-型漂移区12和p型区13在有源区10的面内以大致均匀的图案大致均等地配置。n-型漂移区12和p型区13配置成例如沿着与半导体基板30的正面平行的同一方向延伸的条纹状，并且以在与呈条纹状延伸的长边方向正交的短边方向上彼此接触的方式交替反复地配置。n-型漂移区12在相邻的p型区13之间在半导体基板30的正面露出。
有源区10是在碳化硅二极管处于导通状态时有电流流通的区域。有源区10具有例如大致矩形状的平面形状，且配置于半导体基板30的大致中央。边缘终端区20是有源区10与半导体基板30的端部之间的区域，且包围有源区10的周围。边缘终端区20是缓和n-型漂移区12的在半导体基板30的正面侧的电场且保持耐压的区域。耐压是指元件不引起误动作、击穿的极限电压。
在边缘终端区20配置有结终端扩展(JTE：Junction Termination Extension)结构等耐压结构(参照图3)。JTE结构是以配置杂质浓度随着从内侧(半导体基板30的中央侧)向外侧(半导体基板30的端部侧)变低的p型区的方式，以杂质浓度不同的多个p型区(图3的符号22、23)包围有源区10的周围的大致矩形状的平面形状配置成以有源区10的中央为基准的同心圆状的耐压结构。
另外，在边缘终端区20的连接区域20a(参照图3)配置有场限制环(FLR：FieldLimiting Ring(第二个第二导电型区))21。FLR21是呈大致矩形状地包围有源区10的周围的p+型区，并从边缘终端区20的连接区域20a向外侧延伸而与后述的p-型区22(参照图3)接触。FLR21在p型区13呈条纹状延伸的长度方向上可以与p型区13接触。
边缘终端区20的连接区域20a是有源区10与后述的场氧化膜15之间的区域，其包围有源区10的周围且将有源区10与边缘终端区20的耐压结构部连接。边缘终端区20的耐压结构部是指边缘终端区20中的从后述的场氧化膜15的内侧端部到半导体基板的端部(芯片端部)为止的部分，配置有JTE结构、n+型沟道截止区24(参照图3)等预定的耐压结构。
正面电极14(参照图3)在有源区10中设置于半导体基板30的正面上。正面电极14以与n-型漂移区12和p型区13接触的方式与n-型漂移区12和p型区13电连接。在半导体基板30的正面上设置有钝化膜18(参照图3)。钝化膜18作为保护半导体基板30的正面侧的元件结构和正面电极14的保护膜发挥功能。
在钝化膜18设置有露出正面电极14的一部分的开口部18a。正面电极14的在钝化膜18的开口部18a露出的部分作为焊盘41发挥功能。焊盘41配置于例如半导体基板30的中央。在向焊盘41供给电流的情况下，在焊盘41键合(接合)有作为最常见的布线连接的省略图示的铝(Al)线。
在图2中，用圆形的平面形状表示焊盘41与铝线(未图示)的接合部42。对于焊盘41与铝线的接合部42，例如在将直径500μm的铝线接合到焊盘41的情况下，需要假设约1mm见方程度的表面积。其理由在于，在半导体基板30的面内施加浪涌电压时，正向流动的浪涌电流的流动方式因碳化硅二极管的耐压等级而不同。
优选焊盘41配置于半导体基板30的中央，但是如上所述，n-型漂移区12和p型区13在有源区10的面内以大致均匀的图案大致均等地配置，因此即使焊盘41不配置于半导体基板30的中央，也不会对电特性造成不良影响。因此，引线键合的自由度高。
接下来，对实施方式的碳化硅半导体装置40的截面结构进行说明。图3是表示图2的切割线A-A’处的截面结构的截面图。如上所述，实施方式的碳化硅半导体装置40在包含碳化硅的半导体基板30的有源区10具备碳化硅二极管的SBD结构和JBS结构，并在边缘终端区20具备JTE结构作为耐压结构。
半导体基板30是在包含碳化硅的n+型起始基板11的正面上层叠有成为n-型漂移区12的n-型外延层而成的外延基板。n+型起始基板11是n+型阴极区。半导体基板30将n-型漂移区12侧的主面(成为n-型漂移区12的n-型外延层的表面)作为正面，将n+型起始基板11侧的主面(n+型起始基板11的背面)作为背面。
在有源区10中，在半导体基板30的正面侧的表面区域选择性地设置有构成JBS结构的1个以上的p型区13。p型区13设置在半导体基板30的正面与n-型漂移区12之间。p型区13在半导体基板30的正面露出，且与n-型漂移区12接触。
在边缘终端区20中，在半导体基板30的正面侧的表面区域分别选择性地设置有FLR21、构成JTE结构的1个以上的p型区(这里为2个：p-型区22和p--型区23)和n+型沟道截止区24。FLR21设置于边缘终端区20的连接区域20a的整个区域，并且从连接区域20a向外侧延伸而与p-型区22接触。FLR21的内侧为有源区10。
p-型区22与边缘终端区20的连接区域20a分离地设置于FLR21的外侧，且与FLR21邻接。p--型区23设置于p-型区22的外侧，且与p-型区22邻接。n+型沟道截止区24以与p--型区23分离的方式设置于比p--型区23靠近外侧的位置。n+型沟道截止区24在半导体基板30的端部(芯片端部)露出。
FLR21、p-型区22、p--型区23和n+型沟道截止区24设置在半导体基板30的正面与n-型漂移区12之间。FLR21、p-型区22、p--型区23和n+型沟道截止区24在半导体基板30的正面露出，且与n-型漂移区12接触。FLR21、p-型区22、p--型区23和n+型沟道截止区24的深度可以与例如p型区13的深度相同。
半导体基板30的正面被场氧化膜15覆盖。场氧化膜15例如可以是依次层叠有热氧化膜16和堆积氧化膜17的层叠膜。热氧化膜16能够提高半导体基板30与场氧化膜15的密合性。通过使场氧化膜15包含堆积氧化膜17，从而与所有的场氧化膜15均为热氧化膜16的情况相比，能够在短时间形成场氧化膜15。
在场氧化膜15设置有将有源区10中的半导体基板30的几乎整个正面露出的接触孔15a。场氧化膜15的接触孔15a的侧壁(场氧化膜15的内侧的侧面)与例如半导体基板30的正面大致正交。场氧化膜15的接触孔15a设置于从有源区10到边缘终端区20的连接区域20a为止的整个区域。
在场氧化膜15的接触孔15a中露出了有源区10中的n-型漂移区12和p型区13以及边缘终端区20中的FLR21的内侧的部分。在场氧化膜15的接触孔15a的内部，在半导体基板30的正面上沿着半导体基板30的正面设置有作为阳极电极发挥功能的正面电极14。
正面电极14具有依次层叠有钛膜31和铝合金膜(包含铝的金属电极膜)32而成的层叠结构。此外，正面电极14具有选择性地设置在半导体基板30正面与钛膜31之间的最下层的镍硅化物(NiSi)膜33(33a、33b)。镍硅化物膜33包含铝。镍硅化物膜33也可以包含碳(C)。正面电极14在场氧化膜15上可以向外侧延伸。
钛膜31在接触孔15a的内部设置于半导体基板30的整个正面，并与n-型漂移区12接触。钛膜31的与n-型漂移区12的接合位置是形成与n-型漂移区12的肖特基结的肖特基电极。钛膜31在场氧化膜15上可以向外侧延伸，例如可以在深度方向上在与FLR21对置的位置处终端。
铝合金膜32覆盖钛膜31的整个面，且与钛膜31电连接，且介由钛膜31而与镍硅化物膜33电连接。铝合金膜32在场氧化膜15上可以比钛膜31向外侧延伸，例如可以在深度方向在与p-型区22对置的位置处终端。铝合金膜32例如为铝硅(AlSi)膜。可以设置铝膜来代替铝合金膜32。
镍硅化物膜33具有设置在p型区13与钛膜31之间的第一镍硅化物膜33a以及设置在FLR21与钛膜31之间的第二镍硅化物膜33b。第一镍硅化物膜33a是与p型区13进行欧姆接合的欧姆电极。第一镍硅化物膜33a具有使在施加浪涌电压时在半导体基板30内产生并向正向流动的浪涌电流从半导体基板30内向正面电极14抽出的电流量(抽出量)增大而提高浪涌电流耐量的功能。
第一镍硅化物膜33a如后所述，是通过在p型区13与堆积于半导体基板30的正面上的金属材料膜52(参照图10)的接触位置处通过热处理使半导体基板30的表面区域与金属材料膜52反应而形成的。因此，第一镍硅化物膜33a设置于半导体基板30的正面的表面区域，在深度方向上与p型区13接触，并且在远离半导体基板30的正面的方向上从半导体基板30的正面突出。
优选第一镍硅化物膜33a的宽度w2a与例如p型区13的宽度w1大致相同。通过使第一镍硅化物膜33a的宽度w2a与p型区13的宽度w1相同，从而在半导体基板30的正面不露出p型区13。由此，由于未形成p型区13与钛膜31的高电阻的肖特基结，所以与在半导体基板30的正面露出有p型区13的情况相比，能够实现碳化硅二极管的低正向电压(Vf)化。
第一镍硅化物膜33a的宽度w2a可以比p型区13的宽度w1窄。通过使第一镍硅化物膜33a的宽度w2a比p型区13的宽度w1窄，从而能够得到用于提高在形成第一镍硅化物膜33a时使用的掩模(后述的场氧化膜15的剩余部分：参照图10)的对位精度的设计裕度。由此，能够将第一镍硅化物膜33a位置精度良好地配置在深度方向上与p型区13对置的位置。
第二镍硅化物膜33b是与FLR21欧姆接合的欧姆电极。第二镍硅化物膜33b设置在边缘终端区20的连接区域20a中的FLR21的几乎整个表面。第二镍硅化物膜33b在场氧化膜15的侧壁与场氧化膜15接触。第二镍硅化物膜33b与第一镍硅化物膜33a同样地具有增大浪涌电流的抽出量而提高浪涌电流耐量的功能。
通过设置第二镍硅化物膜33b，从而能够在边缘终端区20的连接区域20a配置具有与第一镍硅化物膜33a相同功能的欧姆电极。由此，即使在芯片尺寸(与半导体基板30的正面平行的平面尺寸)变小的情况下，也能够在第一镍硅化物膜33a、第二镍硅化物膜33b与半导体基板30的总接合面积中充分确保得到预定的浪涌电流耐量所需要的正面电极14与半导体基板30的欧姆接合面积。
另外，通过使第二镍硅化物膜33b向外侧延伸到与场氧化膜15接触的位置，从而能够使FLR21与第二镍硅化物膜33b的欧姆接合面积最大。由此，第二镍硅化物膜33b的宽度w2b与边缘终端区20的连接区域20a的宽度w3大致相同，并且如上所述，能够将第二镍硅化物膜33b设置于边缘终端区20的连接区域20a中的FLR21的几乎整个表面。
另外，通过使第二镍硅化物膜33b的宽度w2b与边缘终端区20的连接区域20a的宽度w3大致相同，从而与第一镍硅化物膜33a的宽度w2a与p型区13的宽度w1大致相同的情况同样地能够实现碳化硅二极管的低正向电压化。第二镍硅化物膜33b的宽度w2b可以比例如边缘终端区20的连接区域20a的宽度w3窄。其理由与第一镍硅化物膜33a的宽度w2a可以比p型区13的宽度w1窄的理由相同。
第二镍硅化物膜33b如后所述，是通过在FLR21与堆积于半导体基板30的正面上的金属材料膜52的接触位置处通过热处理使半导体基板30与金属材料膜52反应而形成的。第二镍硅化物膜33b设置于半导体基板30的正面的表面区域，在深度方向上与FLR21接触，并且在远离半导体基板30的正面的方向上从半导体基板30的正面突出。
在半导体基板30的正面，与正面电极14接触的部分以外的部分被场氧化膜15覆盖。在半导体基板30的正面的最外表面设置有包含聚酰亚胺的钝化膜18。在此，在n+型沟道截止区24的上部可以设置以与n+型沟道截止区24接触的方式电连接的沟道截止电极。沟道截止电极例如可以是与铝合金膜32同时形成的铝合金膜。
钝化膜18是保护正面电极14和场氧化膜15的保护膜。在钝化膜18，在有源区10设置有露出铝合金膜32的一部分的开口部18a。正面电极14的在钝化膜18的开口部18a露出的部分作为焊盘41发挥功能。在半导体基板30的背面(n+型起始基板11的背面)的整个面设置有背面电极(第二电极)19，其电连接到n+型起始基板11。
接下来，对实施方式的碳化硅半导体装置40的制造方法进行说明。图4是表示实施方式的碳化硅半导体装置的制造方法的概要的流程图。图5～图15是表示实施方式的碳化硅半导体装置的制造过程中的状态的截面图。图16～图18是示意地表示实施方式的碳化硅半导体装置的正面电极的制造过程中的状态的截面图。图19是表示利用各种金属膜的碳化硅半导体装置的正面电极的接触电阻的图表。
首先，如图5所示，作为n+型起始基板(半导体晶片)11，例如准备掺杂了1×1016/cm3左右的氮(N)的碳化硅的四层周期性六方晶(4H-SiC)基板。n+型起始基板11的正面可以相对于例如(0001)面具有4°左右的偏角。接下来，在n+型起始基板11的正面上，使成为n-型漂移区12的例如掺杂了1.8×1016/cm3左右的氮的n-型外延层生长(第一工序)。
成为n+型阴极区的n+型起始基板11的厚度例如可以为350μm左右。成为n-型漂移区12的n-型外延层的厚度例如可以为6μm左右。通过至此为止的工序，制作在n+型起始基板11的正面上层叠了成为n-型漂移区12的n-型外延层的半导体基板(半导体晶片)30。如上所述，半导体基板30将n-型漂移区12侧的主面作为正面，将n+型起始基板11侧的主面作为背面。
接下来，如图6所示，通过光刻法和铝等p型杂质的第一离子注入，在有源区10(参照图1和图3)中，在半导体基板30的正面的表面区域分别选择性地形成构成JBS结构的1个以上的p型区13和FLR21(步骤S1(之一)：第二工序、第三工序)。在图6中，简略化地以比图1少的个数(这里为3个)图示p型区13(在图7～图15中也是同样)。多个p型区13以例如2μm左右的间隔在与半导体基板30的正面平行的方向上等间隔地配置。
此时，边以例如500℃左右的温度将半导体基板30加热，边从半导体基板30的正面向n-型外延层(n-型漂移区12)进行第一离子注入。在该第一离子注入中，以使例如从半导体基板30的正面到500nm的深度为止的箱型分布(box profile)的杂质浓度成为2×1019/cm3左右的方式，以30keV以上且350keV以下程度的范围不同的加速能量分成多级进行p型杂质的离子注入。
接下来，如图7所示，以不同的条件反复进行以光刻法和杂质的第二离子注入为1组的工序，在边缘终端区20(参照图3)中，在半导体基板30的正面的表面区域分别选择性地形成构成JTE结构的p型区(p-型区22和p--型区23)和n+型沟道截止区24(参照图3)(步骤S1(之二))。该第二离子注入例如与第一离子注入同样地以使杂质浓度分布成为箱型分布的方式分成多级进行。
接下来，如图8所示，在用例如碳(C)保护膜50覆盖而保护半导体基板30的整个正面后，通过热处理使进行了第一离子注入、第二离子注入的杂质活化(步骤S2)。在步骤S2的处理中，例如向热处理装置的处理炉内插入半导体基板30，在将处理炉内的气氛吸引(抽真空)到1×10-2Pa以下程度的压力之后，向处理炉内导入氩(Ar)气体，在1×105Pa左右的压力的气氛中进行5分钟左右的1700℃左右的温度的热处理。
接下来，如图9所示，例如使用灰化处理(Ashing)装置，通过灰化除去碳保护膜50。例如，使用反应性离子蚀刻(RIE：Reactive Ion Etching)装置作为灰化装置。在将RIE装置的处理炉内设为6Pa左右的压力的氧(O2)气体气氛下之后，施加500W左右的高频(RF：RadioFrequency：射频)电力，通过等离子体化的氧气气氛下的5分钟左右的灰化来除去碳保护膜50。
接下来，如图10所示，在半导体基板30的整个正面形成氧化膜51(步骤S3：第三工序)。接下来，通过光刻法和蚀刻选择性地除去氧化膜51而形成开口部(第一开口部、第二开口部)51a、51b(步骤S4：第四工序)。在步骤S4的处理中，在氧化膜51形成露出各不相同的p型区13的多个开口部51a和包围有源区10的周围的以大致矩形状露出FLR21的内侧的部分的1个开口部51b。
通过该步骤S4的处理，保留氧化膜51中的在有源区10中覆盖n-型漂移区12的部分15’和在边缘终端区20中成为场氧化膜15的部分。在步骤S4的处理后，包含成为场氧化膜15的部分在内的所有氧化膜51成为在后述的工序中用于形成镍硅化物膜33的氧化膜掩模。氧化膜51中的在有源区10中覆盖n-型漂移区12的部分15’在产品中不残留。
即，在步骤S4的处理中，同时形成场氧化膜15和用于形成镍硅化物膜33的氧化膜掩模。因此，氧化膜51具有与场氧化膜15相同的层叠结构。具体而言，氧化膜51是例如通过热氧化法和化学气相沉积(CVD：Chemical Vapor Deposition)法依次层叠了热氧化膜16和堆积氧化膜17(参照图3)的500nm左右的厚度的层叠氧化膜。
步骤S4的处理可以通过尺寸精度高的干式蚀刻来进行。由此，能够使p型区13和FLR21高尺寸精度地露出。另外，氧化膜51的开口部51b的外侧的侧壁成为场氧化膜15的接触孔15a的侧壁。因此，通过利用干式蚀刻来进行步骤S4的处理，从而能够高尺寸精度地形成场氧化膜15的接触孔15a。
接下来，通过例如溅射法，从氧化膜51的表面起一直到氧化膜51的开口部51a、51b内的半导体基板30的正面(表面)为止，在该表面上形成金属材料膜52(步骤S5：第五工序)。金属材料膜52是依次层叠有第一镍膜58、铝膜(包含铝的金属膜)53和熔点比铝的熔点高的金属膜，例如第二镍膜54的层叠金属膜(图16)。在图10中，将第一镍膜58、铝膜53和第二镍膜54集中图示为1层的金属材料膜52。
在此，已知在碳化硅半导体装置中，为了减少与p型区(构成JBS结构的p型区13、场限制环21)的接触电阻，形成铝膜作为欧姆电极。然而，仅用铝则合金化反应剧烈，在热处理后发生表面凝缩。通过除了铝以外还使用镍的硅化物，从而还能够减少与p型区的接触电阻，但是降低表面电阻(sheet resistance)是有限度的。
因此，在使用依次层叠有铝膜和镍膜的层叠金属膜，使碳化硅和镍硅化时，通过使剩余的碳与铝反应，形成Al3C，从而能够降低表面电阻。另外，通过与镍的硅化同样地进行2个阶段的烧结，从而能够自对准地形成。
然而，在依次层叠有铝膜和镍膜的层叠金属膜中，由于铝的凝缩发生在半导体基板的表面上，所以第1阶段的烧结的温度有上限，所生成的硅化物层的厚度受到限制。另外，在后续的工序中，硅化物层的一部分消失。
因此，在实施方式的碳化硅半导体装置的制造方法中，使用依次层叠了第一镍膜58、铝膜53和第二镍膜54的层叠金属膜。第一镍膜58是在后述的步骤S6的热处理时抑制铝在半导体基板30的表面凝缩的膜，例如具有80nm左右的厚度t3。在不使用第一镍膜58的情况下，铝膜53成为与半导体基板30接触的状态，无法使后述的Al-Ni-Si化合物(化合物层)55均匀地形成在半导体基板30的整个正面。
在实施方式中，由于使层叠金属膜为第一镍膜58、铝膜53和第二镍膜54这三层，所以能够使所生成的硅化物层的厚度变厚。此外，另外，利用第一镍膜58，即使第1阶段的烧结(后述的步骤S6)的温度是与以往(依次层叠有铝膜和镍膜的层叠金属膜)相同程度的温度，也能够使硅化物层变厚。因此，能够增加欧姆面积，降低表面电阻。
在图19中，纵轴表示接触电阻，单位为Ωcm2，横轴表示用于形成硅化物层的金属膜的组成。如图19所示，可知与Ti相比，Ni的接触电阻更低，与Ni相比，AlNi的接触电阻更低，与AlNi相比，实施方式的NiAlNi的接触电阻(2.51×10-4Ωcm2)更低。另外，在金属膜为NiAlNi的情况下，膜厚均为80nm。
第二镍膜54是在后述的步骤S6的热处理时防止铝膜53熔融的盖膜，具有例如80nm左右的厚度t2。使用盖膜出于以下的理由。在不使用盖膜的情况下，在步骤S6的热处理中熔融的铝膜53成为粒状而成为局部与半导体基板30接触的状态。此时，无法将后述的Al-Ni-Si化合物(化合物层)55均匀地形成在半导体基板30的整个正面。
在此，第二镍膜54是用于不使因热处理而在半导体基板30的表面熔融的铝飞散的膜，因此可以是熔点比铝高的其他金属膜，例如钼(Mo)、钽(Ta)、钛(Ti)、钨(W)的膜。例如，在为钛的情况下，优选膜厚为50nm左右。由于镍膜能够在除去后述的剩余金属(剩余部分)的步骤S7的湿式蚀刻中除去，所以与其他材料相比，更优选第二镍膜54。
另外，在将金属膜设为第一镍膜58、铝膜53和第二镍膜54的情况下，铝膜53的膜厚t1优选为金属膜的膜厚的20％以上且55％以下。另外，第一镍膜58的膜厚t3优选为50nm以上且120nm以下，另外，铝膜53的膜厚t1优选为25nm以上且250nm以下，第二镍膜54的膜厚t2优选为50nm以上且120nm以下。
另外，在第二镍膜54为镍以外的金属的情况下，铝膜53的膜厚t1优选为金属膜的膜厚的33％以上且63％以下。另外，第一镍膜58的膜厚t3优选为50nm以上且120nm以下，另外，铝膜53的膜厚t1优选为25nm以上且210nm以下。在铝膜53的膜厚t1为20nm以下的情况下，由于第二镍膜54有助于铝膜53与第二镍膜54的反应，所以铝膜53的膜厚t1优选比20nm厚，更优选为25nm以上。
然后，通过热处理，对金属材料膜52进行第一烧结(烧结)(步骤S6：第六工序)，由此在氧化膜51的开口部51a、51b内生成铝-镍-硅(Al-Ni-Si)化合物55(参照图11)。使用图16～图18对利用该热处理(第一烧结)生成Al-Ni-Si化合物55的机制进行详细说明。
在图16中仅示出氧化膜51的开口部51a、51b内的金属材料膜52与半导体基板30的接触位置，省略其他各部分的图示(在图17、图18中也是同样)。虽然在图16示出氧化膜51的1个开口部(51a、51b)内的状态，但是在氧化膜51的所有的开口部51a、51b内均成为与图16所示的状态相同的状态。
通过步骤S6的热处理，在氧化膜51的开口部51a、51b内金属材料膜52与半导体基板30的接触位置处，半导体基板30中的硅原子向铝膜53内进行热扩散61。铝膜53中的铝原子向第一镍膜58和第二镍膜54内进行热扩散62。第一镍膜58中的镍原子向半导体基板30内进行热扩散63，第二镍膜54中的镍原子向铝膜53内进行热扩散64(图17)。
通过铝原子向第二镍膜54内的热扩散62和镍原子向铝膜53内的热扩散64，从而在氧化膜51的开口部51a、51b内的半导体基板30的正面上和氧化膜51的表面上生成铝镍(AlNi)化合物56。此外，通过铝原子向第一镍膜58的热扩散62、镍原子向半导体基板30内的热扩散63和硅原子向第一镍膜58的热扩散61，从而在金属材料膜52与半导体基板30的接触位置生成Al-Ni-Si化合物55(图18)。
Al-Ni-Si化合物55通过如下方式形成：使作为通过离子注入形成的扩散区域的p型区13和FLR21的从半导体基板30的正面到20nm～30nm左右的深度的浅的深度位置的低杂质浓度的部分与金属材料膜52反应而生成。因此，包含Al-Ni-Si化合物55的化合物层是通过以在氧化膜51的开口部51a、51b内在深度方向上侵入半导体基板30的内部的方式将氧化膜51作为掩模并进行自对准而形成。
另外，Al-Ni-Si化合物55与存在于自身形成的p型区13或自身形成的FLR21的距离半导体基板30的正面比上述低杂质浓度的部分深的深度位置处且杂质浓度该低杂质浓度的部分高的部分接触。Al-Ni-Si化合物55与p型区13或FLR21内的该高杂质浓度的部分形成低电阻的欧姆接合。
在Al-Ni-Si化合物55的内部，可以通过Al-Ni-Si化合物55与半导体基板30的硅化反应而使在半导体基板30中剩余的碳(C)(以下称为剩余碳)以不呈层状的程度析出。剩余碳是指半导体基板30中的硅原子因上述硅化反应而被消耗，从而在半导体基板30中剩余的碳原子。具体而言，在Al-Ni-Si化合物55的内部，剩余碳可以呈粒状析出并分布。
考虑到化学反应的均匀性，步骤S6的热处理时间例如可以为2分钟以上，考虑到产品的量产性，例如可以为1小时以下的程度。优选步骤S6的热处理温度例如为500℃以上且700℃以下的程度。其理由如下。在步骤S6的热处理温度超过700℃的情况下，铝镍化合物56侵入作为氧化硅(SiO2)膜的氧化膜51内进行反应，如后所述地在氧化膜51内生成产物。在后续的除去剩余金属(剩余部分)的步骤S7中，由于镍硅化物膜33未被除去，所以该产物残留在场氧化膜15中，该产物在反向偏置时成为漏电不良的原因。
这是因为在步骤S6的热处理温度小于500℃的情况下，由于不发生半导体基板30与金属材料膜52的上述反应，所以不使用金属材料膜52，而在后续步骤S7的处理中，金属材料膜52被全部除去。步骤S6的热处理优选在例如容易均匀地管理热处理温度的热处理炉中进行。温度均匀是指在包含由工艺的偏差所允许的误差的范围内为大致相同的温度。以上是关于第一烧结的详细说明。
接下来，如图12所示，除去氧化膜51上和氧化膜51的开口部51a、51b内的剩余金属(剩余部分)(步骤S7：第七工序)。剩余金属是指未反应的金属材料膜52和由金属材料膜52生成的除镍硅化物膜33以外的金属，具体而言，是不有助于生成镍硅化物膜33的铝镍化合物56。在步骤S7的处理中，例如通过使用磷硝乙酸的湿式蚀刻来蚀刻半导体基板30的整个正面。通过步骤S7的处理，在氧化膜51的各开口部51a、51b内分别残留Al-Ni-Si化合物55。
接下来，如图13所示，通过热处理，对Al-Ni-Si化合物55进行第二烧结(步骤S8：第八工序)。通过步骤S8的热处理，在Al-Ni-Si化合物55内生成镍硅化物，使Al-Ni-Si化合物55成为与半导体基板30欧姆接合的镍硅化物膜33。由此，在氧化膜51的各开口部51a、51b内分别以氧化膜51作为掩模自对准地形成与半导体基板30欧姆接合的镍硅化物膜33。
步骤S8的热处理温度例如可以是比步骤S6的热处理温度更高的温度。步骤S8的热处理温度优选是在Al-Ni-Si化合物55内生成镍硅化物的例如900℃以上的程度且能够使用垂直型热处理炉而以低成本进行处理的例如1100℃以下的程度。步骤S8的热处理优选使用例如能够均匀地管理热处理温度的热处理炉来进行。
接下来，如图14所示，通过光刻法，形成场氧化膜15的接触孔15a的形成区域开口的抗蚀剂膜57。接下来，将抗蚀剂膜57作为掩模进行蚀刻，形成在深度方向上贯穿场氧化膜15的接触孔15a(步骤S9：第九工序)。在该步骤S9的处理中，仅残留氧化膜51中的成为场氧化膜15的部分。
在步骤S9的处理中，通过将氧化膜51中的在有源区10中覆盖n-型漂移区12的部分15’全部除去，并连接氧化膜51的所有开口部51a、51b，从而使在步骤S4的处理中已经形成的接触孔15a出现。在该步骤S9的处理时，由于氧化膜51的开口部51b的外侧的整个侧壁被抗蚀剂膜57完全覆盖，所以氧化膜51的开口部51b的外侧的侧壁未被蚀刻。
在场氧化膜15的接触孔15a露出有有源区10的整个表面和边缘终端区20的连接区域20a的整个表面。由此，在场氧化膜15的接触孔15a露出有所有的镍硅化物膜33(33a、33b)和n-型漂移区12的被夹在相邻的镍硅化物膜33间的部分。
在第一镍硅化物膜33a的宽度w2a小于p型区13的宽度w1，第二镍硅化物膜33b的宽度w2b小于边缘终端区20的连接区域20a的宽度w3的情况下，在场氧化膜15的接触孔15a还露出有p型区13和FLR21的表面的未与镍硅化物膜33接合的部分。
步骤S9的处理优选通过湿式蚀刻来进行。这是因为在通过干式蚀刻进行步骤S9的处理的情况下，有可能在半导体基板30的正面残留由干式蚀刻引起的等离子体损伤。即使通过湿式蚀刻进行步骤S9的处理，也能够高尺寸精度地在场氧化膜15形成接触孔15a。其理由是因为，在步骤S4的处理时，通过干式蚀刻在氧化膜51高尺寸精度地形成的开口部51b的外侧的侧壁由场氧化膜15的接触孔15a的侧壁构成。
在步骤S4的处理中，残留氧化膜51中的覆盖n-型漂移区12的部分15’和成为场氧化膜15的部分(参照图10)。因此，在步骤S4的处理后，成为氧化膜51中的覆盖n-型漂移区12的部分15’残留在场氧化膜15的接触孔15a内的状态，氧化膜51的开口部51b的外侧的侧壁由场氧化膜15的接触孔15a的侧壁构成。氧化膜51的开口部51b的外侧的侧壁在步骤S9的处理时整体被抗蚀剂膜57完全覆盖，未被蚀刻。因此，在步骤S4的处理以后，氧化膜51的开口部51b的外侧的侧壁的位置未变化。
这样，场氧化膜15的接触孔15a的尺寸精度与通过干式蚀刻形成的氧化膜51的开口部51b的尺寸精度相同，不取决于步骤S9的处理中的湿式蚀刻的尺寸精度。而且，由于在步骤S4的处理以后，氧化膜51的开口部51b的外侧的侧壁的位置未变化，所以以氧化膜51为掩模而自对准地形成的第二镍硅化物膜33b在步骤S9的处理后也维持在与氧化膜51的开口部51b的外侧的侧壁接触的状态。即，第二镍硅化物膜33b在步骤S9的处理后也维持在接触孔15a的侧壁中与场氧化膜15接触的状态。
接下来，如图15所示，例如通过溅射等物理气相沉积法(PVD：Physical VaporDeposition)，在从场氧化膜15的表面到接触孔15a内的半导体基板30的正面为止的整个面形成钛膜31。接下来，通过光刻法和蚀刻，使钛膜31仅残留于接触孔15a内(步骤S10：第十工序)。钛膜31的厚度例如可以为100nm左右。钛膜31可以从接触孔15a内延伸到场氧化膜15上。
接下来，例如在500℃左右的温度下，通过10分钟左右的热处理对钛膜31进行烧结。通过该热处理，形成钛膜31与n-型漂移区12的肖特基结。接下来，通过例如溅射等物理气相沉积法，在从钛膜31的表面到场氧化膜15的表面为止的整个面形成例如5μm左右厚度的铝合金膜。接下来，通过光刻法和蚀刻选择性地除去该铝合金膜，将其作为成为正面电极14的铝合金膜32而残留于钛膜31的表面。
接下来，在利用保护膜(未图示)覆盖而保护半导体基板30(半导体晶片)的正面之后，通过从背面侧起研磨半导体基板30，从而使半导体基板30薄化而成为产品厚度。接下来，通过例如溅射等物理气相沉积法，在半导体基板30的背面(n+型起始基板11的背面)的整个面形成镍、钛之后，通过激光退火形成背面电极19(步骤S11：第十一工序)。其后，在除去半导体基板30的正面的保护膜之后，通过切割(切断)半导体基板30而单片化成单个的芯片状，从而完成图1～图3所示的碳化硅半导体装置40。
如上所述，根据实施方式，使用依次层叠有第一镍膜、铝膜和第二镍膜的层叠金属膜形成硅化物层。由此，能够抑制在热处理时铝在半导体基板的表面凝缩。因此，即使烧结的温度是与以往相同程度的温度，也能够使硅化物层厚化，能够降低表面电阻。另外，根据实施方式，能够降低作为欧姆电极的镍硅化物膜与半导体基板的接触电阻。
以上，本发明不限于上述的各实施方式，在不脱离本发明的主旨的范围内可以进行各种改变，能够应用于具备与以预定的图案配置的p型区欧姆接合的欧姆电极的碳化硅半导体装置。
具体而言，例如，本发明对用于降低p型区(或配置在该p型区与半导体基板的主面之间的p+型接触区)与欧姆电极的接触电阻的构成的碳化硅半导体装置、使与p型区欧姆接合的欧姆电极与氧化膜接触的结构的碳化硅半导体装置有用。
另外，例如在同一半导体基板内置了SBD的MOSFET(Metal Oxide SemiconductorField Effect Transistor：具备包含金属-氧化膜-半导体这3层结构的绝缘栅的MOS型场效应晶体管)中，能够在半导体基板的正面侧的构成中应用本发明。
另外，在将IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)和与该IGBT反向并联连接的FWD(Free Wheeling Diode：续流二极管)内置于同一半导体芯片并一体化的结构的反向导通型IGBT(RC-IGBT)中，能够应用于半导体基板的背面侧的形成有p型集电区的部分。在IGBT中，能够应用于半导体基板的整个背面。
工业上的可利用性
如上所述，本发明的碳化硅半导体装置的制造方法对电力变换装置、各种工业用机械等的电源装置等中使用的功率半导体装置有用。

Claims (9)

1.一种碳化硅半导体装置的制造方法，其特征在于，包括：
第一工序，在包含碳化硅的半导体基板的内部形成构成所述半导体基板的第一主面的第一导电型区；
第二工序，在所述第一导电型区的位于所述半导体基板的第一主面侧的表面区域选择性地形成第一个第二导电型区；
第三工序，在所述半导体基板的第一主面形成覆盖所述第一导电型区和所述第一个第二导电型区的氧化膜；
第四工序，选择性地除去所述氧化膜，而在所述氧化膜形成露出所述第一个第二导电型区的第一开口部；
第五工序，在所述氧化膜的所述第一开口部依次层叠与所述半导体基板的第一主面接触的第一镍膜、铝膜、熔点比铝的熔点高的金属膜来形成金属材料膜；
第六工序，通过第一热处理使所述金属材料膜与所述半导体基板反应，而在所述半导体基板的位于所述氧化膜的所述第一开口部中的第一主面上，以所述氧化膜为掩模，自对准地生成化合物层；
第七工序，在所述第六工序之后，除去所述金属材料膜的除了所述化合物层以外的剩余部分；
第八工序，在所述第七工序之后，通过温度比所述第一热处理的温度高的第二热处理，在所述化合物层的内部生成镍硅化物，而形成与所述半导体基板欧姆接合的镍硅化物膜；
第九工序，在所述第八工序之后，除去被所述镍硅化物膜所夹的所述氧化膜，而形成将所有的所述第一开口部连接而成的接触孔；
第十工序，在所述接触孔的内部，在所述半导体基板的第一主面上依次层叠与所述第一导电型区接触并与所述第一导电型区进行肖特基接合的钛膜和包含铝的金属电极膜来形成第一电极；以及
第十一工序，在所述半导体基板的第二主面形成第二电极。
2.根据权利要求1所述的碳化硅半导体装置的制造方法，其特征在于，所述熔点比铝的熔点高的金属膜为第二镍膜。
3.根据权利要求2所述的碳化硅半导体装置的制造方法，其特征在于，所述铝膜的膜厚相对于所述金属材料膜的膜厚的比率为20％以上且55％以下。
4.根据权利要求3所述的碳化硅半导体装置的制造方法，其特征在于，所述第一镍膜的膜厚为50nm以上且120nm以下，
所述铝膜的膜厚为25nm以上且250nm以下，
所述第二镍膜的膜厚为50nm以上且120nm以下。
5.根据权利要求1所述的碳化硅半导体装置的制造方法，其特征在于，所述熔点比铝的熔点高的金属膜为钛膜、钼膜或钨膜。
6.根据权利要求5所述的碳化硅半导体装置的制造方法，其特征在于，所述铝膜的膜厚相对于所述金属材料膜的膜厚的比率为33％以上且63％以下。
7.根据权利要求6所述的碳化硅半导体装置的制造方法，其特征在于，所述第一镍膜的膜厚为50nm以上且120nm以下，
所述铝膜的膜厚为25nm以上且210nm以下。
8.根据权利要求1～7中任一项所述的碳化硅半导体装置的制造方法，其特征在于，在所述第六工序中，将所述第一热处理的温度设为500℃以上且700℃以下。
9.根据权利要求1～8中任一项所述的碳化硅半导体装置的制造方法，其特征在于，在所述第八工序中，将所述第二热处理的温度设为900℃以上1100℃以下。
CN202011374904.2A 2020-01-22 2020-11-30 碳化硅半导体装置的制造方法 Pending CN113161232A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020-008145 2020-01-22
JP2020008145A JP7371507B2 (ja) 2020-01-22 2020-01-22 炭化珪素半導体装置の製造方法

Publications (1)

Publication Number Publication Date
CN113161232A true CN113161232A (zh) 2021-07-23

Family

ID=76857368

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011374904.2A Pending CN113161232A (zh) 2020-01-22 2020-11-30 碳化硅半导体装置的制造方法

Country Status (3)

Country Link
US (1) US11411093B2 (zh)
JP (1) JP7371507B2 (zh)
CN (1) CN113161232A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220157951A1 (en) * 2020-11-17 2022-05-19 Hamza Yilmaz High voltage edge termination structure for power semicondcutor devices and manufacturing method thereof
WO2024190024A1 (ja) * 2023-03-14 2024-09-19 Tdk株式会社 ジャンクションバリアショットキーダイオード

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6420616A (en) 1987-07-15 1989-01-24 Sanyo Electric Co Formation of p-type sic electrode
JP2003158259A (ja) 2001-09-07 2003-05-30 Toshiba Corp 半導体装置及びその製造方法
JP2005276978A (ja) 2004-03-24 2005-10-06 Nissan Motor Co Ltd オーミック電極構造体の製造方法、オーミック電極構造体、半導体装置の製造方法および半導体装置
JP4420062B2 (ja) 2007-05-10 2010-02-24 株式会社デンソー ジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置
CN101578705B (zh) 2007-07-20 2012-05-30 松下电器产业株式会社 碳化硅半导体装置及其制造方法
JP5546759B2 (ja) 2008-08-05 2014-07-09 トヨタ自動車株式会社 半導体装置及びその製造方法
US20110198617A1 (en) 2008-10-23 2011-08-18 Honda Motor Co., Ltd. Electrode, semiconductor device, and method for manufacturing the semiconductor device
JP5745974B2 (ja) 2011-09-05 2015-07-08 三菱電機株式会社 半導体装置およびその製造方法
JP6363541B2 (ja) 2015-03-16 2018-07-25 株式会社東芝 半導体装置及びその製造方法
JP7047250B2 (ja) 2016-03-16 2022-04-05 富士電機株式会社 炭化珪素半導体素子の製造方法
JP6786956B2 (ja) 2016-08-25 2020-11-18 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6922202B2 (ja) 2016-12-07 2021-08-18 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7427886B2 (ja) * 2019-09-06 2024-02-06 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Also Published As

Publication number Publication date
JP7371507B2 (ja) 2023-10-31
US11411093B2 (en) 2022-08-09
JP2021118192A (ja) 2021-08-10
US20210226031A1 (en) 2021-07-22

Similar Documents

Publication Publication Date Title
JP5525940B2 (ja) 半導体装置および半導体装置の製造方法
JP6144674B2 (ja) 半導体装置及びその製造方法
JP7427886B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7103444B2 (ja) 炭化珪素半導体素子
CN106024850A (zh) 半导体装置
US11309438B2 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
JP7225873B2 (ja) 半導体装置及び半導体装置の製造方法
JP2017092355A (ja) 半導体装置および半導体装置の製造方法
CN108574000B9 (zh) 半导体装置和半导体装置的制造方法
CN113161232A (zh) 碳化硅半导体装置的制造方法
US11527634B2 (en) Silicon carbide semiconductor device
JP5802492B2 (ja) 半導体素子及びその製造方法
JP7101101B2 (ja) 半導体装置
JP2017152732A (ja) 半導体装置および半導体装置の製造方法
US20230246077A1 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
CN113228236B (zh) 碳化硅半导体装置以及碳化硅半导体装置的制造方法
JP2021093522A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP5991629B2 (ja) 半導体装置および半導体装置の製造方法
WO2024150368A1 (ja) 半導体装置、および、半導体装置の製造方法
CN116169184A (zh) 碳化硅半导体装置的制造方法以及碳化硅半导体装置
JP2023001782A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
CN118198125A (zh) 碳化硅半导体装置及碳化硅半导体装置的制造方法
JP2020129623A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination