CN107623000B

CN107623000B - 静电放电保护电路及其制作方法

Info

Publication number: CN107623000B
Application number: CN201610561710.0A
Authority: CN
Inventors: 甘正浩
Original assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2016-07-15
Filing date: 2016-07-15
Publication date: 2020-11-27
Anticipated expiration: 2036-07-15
Also published as: CN107623000A

Abstract

本发明公开了一种静电放电保护电路及其制作方法，其制作方法包括提供一半导体衬底，在所述半导体衬底中形成阱；在所述阱上形成栅极；在所述阱中进行源漏区注入，形成源极和漏极；以及通过一特定掩模板对所述漏极进行ESD注入，在所述漏极下方形成ESD注入区，所述ESD注入区中两端区的注入剂量大于中间区的注入剂量。本发明通过一特定掩模板对所述漏极进行ESD注入，在所述漏极下方形成至少一ESD注入区，所述ESD注入区中两端区的注入剂量大于中间区的注入剂量，可以改善现有的静电放电保护电路中存在ESD开启不一致的现象，使其有效的提高静电放电保护能力。

Description

静电放电保护电路及其制作方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种静电放电保护电路及其制作方法。

背景技术

集成电路很容易受到静电的破坏，一般在电路的输入输出端或电源保护装置中都会设计静电保护电路以防止内部电路因受到静电而受损坏。目前，经常采用GGNMOS(GateGrounded NMOS，栅极接地N型金属氧化物半导体)作为静电释放保护电路。

然而，在现有的GGNMOS电路中仍存在着一定的缺陷，如图1所示，为现有GGNMOS的结构剖面示意图，在衬底(P-Substrate)上形成一阱(P-Well)，在GGNMOS的NMOS区中，源极S和栅极G接地，拾取区(Pickup)也接地，所述拾取区通过一STI与所述NMOS区进行隔离，在每对源极S和漏极D之间寄生的NPN结与所述拾取区之间形成的电阻分别为R1、R2、R3和R4，其中每对源极S和漏极D之间寄生的NPN结称为指(finger)。由于所述NPN结与所述拾取区之间的距离不同，因此所述电阻R1、R2、R3和R4之间的关系为R1<R2<R3<R4，即所述距离越长，形成的所述电阻的电阻值越大。当发生ESD时，通过微光显微镜可以观察到，在所述NMOS区的中央部分已经开启静电放电保护，而在靠近所述拾取区的部分没有开启静电放电保护，存在少量的静电放电漏电流。这种ESD开启不一致的现象降低了GGNMOS的ESD保护能力，同时导致GGMOS电路中热量分布不均，很容易造成器件的过早老化，降低集成电路的使用寿命。

因此，针对上述技术问题，有必要提供一种改进的静电放电保护电路及其制作方法。

发明内容

本发明所要解决的技术问题是提供一种静电放电保护电路及其制作方法来改善现有的静电放电保护电路中存在ESD开启不一致的现象，使其有效的提高静电放电保护能力。

为解决上述技术问题，本发明提供的静电放电保护电路的制作方法，包括：

提供一半导体衬底，在所述半导体衬底中形成阱；

在所述阱上形成栅极；

在所述阱中进行源漏区注入，形成源极和漏极；以及

通过一特定掩模板对所述漏极进行ESD注入，在所述漏极下方形成至少一ESD注入区，所述ESD注入区中两端区域的注入剂量大于中间区域的注入剂量。

可选的，所述特定掩模板上设置有若干排列的小窗口，若干所述小窗口对应所述ESD注入区，对应所述两端区域的所述小窗口的排列密度大于对应所述中间区域的所述小窗口的排列密度，其中，所述小窗口的特征尺寸小于等于所述漏极的特征尺寸的三分之一。

进一步的，所述小窗口排列成沙漏形。

可选的，所述特定掩模板上设置有至少一对漏斗形窗口，每个所述漏斗形窗口具有大开口端和小开口端，每个所述ESD注入区对应一对所述漏斗形窗口，在每对所述漏斗形窗口中，所述小开口端相对设置并对应所述ESD注入区的中间区域，所述大开口端相背设置并对应所述ESD注入区的两端区域。

进一步的，所述ESD注入的导电类型与所述漏极的导电类型相反。

可选的，所述半导体衬底为P型半导体衬底。

进一步的，在所述ESD注入中，注入的离子为BF₂ ⁺、B、In中的至少一种。

进一步的，所述ESD注入的注入剂量为1×10¹³～1×10¹⁴CM^-2。

进一步的，所述制作方法还包括在所述阱中形成一拾取区，所述拾取区包围所述源漏区。

进一步的，所述栅极为多指状结构。

进一步的，所述漏极和源极间隔设置，所述多指状的栅极设置于所述漏极和源极之间。

根据本发明的另一面，本发明还提供一种静电放电保护电路，所述静电放电保护电路，包括

半导体衬底；

阱，设置于所述半导体衬底中；

栅极，设置于所述阱的表面上；

源极和漏极，所述源极和漏极分别设置于所述阱中；

ESD注入区，设置于所述漏极下方，且所述ESD注入区中两端区域的ESD注入的注入剂量大于中间区域的ESD注入的注入剂量。

进一步的，所述ESD注入区为沙漏形。

进一步的，所述ESD注入区的导电类型与所述漏极的导电类型相反。

可选的，所述静电放电保护电路为GGNMOS。

进一步的，所述ESD注入区的ESD注入离子为BF₂ ⁺、B、In中的至少一种。

进一步的，所述ESD注入区的注入剂量为1×10¹³～1×10¹⁴CM^-2。

进一步的，所述的静电放电保护电路还包括一拾取区，设置于所述阱中，且包围所述源极和漏极。

进一步的，所述栅极为多指状结构。

进一步的，在所述漏极和源极上分别设有用于静电传导的接点插头，在漏极的接点插头上连接用于与集成电路中的被保护电路进行连接的金属线。

与现有技术相比，本发明具有以下有益效果：

本发明在静电放电保护电路的制作方法中，通过一特定掩模板对所述漏极进行ESD注入，在所述漏极下方形成至少一ESD注入区，所述ESD注入区中两端区域的注入剂量大于中间区域的注入剂量，则仅从所述ESD注入对静电放电保护电路的影响来考虑，所述两端区域的寄生三极管的击穿电压比中间区域的寄生三极管的击穿电压要低，于是，当发生ESD时，会有所述两端区域比中间区域先开启静电放电保护的趋势。

而且，通过一具有沙漏形排列的小窗口的掩模板或者具有至少一对漏斗形窗口的掩膜版可以很好的控制所述ESD注入区的注入剂量，使得所述ESD注入区为沙漏形，即所述两端区域的注入剂量到中间区域的注入剂量呈现逐渐降低的变化趋势，则仅从所述ESD注入对静电放电保护电路的影响来考虑，所述中间区域的寄生三极管的击穿电压到两端区域的寄生三极管的击穿电压呈逐渐降低的趋势，于是，当发生ESD时，会有所述两端区域比中间区域先开启静电放电保护的趋势。

因此，综合现有技术中静电放电保护电路的寄生三极管与所述拾取区的电阻值分布情况，本发明的静电放电保护电路及其制作方法可以实现电路中所述指同时开启ESD保护的作用，提高静电放电保护电路的ESD保护能力。

附图说明

图1为现有技术中GGNMOS结构剖面示意图；

图2为本发明的静电放电保护电路的制作方法的流程图；

图3为本发明的一实施例中所述特定掩膜版的示意图；

图4为本发明的一实施例中所述制作方法中所述ESD注入时静电放电保护电路的俯视结构图；

图5为本发明的静电放电保护电路的俯视结构图；

图6为本发明的静电放电保护电路中ESD注入区的两端区域的结构剖面示意图；

图7为本发明的静电放电保护电路中ESD注入区的中间区域的结构剖面示意图；

图8为本发明的另一实施例中所述制作方法中所述ESD注入时静电放电保护电路的的俯视结构图。

具体实施方式

发明人对现有技术进行研究发现，正是由于现有的GGNMOS电路中所述NMOS区靠近所述拾取区的部分所形成的电阻小于所述NMOS区的中间部分与所述拾取区之间形成的电阻，才导致不同的所述指不能同时开启静电放电保护。然而，在GGNMOS电路中进行ESD注入，可以使得GGNMOS中漏极和衬底之间的PN结深增加，降低漏极与衬底间的PN结耗尽区宽度，在漏极加电压时会产生更强的电势梯度，从而产生更强的漏电流，达到降低击穿电压的作用，更容易触发GGNMOS中寄生三极管的导通。

发明人根据上述研究，提出一种静电放电保护电路及其制作方法，如图2所示，所述制作方法包括如下步骤：

S1、提供一半导体衬底，在所述半导体衬底中形成阱；

S2、在所述阱上形成栅极；

S3、在所述阱中进行源漏区注入，形成源极和漏极；以及

S4、通过一特定掩模板对所述漏极进行ESD注入，在所述漏极下方形成至少一ESD注入区，所述ESD注入区中两端区域的注入剂量大于中间区域的注入剂量。

相应的，所述静电放电保护电路包括：

半导体衬底；

阱，设置于所述半导体衬底中；

栅极，设置于所述阱的表面上；源极和漏极，所述源极和漏极分别设置于所述阱中；

本发明通过一特定掩模板对所述漏极进行ESD注入，在所述漏极下方形成至少一ESD注入区，使所述ESD注入区中两端区域的注入剂量大于中间区域的注入剂量，因所述注入剂量影响所述漏极和半导体衬底之间的PN结深及PN结耗尽区的宽度，在所述漏极加电压时会产生更强的电势梯度，从而产生更强的漏电流，达到降低击穿电压的作用，更容易触发静电放电保护电路中寄生三极管的导通，这样所述两端区域的寄生三极管的击穿电压比中间区域的寄生三极管的击穿电压要低，结合对现有技术的研究结果，本发明的静电放电保护电路的制作方法可以实现静电放电保护电路中同时开启ESD保护的作用，提高静电放电保护电路的ESD保护能力。

相应的，本发明所述静电放电保护电路中因所述ESD注入区中两端区域的ESD注入的注入剂量大于中间区域的ESD注入的注入剂量，同理，所述静电放电保护电路能够使静电放电保护电路中的ESD同时开启，提高其静电放电保护能力。

下面将结合流程图和示意图对本发明静电放电保护电路及其制作方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

以下列举所述静电放电保护电路及其制作方法的实施例，以清楚说明本发明的内容，应当明确的是，本发明的内容并不限制于以下实施例，其他通过本领域普通技术人员的常规技术手段的改进亦在本发明的思想范围之内。

实施例1：

请参阅图2-图7，首先，如图2所示，执行步骤S1，提供一半导体衬底，在所述衬底中形成阱，本实施例中所选的半导体衬底为P型半导体衬底(P-Substrate)，在所述P型半导体衬底中形成P-Well。

然后，执行步骤S2，如图4所示，在所述P-Well上形成栅极13，所述栅极13的形成是通过选择性刻蚀沉积的多晶硅。具体操作为在低压化学气相淀积设备的工艺腔中，通入硅烷，硅烷分解产生的多晶硅淀积在所述P-Well的表面。然后在光刻区，利用深紫外线光刻技术光刻出多晶硅栅的结构，利用各向异性等离子体刻蚀刻蚀多晶硅，形成多指状结构的所述栅极13。

接着，执行步骤S3，如图4所示，在所述P-Well中进行源漏区1注入，形成源极14和漏极12，且所述源极14和漏极12的导电类型与所述阱的导电类型相反。具体的，以所述栅极13为掩模，注入N型离子，如砷离子以形成一N+扩散区，构成所述源极14和漏极12，所述漏极12和源极14是间隔设置的，所述多指状的栅极13设置于所述漏极12和源极14之间。当然，在实际的制作工艺中，为了有效的防止短沟道效应，以及减少所述源漏区1间沟道的热电子效应，在形成所述源极14和漏极12前，会对所述源漏区1的漏区先做轻掺杂，这是本领域普通技术人员惯用的技术手段，在此不作赘述。

接下来，执行步骤S4，通过一特定掩模板2a对所述漏极12进行ESD注入(如图4所示)，在所述漏极12下方形成至少一ESD注入区，所述特定掩模板2a(如图3所示)上设置有若干排列的小窗口，若干所述小窗口对应所述ESD注入区，对应所述两端区域的所述小窗口的排列密度大于对应所述中间区域的所述小窗口的排列密度，其中，所述小窗口的特征尺寸小于等于所述漏极的特征尺寸的三分之一，并且，所述小窗口排列成沙漏形。将离子源(气态源或者固体源，如BF₃、InH₃等至少其中的一种)送入等离子体放电腔室进行低气压、分解离化所述离子源，如：BF₃分解离化为B、BF₂ ⁺，InH₃分解离化为In，然后通过约为40KeV-70KeV的电场能量加速，将离化后的杂质离子直接打入所述漏极12下方的所述阱中，在所述漏极12下方形成ESD注入区，因所述特定掩膜版2a使得所述ESD注入区中两端区域(如图5中A1、A2、A3)的注入剂量大于中间区域(如图5中B1、B2、B3)的注入剂量。

在所述静电放电保护电路的制作方法中还包括在所述阱中形成一拾取区3，所述拾取区3包围所述源漏区1，所述拾取区3为一P+扩散区，且采用一STI与所述源漏区1进行隔离。通过上述制作方法，最终形成的静电放电保护电路的俯视结构图如图5所示。

为了更加清楚的描述本发明的内容，针对通过所述制作方法最终形成的静电放电保护电路的俯视结构图的两端区域和中间区域进行剖开，得到如图6和图7所示的静电放电保护电路的结构剖面图，其中所述P型半导体衬底、漏极12、栅极13和源极14共同构成了NMOS，并且所述P型半导体衬底、栅极13和源极14均接地(所述P型半导体衬底通过所述拾取区3接地)形成了GGNMOS，可以很清晰的看出图6中A1、A2、A3的面积大于图7中B1、B2、B3的面积，由于A1、A2、A3的ESD注入浓度与B1、B2、B3的ESD注入浓度相同，所以，A1、A2、A3的ESD注入剂量大于B1、B2、B3的ESD注入剂量。

因此，所述制作方法通过具有一定规律排列的所述小窗口形成的所述特定掩膜版2a，能够很好的控制所述ESD注入区的注入剂量，使得在所述漏极12下方形成的所述ESD注入区的注入剂量呈现一渐变的规律，即两端区域(A1、A2、A3)的注入剂量到中间区域(B1、B2、B3)的注入剂量呈现逐渐降低的变化趋势。因注入剂量影响所述漏极12和半导体衬底之间的PN结深及PN结耗尽区的宽度，在所述漏极12加电压时会产生更强的电势梯度，从而产生更强的漏电流，达到降低击穿电压的作用，更容易触发静电放电保护电路中寄生三极管的导通。于是，仅从所述ESD注入对静电放电保护电路的影响来看，所述中间区域(B1、B2、B3)的寄生三极管的击穿电压到两端区域(A1、A2、A3)的寄生三极管的击穿电压呈逐渐降低的变化趋势。

实施例2：

请参阅图8，其中，参考标号表示与图2-图7相同的表述与第一实施例制作方法相同的结构。所述第二实施例的制作方法与所述第一实施例的制作方法基本相同，其区别在于：在进行ESD注入时，所采用的特定掩膜版不一样。在第二实施例中所述特定掩膜版2b上设置有至少一对漏斗形窗口，每个所述漏斗形窗口具有大开口端和小开口端，每个所述ESD注入区对应一对所述漏斗形窗口，在每对所述漏斗形窗口中，所述小开口端相对设置并对应所述ESD注入区的中间区域，所述大开口端相背设置并对应所述ESD注入区的两端区域。其他相关工艺参考实施例1。

这样通过特定掩膜版2b对所述漏极12进行ESD注入，在所述漏极12下方形成的ESD注入区的注入剂量呈现一渐变的规律，即所述两端区域的注入剂量到中间区域的注入剂量呈现逐渐降低的变化趋势。因注入剂量影响所述漏极12和半导体衬底之间的PN结深及PN结耗尽区的宽度，于是，仅从所述ESD注入对静电放电保护电路的影响来看，通过第二实施例的制作方法，同样能够使所述中间区域的寄生三极管的击穿电压到两端区域的寄生三极管的击穿电压呈现逐渐降低的变化趋势。

相应的，本发明的静电放电保护电路的实施例如下：

所述静电放电保护电路为GGNMOS，请参阅图5，为所述GGNMOS的结构俯视图，包括：

P型半导体衬底；阱，设置于所述P型半导体衬底中；栅极13，设置于所述阱的表面上，所述栅极13为多指状结构；源极14和漏极12，所述源极14和漏极12分别设置于所述阱中，且所述源极14和漏极12的导电类型与所述阱的导电类型相反，所述漏极12和所述源极14间隔设置，所述栅极13设计并设置于所述漏极12和源极14之间，在所述漏极12和所述源极上分别设有用于静电传导的接点插头5，在所述漏极12的接点插头5上连接用于与集成电路中的被保护电路进行连接的金属线4；

ESD注入区，设置于所述漏极12下方，且所述ESD注入区中两端区域的ESD注入的注入剂量大于中间区域的ESD注入的注入剂量，所述ESD注入区为沙漏形，所述ESD注入区的ESD注入离子为BF₂ ⁺、B、In中的至少一种，注入剂量为1×10¹³～1×10¹⁴CM^-2。所述ESD注入区可以是通过本发明所述制作方法形成，也可以是通过其他制作方法(如通过多次ESD注入工艺，满足其所述ESD注入区的两端区域的注入剂量大于中间区域的注入剂量)形成，因此，本发明对所述静电放电保护电路中所述ESD注入区的形成方法不作限定。

所述GGNMOS电路还包括一拾取区3，所述拾取区3包围所述漏极12和源极14，且采用一STI与所述漏极12和源极14进行隔离。

其中，所述P型半导体衬底、漏极12、栅极13和源极14共同构成了NMOS，并且所述P型半导体衬底、栅极13和源极14均接地(所述P型半导体衬底通过所述拾取区3接地)形成了GGNMOS。使用时，金属线4与集成电路中的被保护电路连接，所述P型半导体衬底通过拾取区3接地，源极14通过其上的接点插头5接地，栅极13接地。当ESD产生时，ESD通过所述金属线4、所述漏极12上设置的所述接点插头5传递到所述漏极12通过述P型半导体衬底、拾取区3、栅极13以及源极14上的接点插头5导出，从而实现对集成电路中的被保护电路的ESD保护。

因此，所述静电放电保护电路中所述ESD注入区中两端区域的注入剂量大于中间区域的注入剂量，而注入剂量影响所述漏极12和半导体衬底之间的PN结深及PN结耗尽区的宽度，于是，仅从所述ESD注入区对GGNMOS的影响来看，所述两端区域的寄生三极管的击穿电压比中间区域的寄生三极管的击穿电压要低。

综上，本发明通过一特定掩模板对所述漏极进行ESD注入，使所述漏极下方形成的ESD注入区的注入剂量呈现一渐变的规律，满足所述两端区域的注入剂量要大于中间区域的注入剂量，可以实现所述两端区域的寄生三极管的击穿电压比中间区域的寄生三极管的击穿电压低，于是，当发生ESD时，会有所述两端区域比中间区域先开启静电放电保护的趋势。结合对现有技术中静电放电保护电路的寄生三极管与所述拾取区的电阻值分布情况的研究结果，本发明的静电放电保护电路及其制作方法可以实现静电放电保护电路中同时开启ESD保护的作用，提高静电放电保护电路的保护能力。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims

1.一种静电放电保护电路的制作方法，其特征在于，包括：

提供一半导体衬底，在所述半导体衬底中形成阱；

在所述阱上形成栅极；

在所述阱中进行源漏区注入，形成源极和漏极；以及

通过一特定掩模板对所述漏极进行ESD注入，在所述漏极下方形成至少一ESD注入区，所述特定掩模版中对应在ESD注入区的两端区域的总开口面积大于所述特定掩模版中对应在ESD注入区的中间区域的总开口面积，以使同一所述ESD注入区中两端区域的注入剂量大于中间区域的注入剂量；

所述制作方法还包括：在所述阱中形成拾取区，所述拾取区包围所述源漏区。

2.如权利要求1所述的制作方法，其特征在于：所述特定掩模板上设置有若干排列的小窗口，若干所述小窗口对应所述ESD注入区，对应所述两端区域的所述小窗口的排列密度大于对应所述中间区域的所述小窗口的排列密度，其中，所述小窗口的特征尺寸小于等于所述漏极的特征尺寸的三分之一。

3.如权利要求2所述的制作方法，其特征在于：所述小窗口排列成沙漏形。

4.如权利要求1所述的制作方法，其特征在于：所述特定掩模板上设置有至少一对漏斗形窗口，每个所述漏斗形窗口具有大开口端和小开口端，每个所述ESD注入区对应一对所述漏斗形窗口，在每对所述漏斗形窗口中，所述小开口端相对设置并对应所述ESD注入区的中间区域，所述大开口端相背设置并对应所述ESD注入区的两端区域。

5.如权利要求1所述的制作方法，其特征在于：所述ESD注入的导电类型与所述漏极的导电类型相反。

6.如权利要求5所述的制作方法，其特征在于：所述半导体衬底为P型半导体衬底。

7.如权利要求6所述的制作方法，其特征在于：在所述ESD注入中，注入的离子为BF₂ ⁺、B、In中的至少一种。

8.如权利要求6所述的制作方法，其特征在于：所述ESD注入的注入剂量为1×10¹³～1×10¹⁴CM^-2。

9.如权利要求1所述的制作方法，其特征在于：所述栅极为多指状结构。

10.如权利要求9所述的制作方法，其特征在于：所述漏极和源极间隔设置，所述多指状的栅极设置于所述漏极和源极之间。

11.一种静电放电保护电路，其特征在于，包括：

半导体衬底；

阱，设置于所述半导体衬底中；

栅极，设置于所述阱的表面上；

源极和漏极，所述源极和漏极分别设置于所述阱中；

ESD注入区，设置于所述漏极下方，且同一所述ESD注入区中两端区域的ESD注入的注入剂量大于中间区域的ESD注入的注入剂量；

以及，所述的静电放电保护电路还包括：拾取区，设置于所述阱中且包围所述源极和漏极。

12.如权利要求11所述的静电放电保护电路，其特征在于：所述ESD注入区为沙漏形。

13.如权利要求11所述的静电放电保护电路，其特征在于：所述ESD注入区的导电类型与所述漏极的导电类型相反。

14.如权利要求13所述的静电放电保护电路，其特征在于：所述静电放电保护电路为GGNMOS。

15.如权利要求14所述的静电放电保护电路，其特征在于：所述ESD注入区的ESD注入离子为BF₂ ⁺、B、In中的至少一种。

16.如权利要求15所述的静电放电保护电路，其特征在于：所述ESD注入区的注入剂量为1×10¹³～1×10¹⁴CM^-2。

17.如权利要求11所述的静电放电保护电路，其特征在于：所述栅极为多指状结构。

18.如权利要求17所述的静电放电保护电路，其特征在于：所述漏极和源极间隔设置，所述多指状的栅极设置于所述漏极和源极之间。

19.如权利要求18所述的静电放电保护电路，其特征在于：在所述漏极和源极上分别设有用于静电传导的接点插头，在漏极的接点插头上连接用于与集成电路中的被保护电路进行连接的金属线。