KR100660764B1 - 고경도, 저도통저항, 그리고 개선된 바디다이오드 역회복특성을 갖는 저전압 이중-웰 모스 소자 - Google Patents
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Abstract
고경도, 저도통저항, 그리고 바디다이오드 역회복 특성을 갖는 저전압 MOS 소자는 반도체 기판을 포함하며, 이 기판상에는 제 1 전도 타입의 도핑 상층이 위치된다. 이 상층은 그 상표면에 제 1 전도 타입의 블랭킷 주입물, 제 1 전도 타입의 고도핑 소스 영역, 그리고 제 2 반대 전도 타입의 고도핑 소스영역을 포함한다. 이 상층은 소스와 바디영역아래에 놓인 제 1 전도 타입의 제 1 웰 도핑영역과 제 2 전도 타입의 웰 도핑영역을 더 포함한다. 제 1 웰 영역은 제 2 웰 영역아래에 놓이고, 상층의 상표면에 있는 제 2 웰 영역에 근접한 고도핑 넥 영역을 형성하기 위해 블랭킷 주입물과 융합한다. 절연층에 의해 상층으로부터 분리된 전도 물질을 포함하는 게이트는 고도핑 넥 영역위에 놓이는 상층 위에 위치된다. 고경도, 저도통저항, 그리고 바디 다이오드 역회복 특성을 갖는 저전압 MOS 소자를 형성하는 공정은 제 1 전도 타입의 도핑 상층을 포함하는 반도체 기판을 제공하는 단계와, 상층의 상표면에 제 1 전도 타입의 블랭킷 불순물을 주입하는 단계를 포함한다. 전도 물질과 절연층을 포함하는 게이트는 기판의 상층위에 형성되고, 제 1 전도 타입의 제 1 웰 도핑영역과 제 2 반대 전도 타입의 제 2 웰 도핑영역은 제 1 과 제 2 전도타임의 불순물을 공통 창을 통해 상층의 상표면으로 주입함으로써 형성된다.
고경도, 도통저항, 바디다이오드, 역회복, 이중-웰, 신뢰성, MOS, UIS, 블랭킷 주입물
Description
도 1은 개략적인 이중-웰소자의 횡단면도이다.
도 2A-C는 소자를 형성하는 공정을 설명한다.
도 3은 종래기술 VDMOST(수직 이중 확산 MOS트랜지스터)에 대한 모형 누설 전류의 설명도이다.
도 4는 블랭킷 주입물을 갖는 종래기술 VDMOST에 대한 모형 누설 전류의 설명도이다.
도 5와 6은 이중-웰 소자의 두 가지 실시예에 대한 모형 누설 전류를 도시한다.
도 7은 종래기술 소자의 바디다이오드의 순방향 전도동안의 전류 흐름선을 도시한다.
도 8은 이중-웰 소자의 바디 다이오드의 순방향 전도시의 전류 흐름선을 도시한다.
도 9는 이중-웰 소자와 비교한 종래기술 소자에 대한 역회복 전류대 시간의 측정 내용을 도시한다.
〈도면의 주요부분에 대한 부호의 설명〉
101:반도체 기판 102:가볍게 도핑된 상층
103:N 불순물 104:상표면
105:게이트 106:절연층
107:전도층 108:N-웰
109:P-웰 110:불순물 주입(N,P)
111:넥 영역 112:P+ 바디
113:N+ 소스 114:소스 금속 접촉
115:층간 유전층
본 발명은 MOS 소자에 관한 것이며, 특히 단단하고 신뢰성이 있으며, 저도통저항과 개선된 바디다이오드(body diode) 역회복 특성을 나타내는 저전압 이중-웰 MOS 소자에 관한 것이다.
미국 특허 제4,975,751호과 제5,091,336호의 명세서는 저 시리즈 저항을 갖는 고 전압 부품 소자를 설명한다. 그러나 최근 전지식, 휴대 통신 전자공학의 격증으로 효율적인 전력 관리에 대한 저전압, 저도통저항 전력에 대한 필요성이 증가해 왔다. 게다가, 그런 소자들은 흔히 유도 부하에 관련된 응용에서 이용되기 때문에, 이 소자들은 UIS(Unclamped Inductive Switching) 능력을 갖는 것이 바람직하다. 이것은 매우 어려운 공정인데, 이 공정동안에서 소자가 흡수하는 에벌런치 에너지량은 큰 변동의 소자 장애를 발생하지 않으면서 가능한 높을 것으로 기대하게 된다. 이 능력은 일반적으로 소자 경도(ruggedness)라고 불린다. 게다가, 예를들어 동기 정류기와 같은 일부 응용에서는 전력 MOSFET의 바디다이오드가 저 역회복 전하를 갖는 것이 필요하다.
불행히도, 소자 항복 정격, 도통 저항, 개선된 UIS수용력, 그리고 바람직한 바디다이오드 특성사이에 충돌이 있다.
본 발명은 고경도, 저도통저항, 그리고 개선된 바디다이오드 역회복 특성을 가지는 저전압 MOS 소자에 관한 것으로서, 반도체 기판과, 상기 기판위에 배치되는 제 1 전도 타입의 도핑 상층을 포함하며, 상기 상층에는 상기 제 1 전도 타입의 블랭킷 주입물과, 상기 제 1 의 전도 타입의 고도핑 소스 영역과, 그리고 상기 상층의 상표면에 배치되는 제 2 의 반대 전도 타입의 고도핑 바디 영역을 포함하며, 상기 상층에는 상기 제 1 전도 타입의 제 1 웰 도핑영역과 제 2 전도 타입의 제 2 도핑 웰 영역이 상기 소스 및 바디영역밑에 놓이며, 상기 제 1 웰 영역은 상기 제 2 웰 영역의 밑에 놓이고 상기 블랭킷 주입물과 융합함으로써, 상기 상층의 상기 상표면에 상기 제 2웰 영역과 근접하는 고핑된 넥 영역을 형성하며, 게이트는 상기 고핑된 넥 영역위에 놓이고, 절연층에 의해 상기 상층으로부터 분리된 전도 물질을 포함하며, 상기 고도핑된 상층은 에피택셜 층을 포함하고, 상기 제 1 전도 타입은 N형이고 상기 제 2 전도 타입은 P형인 것을 특징으로 한다.
유익하게도, 본 발명은 고경도, 저도통저항, 그리고 바디 다이오드 역회복 특성을 갖고 제 1 전도 타입의 도핑 상층이 배치된 반도체 기판을 포함하는 저전압 MOS 소자와 관련이 있는 것이 특징이다. 이 상층은 그 상표면에 제 1 전도 타입의 블랭킷 주입물, 제 1 전도 타입의 고도핑 소스 영역, 그리고 제 2 반대 전도 타입의 고도핑 바디 영역을 포함한다. 이 상층은 이 소스와 바디 영역아래에 놓이는 제 1 전도 타입의 제 1 웰 도핑영역과 제 2 전도 타입의 웰 도핑영역을 포함한다. 제 1 웰 영역은 제 2 웰 영역아래에 놓이며, 상층의 상표면에 있는 제 2 웰 영역에 인접한 더 높게 도핑된 넥 영역을 형성하기 위해 블랭킷 주입물과 융합한다. 절연층에 의해 상층으로부터 분리된 전도 물질을 포함하는 게이트는 고도핑 넥 영역위에 놓인 상층상에 배치된다.
본 발명은 또한 고경도, 저도통저항, 바디다이오드 특성을 갖고, 제 1 전도 타입의 도핑 상층을 포함하는 반도체 기판과 상표면을 갖고 상층에 블랭킷 도핑 영역을 형성하기 위해 상층에 있는 제 1 전도 타입의 블랭킷 불순물을 주입하는 것을 특징으로 하는 상기 상층을 제공하고, 상기 블랭킷 도핑 영역위에 놓인 상기 기판상에 절연층에 의해 상기 상층으로부터 분리된 전도 물질을 포함하는 게이트를 형성하며, 상기 제 1 과 제 2 반대 전도 타입의 불순물을 공통 창을 통해 상기 상층의 상표면으로 주입하여, 이로인해 각각 상기 제 1 전도 타입의 도핑 제 1 웰 영역(상기 상층의 상기 상표면에 상기 제 1 웰 영역에 근접하는 고도핑 넥 영역을 형성하기 위해, 상기 제 1 웰 영역아래에 놓이고 상기 블랭킷 도핑 영역과 융합하는 상기 제 1 웰 영역)과 상기 제 1 전도 타입의 제 1 웰 도핑영역을 형성하며, 상기 층의 상기 상표면에 상기 제 2 웰 영역에서 상기 제 1 전도 타입의 고도핑 소스 영역과 상기 제 2 전도 타입의 고도핑 바디 영역을 형성하는 것을 포함하는 저전압 MOS 소자를 형성하는 공정을 포함한다.
편리하게도, 본 발명은 고경도, 저도통저항, 바디다이오드 역회복 특성을 갖는 개선된 저전압 MOS 소자를 형성하는 공정이다. 이 공정은 제 1 전도 타입의 도핑 상층을 포함하는 반도체 기판을 제공하는 단계와, 이 상층의 상표면에 제 1 전도 타입의 블랭킷 불순물을 주입하는 단계를 포함한다. 전도 물질과 절연층을 포함하는 게이트는 기판의 상층에 형성되고, 제 1 전도 타입의 제 1 웰 도핑영역과 제 2 반대 전도 타입의 제 2 웰 도핑영역은 제 1 과 제 2 전도 타입의 불순물을 공통 창을 통해 상층의 상표면에 주입함으로써 형성된다. 제 1 웰 영역은 제 2 웰 영역위에 놓이고, 게이트아래에 놓인 상층의 상표면에 제 1 웰 영역에 인접한 더 높게 도핑 넥 영역을 형성하기 위해 블랭킷 주입물과 융합한다. 제 1 전도 타입의 고도핑 소스 영역과 제 2 전도 타입의 고도핑 바디 영역은 이 상층의 상표면에 있는 제 2 웰 영역에서 형성된다.
이제 본 발명은 수반하는 도면을 참조로 다음에 예를 들어 설명될 것이다.
도 1에 개략적으로 묘사된 저전압 MOS 소자(100)은 도 2A-C에 의해 나타난 공정에 의해 형성된다. 도 2A에 나타난 것처럼, 에피택셜 층인 저도핑 상층(102)을 갖는 단결정 실리콘과 같은 반도체 기판(101)은 N형 불순물(103)으로 블랭킷 주입된다. 층(102)의 상표면(104)상에는, 실리콘 이산화물인 절연층(106)과, 고도핑된 폴리실리콘인 전도층(107)을 포함하는 게이트(105)가 형성된다.
도 2B에 나타난 것처럼, 불순물 주입에 의해 제 1 N-웰(108), 그 다음으로 P-웰(109)이 공통 창(110)을 통해서 형성된다. P-웰(109)보다 더 깊은 N-웰 (108)은 전에 주입된 블랭킷 불순물 (103)과 융합됨으로써, 게이트 (105)아래 층 (102)에서 더욱 고도핑된 N형-넥 영역 (111)이 생성된다.
도 2C에 묘사된 것처럼, 고도핑 P+ 바디(112)와 N+ 소스 영역(113)은 각각 P-웰에 주입된다. 이 블랭킷 주입물, 웰 영역, 바디영역, 소스영역, 그리고 기판 불순물의 전도 타입은 P형 대신에 N형으로, N형 대신에 P형으로 각각 반대로 구성될 수도 있다는 것을 인식해야 한다. 소스 금속 접촉 (114)와 층간 유전층 (115)의 형성으로 소자 (100)의 형성이 완성된다.
본 발명의 전력 MOSFET를 제조하는 공정을 설명하면, 약 60KeV 내지 약 600KeV 에서 약 1*1012cm-2에서 약 5*1013cm-2의 함량의 인를 사용하여 블랭킷 주입물이 기판에서 만들어 진다. 게이트는 블랭킷 주입물위로 기판상에 형성되고, 처음에 N-웰 불순물 그리고 나서 P-웰 불순물이 주입되어 동일한 창을 통해 기판으로 유입된다. 따라서, N-웰과 P-웰은 완벽하게 자기 정렬된다. 인은, 약 40KeV 내지 약 120KeV에서 주입된 약 1*1013cm-2에서 5*1014cm-2의 함량의 N-웰용 불순물로서 사용되고, 약 90분동안의 약 1000℃의 온도주입이 이어진다. 붕소는 약 2*1013cm-2에서 약 8*1014cm-2의 선량의 P-웰로서 사용된다. N-웰과 블랭킷 주입물의 조합으로 더 높은 도핑 넥 영역이 생성된다.
실리콘 웨이퍼에 의해 기판저항이 이미 결정된 저전압/고전력 MOSFET에서, 채널의 도통저항, 높게 도핑된 넥, 그리고 기판은 전체 소자 비도통저항에 가장 큰 영향을 준다. 따라서, MOSFET을 설계하는데 있어서, 넥 영역과 채널의 저항을 최소화하는데 특별한 주의를 기울여야 한다. 그러나 이러한 접근 방법은 항복 전압을 더 낮추게 하고, 그 항복의 위치가 실리콘-산화 인터페이스에 가까워지게 되며, 이로인해 항복의 위치가 형편없는 신뢰도와 저 UIS 수용력을 초래할 것이다. 저전압 (≤30V)DMOS 소자를 형성하는 공정에서 블랭킷 주입물을 제거하면 이 소자가 달성할 수 있는 최소 도통저항을 증가시킬 것이다.
도 3은 소자 도통저항과 UIS수용력간에 최적의 취사선택을 취하여 표1의 C-1에 명시된 종래기술 전력MOSFET의 에벌런치 누설전류를 묘사했다. 표1의 C-2에 인 블랭킷 주입물을 포함하는 종래기술 전력MOSFET의 모형 누설전류는 항복위치가 도 4에 나타난 것처럼 Si/SiO2 인터페이스로 천이되는 것을 나타내고 있는데, 이것은 이 소자가 UIS 수용력과 형편없는 신뢰도를 갖게 된 다는 것을 암시한다. 이 소자의 에벌런치 전류가 N+소스 바로 아래의 P-웰을 측면으로 통과하여 흐르기 때문에, 금속과 P-웰사이의 접촉저항외에도 P-웰의 측면저항을 통해서 오옴의 전압강하가 생긴다. 만약 이 개선된 전압이 N+소스/P-웰 접합의 정해진(built in) 전위에 근접하면 기생 BJT는 도통되고, 일반적으로 소자 장애를 초래한다. 이러한 기능불량은 흔히 UIS장애라고 한다. 만약 항복 위치가 Si/SiO2 인터페이스로 이동하면 에벌런치 전류흐름경로가 더 길어지고, 이 흐름경로의 횡단면적은 도 3에 나타난 부분과 비교할 때 더 작아진다는 것을 도 4에서 볼 수 있다. 결과적으로, P-웰내부에 측면전류에 의해 생긴 오옴전압강하가 에벌런치 항복동안 더욱 높아지며,기생 BJT는 더 낮은 에벌런치 전류로 통전되고 결국 UIS 수용력이 더 낮아진다. 게다가, Si/SiO2 인터페이스로의 항복의 천이는 그 인터페이스에서 전계를 증가시키며,이로인해 소자 항복 전압이 줄어든다. 또한 이것은 에벌런치 항복의 시작후 인터페이스에 정공의 축적을 일으킨다. 둘중의 어느 효과도 소자 신뢰도에 손상주고 있는 것이다.
본 발명의 소자 (100)의 항복위치는 N-웰 (108)의 함량과 주입물 에너지의 적절한 선택에 의해 P-웰 (109)의 중간의 평평한 부분을 향해 이동하게 된다. P-웰 (109)의 평평한 부분아래에 N-웰 (108)의 1-D불순물 분배와 N-웰/P-웰접합의 곡선 부분에 N-웰불순물의 2-D(줄-타입 설계) 또는3-D(육각-타입 설계) 분배가 넥 영역 (111)에 가까운 곡선 부분보다 N-웰 (108)의 평평한 부분에서 보다는 N-웰(108)의 평평한 부분에서 더 높은 전하밀도가 생겨난다. 결과적으로, 도 5에서 나타난 것처럼, 소자 항복은 평평한 부분에서 일어나며, 이것은 표1의 I-4에 명시된 본 발명의 이중-웰소자에 대한 컴퓨터 모형 누설전류를 나타냈다.
도 4에서 나타난 것처럼, 종래기술 전력 MOSFET의 넥 저항과 공동하여 블랭킷 주입물은 소자 항복 위치를 위쪽으로 움직이게 하는 경향이 있다. N-웰의 포함으로 촉진된 아래로의 움직임의 경향때문에 이 효과는 중화되고, 보다 더 최적화가 가능케 한다. 이것은 표 1의 I-5에 명시된 본 발명에 대해서 도 6에 나타난 컴퓨터 모형 결과에 의해 설명되고, 본 발명은 소자 I-4보다 더 높은 블랭킷 주입물의 함량를 갖는다. 도 6과 3의 비교는 본 발명 I-5와 종래기술 소자 C-1의 소자에 대해서 항복위치가 거의 동일하고 이것은 블랭킷 주입물을 포함하지 않는다.
N-웰을 도입하는 또 다른 효과는 더 낮은 저항 경로가 N-웰/P-웰 접합에 순응하기 때문에 순방향 전류 확산각과 효율이 증가하는 것이다. 결과적으로, 이중 N-웰/P-웰 조합이 소자의 경도와 신뢰도를 저하시키지 않으면서 실질적으로 낮아진 도통저항을 만든다.
종래기술과 본 발명의 소자의 자세한 비교가 표 1에 나타났고, 이것은 UIS 수용력뿐만 아니라 블랭킷과 웰 주입물에 대한 주입, 문턱전압(Vth), 단락 채널 효과(SCE), 항복전압(V ), 그리고 비(specific) 도통저항(Rsp) 수치들과 개선에 대한 기재를 포함한다. 표 1에 나타난 것처럼, 소자 C-1의 항복 전압은 31.88V이고 소자의 비도통저항은 4.5V의 게이트 전압에서 1.26mΩ.㎠이다. 블랭킷 주입물을 포함하는 소자 C-2에 대해서, 종래기술 소자 C-2의 항복전압은 29.85V이고 4.5V의 게이트 바이어스에서 비도통저항은 1.02mΩ㎠이다. 소자 C-1과 C-2의 결과 비교는 소자의 경도와 신뢰성을 희생하여 도통저항에 있어서 겨우 약 20%의 감소가 이루어 졌다는 것을 보여주고 있다.
표 1
표 1에 나타난 것처럼 본 발명의 소자 I-5에 대한 모형은 4.5V의 게이트 바 이어스에서 0.71mΩ㎠의 비도통저항을 주고, 종래기술 소자 C-1에 대한 1.26mΩ.㎠의 대응 수치를 비교해 보면, 거의 44%의 비도통저항의 개선을 나타내고 있다. 게다가, P-웰과 N-에피택셜 층에 의해 형성된 소자 바디다이오드의 순방향 전도(4분의 3 구동)동안, N-웰은 또한 P-웰에서 N-에피택셜 층으로의 정공주사를 줄이고 N-웰에서 P-웰로의 전자주사를 증가시킨다. 결과적으로, N+소스, P-웰, 그리고 N-웰/N-에피택셜 층 접합에 의해 형성된 기생 BJT의 기능이 강화됐다. 이것은 종래기술과 본 발명의 소자 C-1과 I-5 각각에 대해 10암페어의 소스-드레인 전류에서 순방향 전도 흐름선을 묘사하고 있는 도 7과 8의 그 컴퓨터 모형 결과에 의해 증명됐다. 종래기술 소자 C-1에 대해, 도 7은 바디 접촉을 통해 흐를 12%를 남겨 두고 전체 전류의 88%가 N+소스에 의해 모인다는 것을 나타내고 있다. 이에 비해, 본 발명의 이중-웰소자 I-5에 대해서 도 8은 바디 접촉을 통해 흐를 4%만을 남겨 두고 전체 전류의 96%가 N+소스에 의해 모이는 것을 나타낸다. 기생 BJT구동의 강화로 P-웰의 전자 확산 전류가 증가되고 N-에피택셜 층과 P-웰의 저장된 소수 전하가 줄어든다. 게다가, 본 발명 이중-웰소자의 바디 다이오드의 낮아진 역회복 전하가 바디 다이오드의 순방향 전압강하에서 약간의 감소에 이어 수반되는데, 이것은 소자 C-1과 I-5에 대한 도 9에 나타난 역회복 특성 측정에 의해 증명된다.
블랭킷과 N-웰도핑조건이 표 1에 나타난 것처럼 다양하게 변화된 본 발명의 나머지 소자인 I-1, I-2, I-3, I-4 그리고 I-6도 또한 소자 I-5에 대해 관찰한 것과 비슷한 비도통저항의 개선을 나타냈다.
따라서, 본 발명은 비도통전항이 크게 낮아질 수 있고, 바디다이오드 역회복 특성이 개선되며, 경도와 신뢰도를 유지하게 하는 저전압 DMOS 소자를 제공한다.
고경도, 저도통저항, 그리고 개선된 바디다이오드 역회복 특성을 갖는 저전압 MOS 소자는 반도체 기판을 포함하는데, 이 기판상에 제 1 전도 타입의 도핑 상층이 배치된다. 상층은 상표면에서 제 1 전도 타입의 블랭킷 주입물, 제 1 전도 타입의 고도핑 소스영역, 그리고 제 2 반대 전도 타입의 고도핑 바디영역을 포함한다. 그 상층은 게다가 소스와 바디 영역아래에 놓인 제 1 전도 타입의 도핑 제 1 웰 영역과 제 2 전도 타입의 도핑 웰 영역을 포함한다. 제 1 웰 영역은 제 2 웰 영역아래에 놓이고, 상층의 상표면에서 제 2 웰 영역에 근접하는 고도핑 넥 영역을 형성하기 위해 블랭킷 주입물과 융합된다. 절연층에 의해 상층으로부터 분리된 전도 물질을 포함하는 게이트는 고도핑 넥 영역위에 놓인 상층에 배치된다. 고경도, 저도통저항, 바디 다이오드 역회복 특성을 갖는 저전압 MOS 소자를 형성하는 공정은 제 1 타입의 도핑 상층을 포함하는 반도체 기판을 제공하는 것과 상층의 상표면에 있는 제 1 전도 타입의 블랭킷 불순물을 주입하는 것을 포함한다. 전도 물질과 절연층을 포함하는 게이트는 기판의 상층상에 형성되고, 제 1 전도 타입의 도핑 제 1 웰 영역과 제 2 반대 전도 타입의 도핑 제 2 웰 영역은 제 1 과 제 2 전도 타입을 공통창을 통해 상층의 상표면으로 주입함으로써 형성된다.
본 발명의 저전압 이중-웰 MOS 소자는 단단하고 신뢰성 있는 저도통저항 그리고 개선된 바디다이오드 역회복 특성을 갖는다.
Claims (10)
- 고경도, 저도통저항, 그리고 개선된 바디다이오드 역회복 특성을 가지는 저전압 MOS 소자로서,반도체 기판(101); 상기 기판(101)위에 배치되고 제 1 전도 타입(N형)의 블랭킷 주입물(103)을 포함하는 제 1 전도 타입(N형)의 도핑 상층(102); 제 1 전도 타입(N형)의 고도 도핑 소스 영역(113); 및 상기 도핑 상층(102)의 상표면에 배치되는 제 2 반대 전도 타입(P형)의 고도 도핑 바디 영역(112)을 포함하고,상기 도핑 상층(102)에는 상기 제 1 전도 타입(N형)의 제 1 웰 도핑 영역(108)과 상기 제 2 반대 전도 타입(P형)의 제 2 웰 도핑 영역(109)이 상기 소스 영역(113) 및 상기 바디 영역(112) 아래에 배치되고, 상기 제 1 전도 타입(N형)의 제 1 웰 도핑영역(108)은 상기 제 2 전도 타입(P형)의 제 2 도핑 웰 영역(109)의 아래에 배치되어 상기 블랭킷 주입물(103)과 융합됨으로써, 상기 상층(102)의 상기 상표면(104)에서 상기 제 2 웰 도핑영역(109)에 근접한 고도로 도핑된 넥 영역(111)을 형성하고, 상기 고도로 도핑된 넥 영역(111) 위에 배치되는 게이트(105)는 절연층(106)에 의해 상기 상층(102)과 격리된 전도성 물질층(107)을 포함하며, 상기 도핑된 상층(102)은 에피택셜 층인 것을 특징으로 하는 저전압 MOS 소자.
- 제 1항에 있어서, 상기 기판(101)은 단결정 실리콘을 포함하고, 상기 절연층(106)은 실리콘 이산화물을 포함하며, 상기 게이트(105)에 포함된 상기 전도 물질(107)은 고도핑 폴리실리콘을 포함하는 것을 특징으로 하는 MOS 소자.
- 제 1항에 있어서, 소스 금속 접촉(114)과 층간 유전층(115)을 포함하는 것을 특징으로 하는 MOS 소자.
- 고경도, 저도통저항, 바디다이오드 특성을 갖는 저전압 MOS 소자를 형성하는 방법으로서,상표면(104)을 갖는 제 1 전도 타입(N형)의 도핑 상층(102)을 포함하는 반도체 기판(101)을 제공하는 단계;제 1 전도 타입(N형)의 블랭킷 불순물(103)을 상기 상층(102)에 주입함으로써, 상기 상층(102)에 블랭킷 도핑 영역을 형성하는 단계;상기 기판(101)상에서, 절연층(106)에 의해 상기 상층(102)으로부터 격리된 상기 전도 물질층(107)을 포함하는 게이트(105)를 상기 블랭킷 도핑 넥 영역(111)위에 형성하는 단계;공통 창을 통해서 상기 제 1 전도 타입(N형) 및 제 2 반대 전도 타입(P형)들의 불순물을 상기 상층(102)의 상표면(104)으로 주입함으로써, 각각 상기 제 1 전도 타입(N형)의 제 1 웰 도핑영역(108)과 상기 제 2 전도 타입(P형)의 제 2 웰 도핑영역(109)을 형성하고, 상기 제 1 웰 도핑영역(108)은 상기 제 2 웰 도핑영역(109) 아래에 위치되어 상기 블랭킹 도핑영역과 융합함으로써, 상기 상층(102)의 상기 상표면(104)에서 상기 제 2 웰 도핑영역(108)에 근접하고 상기 게이트(105) 아래에 놓이는 고도 도핑 넥 영역(111)을 형성하는 단계; 및상기 상층(102)의 상기 상표면(104)에서의 상기 제 2 웰 도핑영역(109)에서, 상기 제 1 전도 타입(N형)의 고도 도핑 소스 영역(113)과 상기 제 2 전도 타입(P형)의 고도핑 바디 영역(112)을 형성하는 단계를 포함하는 것을 특징으로 하는 저전압 MOS 소자를 형성하는 방법.
- 제 4 항에 있어서, 상기 기판(101)상에 에피택셜 층을 형성하여 상기 도핑 상층(102)을 제공하는 단계; 및 상기 소스영역(113)에 대한 금속 접촉(114)과 상기 게이트(105) 위에 놓인 층간 유전층(115)을 형성하는 단계를 포함하는 것을 특징으로 하는 저전압 MOS 소자를 형성하는 방법.
- 제 4 항에 있어서, 상기 제 1 N-웰 도핑영역(108)을 형성한 후 상기 제 2 P-웰 도핑영역(109)을 형성하고, 상기 바디영역(112)을 형성한 후 상기 소스영역(113)을 형성하며, 상기 제 1 전도 타입은 N형이고 상기 제 2 전도 타입은 P형인 것을 특징으로 하는 저전압 MOS 소자를 형성하는 방법.
- 제 4 항에 있어서, 상기 제 1 전도 타입(N형)의 상기 불순물은 인이고, 상기 제 2 전도 타입(P형)의 상기 불순물은 붕소인 것을 특징으로 하는 저전압 MOS 소자를 형성하는 방법.
- 제 7 항에 있어서, 60KeV 내지 600KeV에서 약 1×1012cm-2 내지 5×1013cm-2에 이르는 블랭킷 불순물이 주입되는 것을 특징으로 하는 저전압 MOS 소자를 형성하는 방법.
- 제 8 항에 있어서, 제 1 웰 도핑영역(108) 불순물이 0 KeV 내지 120 Kev에서 1×1013cm-2 내지 5×1014cm-2 수준으로 주입되고, 제 2 웰 도핑영역(109) 불순물이 2×1013cm-2 내지 8×1014cm-2 수준으로 주입되는 것을 특징으로 하는 저전압 MOS 소자를 형성하는 방법.
- 제 7항에 있어서, 120KeV 에서 1×1012cm-2 내지 2×1012cm-2에 이르는 블랭킷 불순물이 주입되고, 60KeV에서 6×1012cm-2 내지 1×1013cm-2의 제 1 웰 도핑영역(108) 불순물이 주입되며, 60KeV에서 8×1013cm-2의 제 2 웰 도핑영역(109) 불순물이 주입되는 것을 특징으로 하는 저전압 MOS 소자를 형성하는 방법.
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Legal Events
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