WO2007013133A1 - 半導体装置およびその制御方法 - Google Patents

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WO2007013133A1
WO2007013133A1 PCT/JP2005/013608 JP2005013608W WO2007013133A1 WO 2007013133 A1 WO2007013133 A1 WO 2007013133A1 JP 2005013608 W JP2005013608 W JP 2005013608W WO 2007013133 A1 WO2007013133 A1 WO 2007013133A1
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type semiconductor
voltage
type
semiconductor region
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PCT/JP2005/013608
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Yukio Hayakawa
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Spansion Llc
Spansion Japan Limited
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H01L29/772—Field effect transistors
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    • H01L29/7887—Programmable transistors with more than two possible different levels of programmation
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    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

Definitions

  • the present invention relates to a semiconductor device and a control method therefor, and more particularly to a semiconductor device that stores multiple values in a memory cell and a control method therefor.
  • nonvolatile memories which are semiconductor devices capable of rewriting data
  • a flash memory which is a typical non-volatile memory
  • a transistor constituting a memory cell has a floating gate or an insulating film called a charge storage layer. Then, data is stored by accumulating charges in the charge accumulation layer.
  • Fig. 1 (a) is a schematic cross-sectional view of a transistor constituting a memory cell of a flash memory according to the prior art.
  • Fig. 1 (b) is a diagram for explaining the principle of storing multiple values. The horizontal axis indicates the threshold voltage (Vth) of the transistor, and the vertical axis indicates the number of memory cells having the Vth. .
  • a semiconductor substrate 60 is provided with a source 62 and a drain 64.
  • a floating gate 66 and a control gate 68 are provided on the semiconductor substrate 60 between the source 62 and the drain 64.
  • the floating gate 66 is surrounded by an insulating film such as a tunnel oxide film, but is not shown.
  • Data is erased and written by putting charges (electrons) in and out of the floating gate 66.
  • the threshold voltage (Vth) of the transistor changes depending on the amount of charge of the floating gate 66.
  • Vth threshold voltage
  • a method for storing multi-value data will be described.
  • the source 62 and the drain 64 are opened, and a negative voltage (for example, -9V), half of the control gate 68 is set as Vg.
  • a positive voltage (for example, 9V) is applied to the conductive substrate 60 as Vsub.
  • the charge accumulated in the floating gate 66 flows to the semiconductor substrate 60 due to the FN tunneling phenomenon, and an erase state in which no charge is accumulated in the control gate 66 is entered.
  • the distribution of Vth at this time is shown in the erased state in Fig. 1 (b).
  • the source 62 and the semiconductor substrate 60 are grounded.
  • a positive voltage for example, 9V
  • a positive voltage for example, 5V
  • the drain 64 is applied to the floating gate 66 as Vd.
  • the amount of charge accumulated in the floating gate 66 can be changed by changing the application time of these voltages.
  • the amount of charge accumulated in the floating gate 66 is adjusted so that the three Vths of the program state 1, the program state 2 and the program state 3 are obtained.
  • four values can be stored in the memory cell. In other words, 2 bits can be stored.
  • Patent Document 1 discloses a semiconductor device having means for applying an erase voltage of a memory cell to a channel region in a NAND flash memory.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 08-213573
  • An object of the present invention is to easily perform Vth control of a transistor constituting a memory cell in a flash memory storing multi-values.
  • the present invention includes an insulating layer provided on a semiconductor substrate, a P-type semiconductor region provided on the insulating layer, an element isolation region surrounding the P-type semiconductor region and reaching the insulating layer, An N-type source region and an N-type drain region provided on the P-type semiconductor region, and the N-type A charge storage region provided on the P-type semiconductor region between the source region and the N-type drain region, and a charge state of four or more values can be programmed in the charge storage region,
  • the P-type semiconductor region is a semiconductor device to which different voltages are applied when programming each charge state. According to the present invention, Vth control of transistors constituting a memory cell can be easily performed in a flash memory that stores multiple values.
  • the present invention provides an insulating layer provided on a semiconductor substrate, a P-type semiconductor region provided on the insulating layer, and surrounds the P-type semiconductor region to reach the insulating layer, and includes a silicon oxide region and An element isolation region including an N-type semiconductor region, an N-type drain region provided on the P-type semiconductor region, an N-type source region provided on the P-type semiconductor region and the N-type semiconductor region, A charge storage region provided on the P-type semiconductor region between the N-type source region and the N-type drain region.
  • the present invention may be a semiconductor device in which the element isolation region includes a silicon oxide region or an N-type semiconductor region. According to the present invention, it is possible to reliably isolate the periphery of the P-type semiconductor region.
  • the present invention may be a semiconductor device in which the charge storage region includes a floating gate. According to the present invention, in a flash memory having a floating gate, Vth control of transistors constituting a memory cell can be easily performed.
  • the present invention can be a semiconductor device in which the charge storage region includes a trap layer in an ONO film. According to the present invention, in a flash memory having an ONO film, Vth control of transistors constituting a memory cell can be easily performed.
  • the present invention includes an insulating layer provided on a semiconductor substrate, a P-type semiconductor region provided on the insulating layer, an element isolation region surrounding the P-type semiconductor region and reaching the insulating layer, An N-type source region and an N-type drain region provided on the P-type semiconductor region, and a charge storage region provided on the P-type semiconductor region between the N-type source region and the N-type drain region.
  • a semiconductor device comprising the P-type semiconductor region, Applying a first voltage to write charge in the charge storage region; applying a second voltage lower than the first voltage to the P-type semiconductor region; and writing the charge in the charge storage region
  • Vth control of transistors constituting a memory cell can be easily performed.
  • the present invention includes a step of applying a third voltage to the P-type semiconductor region to erase charges in the charge storage region, and a fourth voltage lower than the third voltage in the P-type semiconductor region. And erasing the charge in the charge accumulation region. According to the present invention, two program states having different Vth distributions can be easily obtained.
  • the present invention can be a semiconductor device in which the difference between the first voltage and the third voltage and the difference between the second voltage and the fourth voltage are substantially the same. According to the present invention, two erase states having different Vth distributions can be easily obtained.
  • the present invention may be a method for controlling a semiconductor device, wherein the fourth voltage is a voltage between the first voltage and the third voltage. According to the present invention, two erase states having different Vth distributions can be easily obtained.
  • the present invention can be a method for controlling a semiconductor device including a step of applying a fifth voltage to the P-type semiconductor region and reading a charge state of the charge storage region.
  • multi-value data can be stored in one memory cell.
  • the present invention can be a method for controlling a semiconductor device, wherein the fifth voltage is substantially the same as the first voltage. According to the present invention, the number of applied voltages can be reduced.
  • Vth control of a transistor that constitutes a memory cell can be easily performed.
  • Fig. 1 is a schematic cross-sectional view of a transistor constituting a memory cell of a flash memory according to the prior art, and Fig. 1 (b) shows multiple values in the flash memory according to the prior art. Memory It is a figure for demonstrating the principle to do.
  • FIGS. 2 (a) to 2 (c) are diagrams for explaining a phenomenon which is a principle of the present invention.
  • FIG. 3 is a diagram for explaining the configuration of the flash memory according to the first embodiment.
  • Fig. 3 (a) is a top view
  • Fig. 3 (b) is an A-A cross section of Fig. 3 (a)
  • Fig. 3 (c) is an BB cross section of Fig. 3 (a)
  • Fig. 3 (d ) Is a cross section of CC.
  • FIG. 4C is a cross-sectional view (No. 1) showing the manufacturing process of the flash memory according to the embodiment 1, and is a view corresponding to the AA cross-section of FIG.
  • Fig. 5 (a) and Fig. 5 (c) are cross-sectional views (part 2) showing the manufacturing process of the flash memory according to the first embodiment. It is an equivalent figure.
  • FIG. 6 shows a cross section of a transistor constituting the memory cell of the flash memory according to the first embodiment, and corresponds to a cross-sectional view taken along the line AA of FIG.
  • FIGS. 7 (a) to 7 (c) are diagrams for explaining the control method of the flash memory according to the first embodiment, in which the horizontal axis force SVth, and the vertical axis represents each Vth. Indicates the number of
  • FIG. 8 is a diagram for explaining the configuration of the flash memory according to the second embodiment.
  • Fig. 8 (a) is a top view
  • Fig. 8 (b) is an A-A cross-sectional view of Fig. 8 (a)
  • Fig. 8 (c) is a BB cross-sectional view of Fig. 8 (a)
  • Fig. 8 (d ) Is a cross section of C-C.
  • FIG. 9 is a diagram for explaining the configuration of the flash memory according to the third embodiment.
  • Fig. 9 (a) is a top view
  • Fig. 9 (b) is an AA cross-sectional view of Fig. 9 (a)
  • Fig. 9 (c) is a BB cross-sectional view of Fig. 9 (a).
  • FIG. 10 is a diagram showing the number of memory cells having each Vth with respect to Vth in the flash memory according to Embodiment 3 of the first embodiment.
  • FIG. 2A and 2B are schematic cross-sectional views of transistors.
  • the floating gate and control gate are omitted, and the gate is shown as gate 70.
  • a gate oxide film is provided between the gate 70 and the semiconductor substrate 60.
  • Other configurations are the same as those in FIG. Vth of such a structure is represented by the following formula.
  • V is ⁇ ⁇ 3 ⁇ 4 ⁇ (m)
  • ⁇ is the surface potential
  • ⁇ is the dielectric constant of silicon
  • q the elementary electron content
  • N is the acceptor concentration of the P-type semiconductor substrate
  • C is the capacitance of the date oxide film
  • Vsub is the semiconductor a ox
  • Vth varies with Vsub. This will be described with reference to FIGS. 2 (a) to 2 (c).
  • Vth is VthO.
  • Vth is Vthl.
  • Example 1 is an example of a NOR type flash memory in which the control gate is a charge storage layer.
  • 3 (a) to 3 (d) are diagrams showing the flash memory according to the embodiment, and FIG. 3 (a) is a top view (the second wiring layer 50, the second interlayer insulating film 46, the first Fig. 3 (b) is an A-A cross-sectional view (P-type semiconductor) of Fig. 3 (a), showing the interlayer insulating film 40, ONO cover film 35 and tunnel oxide film 34 shown in Fig. 3 (b).
  • 3 (c) is a BB cross section of Fig. 3 (a) (longitudinal cross section of word line 32), and Fig. 3 (d) is a CC cross section of Fig. 3 (a) ( The longitudinal section of the source))).
  • FIG. 3B and FIG. 3C the second wiring layer 50, the second interlayer insulating film 46, the first wiring layer 44, and the first interlayer insulating film 40 are illustrated. ⁇
  • an insulating layer 14 made of a silicon oxide layer and a P-type semiconductor region 16 are provided on a silicon semiconductor substrate 12, Has an SOI structure.
  • the P-type semiconductor region 16 is a trench that reaches the insulating layer 14.
  • a source 20 and a drain 22 are formed on the P-type semiconductor region 16.
  • a region between the source 20 and the drain 22 is a channel.
  • a floating gate 30 is provided on the channel region with the tunnel oxide film 34 interposed therebetween.
  • a word line 32 that also serves as a control gate with an ONO cover film 35 interposed therebetween is formed.
  • a first interlayer insulating film 40 is formed so as to cover the word line 32, and a first wiring layer 44, a second interlayer insulating film 46, and a second wiring layer 50 are formed thereon.
  • the first wiring layer 44 is connected to the drain 22 through the contact hole 42.
  • the first wiring layer 44 extends in the width direction of the word line 32 as shown by a dotted line in FIG. 3A, and constitutes a bit line.
  • the second wiring layer 50 is connected to the P-type semiconductor region 16 through the contact hole 48. Different contact holes 48 are formed in the respective P-type semiconductor regions 16, and different second wiring layers 50 are connected thereto.
  • the P-type semiconductor regions 16 adjacent to each other in the longitudinal direction of the word line 32 are separated by a trench oxide film 18.
  • the P-type semiconductor regions 16 in the longitudinal direction of the source 20 are separated by an N-type well region 24 that reaches the insulating layer 14.
  • the P-type semiconductor region 16 becomes the P region indicated by the dotted line in the figure, the side surface is surrounded by the trench oxide film 18 and the N-well region 24, and the bottom surface is surrounded by the insulating film 14.
  • the element is separated by 18 or PN connection. Referring to FIG.
  • a floating gate 30 is provided on the P-type semiconductor region 16 with a tunnel oxide film 34 interposed therebetween, and a word line 32 is formed on the floating gate 30 with an ONO cover film 35 interposed therebetween. Te! The word lines 32 are continuously provided in the vertical direction of FIG. As shown in FIG. 3 (d), the source 20 is formed continuously between the P-type semiconductor regions 16 to form a source line. Further, referring to FIG. 3 (a), the contact hole 41 is connected to the upper wiring.
  • the Cell area constitutes one memory cell.
  • FIG. 4A an SOI substrate 10 comprising a semiconductor substrate 12, an insulating layer 14 provided on the semiconductor substrate 12, and a semiconductor layer (P-type semiconductor region) 16 provided on the insulating layer 14 is illustrated.
  • a trench oxide film 18 is formed in a predetermined region of the body layer (P-type semiconductor region) 16 as follows. A predetermined region of the semiconductor layer 16 is removed up to the insulating layer 14.
  • An oxide silicon film is embedded using a CVD method or the like. Use CMP method to flatten the surface. Thus, the trench oxide film 18 is formed.
  • an N-type well region 24 (not shown in FIG. 4A) reaching the insulating layer 14 is formed by ion implantation of arsenic, for example.
  • a trench oxide film 18 is formed between regions where the drains 22 of the memory cells adjacent in the longitudinal direction of the word line 32 are formed.
  • an N-type well region 24 is formed between regions where the source 20 is formed.
  • the floating gate 30 and the word line 32 are formed as follows.
  • an oxide silicon film is formed as a tunnel oxide film 34 by a thermal acid method or a CVD method.
  • a polycrystalline silicon film is formed thereon.
  • a predetermined region of the polycrystalline silicon film is removed and a floating gate 30 is formed.
  • An ONO cover film 35 (oxide silicon film Z silicon nitride film Z oxide silicon film) is formed on the flow feeder gate 30.
  • a polycrystalline silicon film is formed thereon.
  • a predetermined region of the polycrystalline silicon film is removed, and a drain line 32 is formed.
  • An oxide silicon film (not shown) is formed so as to cover the word line 32.
  • the floating gate 30 and the word line 32 surrounded by the insulating film are formed.
  • arsenic is ion-implanted using word line 32 as a mask to form source 20 and drain 22.
  • the ion-implanted arsenic is not activated.
  • the N-type well region 24 is formed in the element isolation region between the sources 20, and the trench oxide film 18 is not formed. Therefore, the source 20 is formed continuously in the longitudinal direction of the word line 32.
  • an oxide silicon film is formed as the first interlayer insulating film 40 so as to cover the word line 32 by using, for example, the TEOS method.
  • a contact hole 42 connected to the drain 22 is formed in the first interlayer insulating film 40.
  • Plug metal such as tungsten (W) in contact hole 42.
  • a first wiring layer 44 mainly including aluminum (A1) is formed on the first interlayer insulating film 40.
  • the second layer is formed on the first interlayer insulating film 40 so as to cover the first wiring layer 44.
  • An oxide silicon film is formed as an inter-layer insulating film 46 using the TEOS method.
  • a contact hole 48 connected to the P-type semiconductor region 16 is formed in the second interlayer insulating film 46 and the first interlayer insulating film 40. Plug metal such as W in contact hole 48.
  • a second wiring layer 50 mainly containing aluminum (A1) is formed on the second interlayer insulating film 40.
  • a protective film is formed on the second interlayer insulating film 46 so as to cover the second wiring layer 50.
  • Table 1 shows examples of control gate (word line), drain, source, and substrate (P-type semiconductor region) voltages when erasing, writing, and reading data to the flash memory according to the first embodiment.
  • Fig. 6 shows the cross section of the transistors that make up the memory cell, and corresponds to the cross section of AA in Fig. 3 (a).
  • P-type semiconductor region 16 is connected to Vsub.
  • Vsl, Vdl, and Vgl are connected to the source 20, drain 22, and control gate (word line) 32 of the transistors constituting the memory cell 1, respectively.
  • Vs2, Vd2 and Vg2 are connected to the source 20, drain 22 and control gate (word line) 32 of the transistors constituting the memory cell 2, respectively.
  • the horizontal axis represents Vth and the vertical axis represents the number of memory cells having Vth.
  • the source Vsl and the drain Vdl are opened, and 9V is applied to the control gate Vgl and 9V is applied to the P-type semiconductor region Vsub.
  • the Vth distribution of state 1 is obtained.
  • ground the source Vsl and P-type semiconductor region Vsub and apply 5V to the drain Vdl and 9V to the control gate Vgl.
  • electric charge is written to the floating gate 30, and the Vth distribution in the program state 1 shown by the solid line in the figure is obtained.
  • erasing and writing are performed in the same manner as the V-type semiconductor substrate by substituting -5V as Vsub.
  • Vsub applying Vsub to the P-type semiconductor region 16 shifts Vth.
  • open source Vsl and drain Vd1 and apply 9V to control gate Vg1 and 4V to P-type semiconductor region Vsub.
  • the charge in the floating gate 30 is erased, and the Vth distribution in the erased state 2 indicated by the broken line in the figure is obtained.
  • ground the source Vis apply –5V to the P-type semiconductor region Vsub, apply 5V to the drain Vdl, and 9V to the control gate Vgl.
  • Vsub of the P-type semiconductor region when Vsub of the P-type semiconductor region is returned to OV, the Vth distribution in erased state 2 and program state 2 is shifted, and the Vth distribution in erased state 1 and programmed state 1 is changed. Distributed so that they do not overlap.
  • the charge state of the floating gate 30 is read by detecting the current flowing between the source 20 and the drain 22. Thereby, the memory cell data can be read. In this way, quaternary bits can be stored and read in one memory cell.
  • the flash memory according to Example 1 includes an insulating layer 14 provided on the semiconductor substrate 12, a P-type semiconductor region 16 provided on the insulating layer 14, and an insulating layer surrounding the P-type semiconductor region 16.
  • Trench oxide film 18 and N-type well region 18 reaching 14; source 20 (N-type source region) and drain 22 (N-type drain region) provided on P-type semiconductor region 16;
  • the floating gate 30 charge storage region provided on the P-type semiconductor region 16 between the source 20 and the drain 22 and the control provided on the floating gate 30
  • a voltage can be applied to the P-type semiconductor region 16 including only the memory cell surrounded by the element isolation region independently of the other memory cells. Therefore, the memory cell to which a voltage is applied to the P-type semiconductor region 16 can be selectively set to the erased state 2 or the programmed state 2. As a result, in a flash memory storing multi-values, Vth control of the transistors constituting the memory cell can be easily performed.
  • the source 20 (N-type source region) is provided on the N-type well region 24 (N-type semiconductor region).
  • the source 20 can be formed continuously with the source 20 on the adjacent P-type semiconductor region 16. Therefore, in the NOR type flash memory, when storing multiple values, Vth control of the transistors constituting the memory cell can be easily performed.
  • control gate 30 can be programmed with a charge state of four or more values, and the P-type semiconductor region 16 has each charge state (erase state 1, erase state 2, program state 1 and program state). Different voltages (9V, 0V, 4V and 5V) are applied when setting state 2). As a result, in a flash memory storing multi-values, Vth control of the transistors constituting the memory cell can be easily performed.
  • the P-type semiconductor region 16 is isolated by a trench oxide film 18 (silicon oxide film) and an N-type well region 24 (N-type semiconductor region). By isolating the region where the source 20 is formed between the P-type semiconductor regions 16 by the N-type well region 24, it is possible to reliably isolate the periphery of the P-type semiconductor region 16.
  • the charge storage region includes a floating gate 30.
  • Vth control of the transistors constituting the memory cell can be easily performed.
  • the flash memory control method includes a step of applying a first voltage (0 V) to the P-type semiconductor region 16 and writing a charge to the floating gate 30 (charge storage region). Applying a second voltage (15 V) lower than the first voltage to the P-type semiconductor region 16 and writing a charge to the floating gate 30. This makes it easy to obtain two program states with different Vth distributions. [0045] Further, a step of applying a third voltage (9V) to the P-type semiconductor region 16 to erase the charge of the floating gate 30, and a fourth voltage (lower than the third voltage ( 4V) and erasing the electric charge of the floating gate 30. This makes it easy to obtain two erase states with different Vth distributions.
  • the difference between the first voltage (OV) and the third voltage (9V) (one 9V) and the difference between the second voltage (one 5V) and the fourth voltage (4V) (one 9V) are substantially the same.
  • the Vth distribution intervals in erased state 2 and programmed state 2, erased state 1 and programmed state 1 can be made substantially the same.
  • the fourth voltage (4V) can be a voltage between the first voltage (0) and the third voltage (9V).
  • the Vth distribution in the erased state 2 can be provided between the Vth distribution in the erased state 1 and the programmed state 1.
  • a step of applying a fifth voltage (OV) to the P-type semiconductor region 16 and reading the charge state of the floating gate 32 can be included.
  • OV fifth voltage
  • the fifth voltage (OV) may be substantially the same as the first voltage (OV). Thereby, the number of applied voltages can be reduced.
  • Example 2 is an example of a SONOS type flash memory.
  • 8 (a) and FIG. 8 (d) are diagrams showing the flash memory according to the example, and FIG. 8 (a) is a top view (second wiring layer 50, second layer insulation). Film 46, first interlayer insulating film 40 and ONO film 36 are not shown), FIG. 8 (b) is a cross-sectional view taken along the line AA of FIG. 8 (a) (longitudinal section of the P-type semiconductor region), FIG. 8 (c) is a B-B cross-sectional view of FIG. 8 (a) (longitudinal section of the word line), and FIG.
  • FIG. 8 (d) is a cross-sectional view of CC (cross-sectional view of the source) in FIG. 8 (a). It is.
  • FIG. 8B and FIG. 8C the second wiring layer 50, the second interlayer insulating film 46, the first wiring layer 44, and the first interlayer insulating film 40 are not shown.
  • a tunnel oxide film (silicon oxide film) formed by the thermal oxide film method on the P-type semiconductor region 16 is formed by the CVD method.
  • An ONO (Oxide / Nitride / Oxide) film 36 composed of the formed trap layer (silicon nitride film) and the top oxide film (oxide silicon film) formed by the CVD method is formed!
  • a word line 32 that also serves as a control gate is provided on the ONO film between the source 20 and the drain 22.
  • an ONO film 36 is also formed on the trench oxide film 16 between the P-type semiconductor regions 16 below the word line 32.
  • an ONO film 36 is formed on the source 20.
  • the present invention can also be applied to a flash memory including a trap layer in the ONO film 36 instead of a floating gate as a charge storage region by using the same control method as in the first embodiment.
  • the effect of can be produced.
  • Example 3 is an example of a NAND flash memory in which the control gate is a charge storage layer.
  • FIGS. 9 (a) to 9 (c) are diagrams showing a flash memory according to the embodiment.
  • FIG. 9 (a) is a top view (second wiring layer 50, second interlayer insulating film 46, second interlayer insulating film 46, 1 shows the interlayer insulating film 40, ONO bar film 35 and tunnel oxide film 34
  • FIG. 9B is a cross-sectional view taken along the line A—A in FIG. 9A.
  • Fig. 9 (c) is a cross-sectional view taken along the line BB in Fig. 9 (a) (longitudinal section of the P-type semiconductor region).
  • the second wiring layer 50, the second interlayer insulating film 46, the first wiring layer 44, and the first interlayer insulating film 40 are not illustrated.
  • an insulating layer 14 made of a silicon oxide layer and a P-type semiconductor region 16 (P-type silicon semiconductor region) are provided on a silicon semiconductor substrate 12, Has an SOI structure.
  • the P-type semiconductor region 16 is surrounded by a lenticular oxide film 18 that reaches the insulating layer.
  • a bit line 26 is formed on the P-type semiconductor region 16.
  • a region between the bit lines 26 is a channel.
  • a floating gate 30 is provided on the channel region with a tunnel oxide film 34 interposed therebetween.
  • a word line 32 that also serves as a control gate with the ONO cover film 35 interposed therebetween.
  • a first interlayer insulating film 40 is formed so as to cover the word line 32, and a first wiring layer 44, a second interlayer insulating film 46, and a second wiring layer 50 are formed thereon.
  • the first wiring layer 44 is connected to the bit line 26 through the contact hole 42.
  • the second wiring layer 50 is connected to the P-type semiconductor region 16 through the contact hole 48.
  • the P-type semiconductor regions 16 adjacent to each other in the longitudinal direction of the word line 32 are separated from each other by a trench oxide film 18.
  • the P-type semiconductor region 16 becomes a P region indicated by a dotted line in the figure, and the side surface is surrounded by the trench oxide film 18 and the bottom surface is surrounded by the insulating layer 14, and the element is isolated by the trench oxide film 18.
  • Each P-type semiconductor region 16 is formed with a different contact hole 48 and is connected with a different second wiring layer 50.
  • a floating gate 30 is provided on the P-type semiconductor region 16 with a tunnel oxide film 34 interposed therebetween, and a word line 32 is formed on the floating gate 30 with an ONO cover film 35 interposed therebetween. And The word lines 32 are continuously provided.
  • Example 3 has a contact hole 48 and a second wiring layer 50 connected to the P-type semiconductor region 16 surrounded by the trench oxide film 18 and the insulating layer 14. Then, erasing and writing are performed by changing the voltage applied to the P-type semiconductor region 16. As a result, the same effect as that of the first embodiment can be obtained in the NAND flash memory.
  • FIG. 10 is a diagram showing the number of memory cells having each Vth with respect to Vth in the flash memories according to the first to third embodiments.
  • Vwind be the difference between the upper limit Vth of erase state 1 and the lower limit Vth of program state 1.
  • Vdis be the width of the Vth distribution in erased state 2.
  • the erase state 2 is set between the upper limit Vth of the erase state 1 and the lower limit Vth of the program state 1 by applying the voltage Vsub of the P-type semiconductor region 16 and erasing. Can be provided. Therefore, four values can be stored.
  • Vdis is smaller than Vwind
  • a plurality of erase states can be provided between the upper limit Vth of erase state 1 and the lower limit of program state 1, and data larger than four values can be stored.
  • a flash memory can be realized.
  • the SOI substrate to be used is preferably a substrate which is partially depleted. This is because the potential in the P-type semiconductor region 16 can be changed by being partially depleted.
  • the P-type semiconductor region 16 includes three or four memory cells has been described. For example, the number of memory cells connected to the bit line can be the same.
  • the P-type semiconductor region 16 can include one memory cell. If this number is reduced, writing and erasing can be performed separately, but a large number of contact holes 48 and second wiring layers 50 connected to the P-type semiconductor region 16 are required, and the memory The area of the cell region becomes large.
  • the number of memory cells included in the P-type semiconductor region 16 is preferably determined in consideration of these.

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Abstract

　本発明は、半導体基板（１２）上に設けられた絶縁層（１４）と、絶縁層上に設けられたＰ型半導体領域（１６）と、Ｐ型半導体領域を囲み前記絶縁層まで電気的に分離された素子分離領域（１８）と、Ｐ型半導体領域上に設けられたＮ型ソース領域（２０）およびＮ型ドレイン領域（２２）と、Ｎ型ソース領域およびＮ型ドレイン領域の間のＰ型半導体領域上に設けられた電荷蓄積領域（３０）と、を有し、電荷蓄積領域には４値以上の電荷状態をプログラムすることができ、Ｐ型半導体領域には、各電荷状態をプログラムする際に各々異なる電圧が印加される半導体装置である。本発明によれば、多値を記憶するフラッシュメモリにおいて、メモリセルを構成するトランジスタのＶｔｈ制御を容易に行うことができる。

Description

明 細 書
半導体装置およびその制御方法
技術分野
[0001] 本発明は半導体装置およびその制御方法に関し、特に、メモリセルに多値を記憶 する半導体装置およびその制御方法に関する。
背景技術
[0002] 近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用され ている。代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセルを構成 するトランジスタが電荷蓄積層と呼ばれるフローティングゲートまたは絶縁膜を有して いる。そして、電荷蓄積層に電荷を蓄積させることにより、データを記憶する
[0003] さらに、高記憶容量ィ匕のため、メモリセルに多値 (複数ビット）を記憶するフラッシュメ モリが開発されている。フローティングゲートを電荷蓄積層とするフラッシュメモリ（従 来例）について図 1 (a)および図 1 (b)を用い説明する。図 1 (a)は従来技術に係るフ ラッシュメモリのメモリセルを構成するトランジスタの断面模式図を示す。図 1 (b)は多 値を記憶する原理を説明するための図であり、横軸はトランジスタのしきい値電圧 (V th)、縦軸はその Vthを有するメモリセルの数を示している。
[0004] 図 1 (a)を参照に、従来例に係るフラッシュメモリのトランジスタは、半導体基板 60に ソース 62およびドレイン 64が設けられている。ソース 62とドレイン 64の間の半導体基 板 60上にフローティングゲート 66およびコントロールゲート 68が設けられている。フ ローテイングゲート 66はトンネル酸ィ匕膜等の絶縁膜で囲まれているが図示していな い。データの消去、書き込みはフローティングゲート 66に電荷 (電子）を出し入れする ことにより行う。そして、フローティングゲート 66の電荷量により、トランジスタのしきい 値電圧 (Vth)が変化する。読み出し時は、トランジスタの Vthを読むことにより、メモリ セルのデータを読み出す。例えば、 4値のデータを記憶するフラッシュメモリの場合は 、 Vthの取り得る値を例えば 4種類設けることで実現できる。
[0005] 多値のデータの記憶方法にっ 、て説明する。まず、データ消去は、ソース 62およ びドレイン 64を開放し、コントロールゲート 68に Vgとして負電圧（例えば— 9V)、半 導体基板 60に Vsubとして正電圧 (例えば 9V)を印加する。これにより、フローテイン グゲート 66に蓄積された電荷は FNトンネリング現象により半導体基板 60に流れ、コ ントロールゲート 66に電荷の蓄積していない消去状態となる。このときの Vthの分布 を図 1 (b)の消去状態に示す。
[0006] データを書き込む場合は、ソース 62および半導体基板 60を接地する。コントロール ゲート 68に Vgとして正電圧（例えば 9V)、ドレイン 64に Vdとして正電圧（例えば 5V) を印加する。これにより、ソース 62とドレイン 64間で発生したホットエレクトロンがフロ 一ティングゲート 66に蓄積される。このとき、これら電圧の印加時間を変えることにより 、フローティングゲート 66に蓄積される電荷量を変化させることができる。そして、図 1 (b)のように、プログラム状態 1、プログラム状態 2およびプログラム状態 3の 3つの Vth となるようにフローティングゲート 66に蓄積される電荷量を調整する。これにより、メモ リセルには 4値を記憶できる。つまり 2ビットを記憶できる。
[0007] 特許文献 1には、 NAND型フラッシュメモリにお!/、て、チャネル領域にメモリセルの 消去電圧を印加する手段を有する半導体装置が開示されている。
[0008] 特許文献 1 :特開平 08— 213573号公報
発明の開示
発明が解決しょうとする課題
[0009] し力しながら、従来例に係るフラッシュメモリにおいては、データの書き込み時およ び読み出し時にトランジスタの Vthを厳密に制御する必要がある。図 1 (b)を参照に、 隣接する状態の Vth分布を完全に分離しないと、誤動作してしまうためである。しかし 、メモリセルサイズが小さくなると、 Vthは蓄積される電荷量に敏感になるため、 Vth の制御は容易ではない。
[0010] 本発明は、多値を記憶するフラッシュメモリにおいて、メモリセルを構成するトランジ スタの Vth制御を容易に行うことを目的とする。
課題を解決するための手段
[0011] 本発明は、半導体基板上に設けられた絶縁層と、該絶縁層上に設けられた P型半 導体領域と、該 P型半導体領域を囲み前記絶縁層まで達する素子分離領域と、前記 P型半導体領域上に設けられた N型ソース領域および N型ドレイン領域と、前記 N型 ソース領域および N型ドレイン領域の間の前記 P型半導体領域上に設けられた電荷 蓄積領域と、を具備し、前記電荷蓄積領域には 4値以上の電荷状態をプログラムす ることができ、前記 P型半導体領域には、各電荷状態をプログラムする際に各々異な る電圧が印加される半導体装置である。本発明によれば、多値を記憶するフラッシュ メモリにお 、て、メモリセルを構成するトランジスタの Vth制御を容易に行うことができ る。
[0012] 本発明は、半導体基板上に設けられた絶縁層と、該絶縁層上に設けられた P型 半導体領域と、該 P型半導体領域を囲み前記絶縁層まで達し、酸化シリコン領域お よび N型半導体領域を含む素子分離領域と、前記 P型半導体領域上に設けられた N 型ドレイン領域と、前記 P型半導体領域上および前記 N型半導体領域上に設けられ た N型ソース領域と、前記 N型ソース領域および前記 N型ドレイン領域の間の前記 P 型半導体領域上に設けられた電荷蓄積領域と、を具備する半導体装置である。本発 明によれば、多値を記憶する NOR型フラッシュメモリにおいて、メモリセルを構成する トランジスタの Vth制御を容易に行うことができる。
[0013] 本発明は、前記素子分離領域は酸化シリコン領域または N型半導体領域を含む半 導体装置とすることができる。本発明によれば、 P型半導体領域の周囲を確実に素子 分離することができる。
[0014] 本発明は、前記電荷蓄積領域はフローティングゲートを含む半導体装置とすること ができる。本発明によれば、フローティングゲートを有するフラッシュメモリにおいて、 メモリセルを構成するトランジスタの Vth制御を容易に行うことができる。
[0015] 本発明は、前記電荷蓄積領域は ONO膜中のトラップ層を含む半導体装置とすること ができる。本発明によれば、 ONO膜を有するフラッシュメモリにおいて、メモリセルを 構成するトランジスタの Vth制御を容易に行うことができる。
[0016] 本発明は、半導体基板上に設けられた絶縁層と、該絶縁層上に設けられた P型半 導体領域と、該 P型半導体領域を囲み前記絶縁層まで達する素子分離領域と、前記 P型半導体領域上に設けられた N型ソース領域および N型ドレイン領域と、前記 N型 ソース領域および N型ドレイン領域の間の前記 P型半導体領域上に設けられた電荷 蓄積領域と、を具備する半導体装置の制御方法において、前記 P型半導体領域に 第 1の電圧を印加し、前記電荷蓄積領域に電荷を書き込むステップと、前記 P型半導 体領域に第 1の電圧より低い第 2の電圧を印加し、前記電荷蓄積領域に電荷を書き 込むステップと、を有する半導体装置の制御方法とすることができる。本発明によれ ば、多値を記憶するフラッシュメモリにおいて、メモリセルを構成するトランジスタの Vt h制御を容易に行うことができる。
[0017] 本発明は、前記 P型半導体領域に第 3の電圧を印加し、前記電荷蓄積領域の電荷を 消去するステップと、前記 P型半導体領域に第 3の電圧より低 、第 4の電圧を印加し 、前記電荷蓄積領域の電荷を消去するステップと、を有する半導体装置の制御方法 とすることができる。本発明によれば、 Vth分布の異なる 2つのプログラム状態を容易 に得ることができる。
[0018] 本発明は、前記第 1の電圧と前記第 3の電圧の差と前記第 2の電圧と前記第 4の電 圧の差は実質的に同じである半導体装置とすることができる。本発明によれば、 Vth 分布の異なる 2つの消去状態を容易に得ることができる。
[0019] 本発明は、前記第 4の電圧は前記第 1の電圧と前記第 3の電圧との間の電圧である 半導体装置の制御方法とすることができる。本発明によれば、 Vth分布の異なる 2つ の消去状態を容易に得ることができる。
[0020] 本発明は、前記 P型半導体領域に第 5の電圧を印加し、前記電荷蓄積領域の電荷 状態を読み出すステップを有する半導体装置の制御方法とすることができる。本発明 によれば、多値のデータを 1つのメモリセルに記憶することができる。
[0021] 本発明は、前記第 5の電圧は前記第 1の電圧と実質的に同じである半導体装置の制 御方法とすることができる。本発明によれば、印加する電圧の数を削減することがで きる。
発明の効果
[0022] 本発明によれば、多値を記憶するフラッシュメモリにお 、て、メモリセルを構成するト ランジスタの Vth制御を容易に行うことができる。
図面の簡単な説明
[0023] [図 1]図 1 (a)は従来技術に係るフラッシュメモリのメモリセルを構成するトランジスタの 断面模式図であり、図 1 (b)は従来技術に係るフラッシュメモリにおいて、多値を記憶 する原理を説明するための図である。
[図 2]図 2 (a)ないし図 2 (c)は本発明の原理となる現象を説明するための図である。
[図 3]図 3は実施例 1に係るフラシュメモリの構成を説明するための図である。図 3 (a) は上視図、図 3 (b)は図 3 (a)の A— A断面図、図 3 (c)は図 3 (a)の B—B断面図、図 3 (d)は C— C断面図である。
[図 4]図 4 (a)な！/、し図 4 (c)は実施例 1に係るフラッシュメモリの製造工程を示す断面 図 (その 1)であり、図 3 (a)の A— A断面に相当する図である。
園 5]図 5 (a)なレ、し図 5 (c)は実施例 1に係るフラッシュメモリの製造工程を示す断面 図（その 2)であり、図 3 (a)の A— A断面に相当する図である。
[図 6]図 6は実施例 1に係るフラッシュメモリのメモリセルを構成するトランジスタの断面 を示しており、図 3 (a)の A— A断面図に相当する。
[図 7]図 7 (a)ないし図 7 (c)は実施例 1にかかるフラッシュメモリの制御方法を説明す るための図であり、横軸力 SVth、縦軸が各 Vthを有するメモリセルの個数を示している
[図 8]図 8は実施例 2に係るフラシュメモリの構成を説明するための図である。図 8 (a) は上視図、図 8 (b)は図 8 (a)の A— A断面図、図 8 (c)は図 8 (a)の B— B断面図、図 8 (d)は C一 C断面図である。
[図 9]図 9は実施例 3に係るフラシュメモリの構成を説明するための図である。図 9 (a) は上視図、図 9 (b)は図 9 (a)の A—A断面図、図 9 (c)は図 9 (a)の B— B断面図であ る。
[図 10]図 10は実施例 1なレヽし実施例 3に係るフラッシュメモリにおける Vthに対する各 Vthを有するメモリセルの個数を示した図である。
発明を実施するための最良の形態
まず、図 2 (a)ないし図 2 (c)を参照に、本発明の原理となる現象について説明する 。図 2 (a)および図 2 (b)はトランジスタの断面模式図である。説明を簡単にするため に、フローティングゲート、コントロールゲートを省略し、ゲート 70としてレヽる。ゲート 70 と半導体基板 60間にはゲート酸ィ匕膜が設けられている。その他の構成は図 1 (a)と同 じであり説明を省略する。このような構造の Vthは以下の式で表される。ここで、 V は 霉眷ぇ ¾鉞 (m ) フラットバンド電位、 φ は表面ポテンシャル、 ε はシリコンの誘電率、 qは電子素量、
b si
Nは P型半導体基板のァクセプタ濃度、 C はデート酸化膜の容量、 Vsubは半導体 a ox
基板 60の電位である。
[数 1]
、， w n . V 2 £si q Na (20b+VSub i Vth = Vfb + 2 b +
し ox
[0025] このように、 Vthは Vsubにより変化する。これを図 2 (a)ないし図（c)を用い説明する 。図 2 (a)を参照に、半導体基板 60を接地する。すなわち Vsub = 0とする。このときの ゲート電圧 Vgに対するソース'ドレイン電流 Idsは図 2 (c)の Vsub = 0のような線にな る。このときの Vthは VthOである。一方、図 2 (b)を参照に、半導体基板 60に Vsub = VIを印加する。このときの Ids— Vgは図 2 (c)の Vsub= VIの線となる。このときの Vthは Vthlである。このように、半導体基板 60の電位を変えることにより、トランジス タの Vthをシフトさせることができる。このような現象を用いた本発明の実施例を図面 を参照に説明する。
実施例 1
[0026] 実施例 1はコントロールゲートを電荷蓄積層とする NOR型フラッシュメモリの例であ る。図 3(a)ないし図 3 (d)は実施例に係るフラッシュメモリを示す図であり、図 3 (a)は 上視図 (第 2の配線層 50、第 2の層間絶縁膜 46、第 1の層間絶縁膜 40、 ONOカバ 一膜 35およびトンネル酸ィ匕膜 34は図示して 、な 、）、図 3 (b)は図 3 (a)の A— A断 面図 (P型半導体領域の長手方向断面)、図 3 (c)は図 3 (a)の B— B断面図 (ワードラ イン 32の長手方向断面）、図 3 (d)は図 3 (a)の C C断面図（ソースの長手方向断面 ) )である。なお、図 3 (b)および図 3 (c)では、第 2の配線層 50、第 2の層間絶縁膜 46 、第 1の配線層 44および第 1の層間絶縁膜 40は図示して 、な ヽ
[0027] 図 3 (a)ないし図 3 (d)を参照に、シリコン半導体基板 12上に酸化シリコン層からな る絶縁層 14および P型半導体領域 16 (P型シリコン半導体領域)が設けられ、 SOI構 造を有している。図 3 (b)を参照に、 P型半導体領域 16は絶縁層 14まで達するトレン チ酸化膜 18で囲まれている。 P型半導体領域 16上には、ソース 20およびドレイン 22 が形成されている。ソース 20とドレイン 22の間がチャネルとなる領域である。チャネル となる領域上にトンネル酸ィ匕膜 34を挟みフローティングゲート 30が設けられている。 フローティングゲート 30上には、 ONOカバー膜 35を挟みコントロールゲートを兼ねる ワードライン 32が形成されている。ワードライン 32を覆うように第 1の層間絶縁膜 40が 形成され、その上に第 1の配線層 44、第 2の層間絶縁膜 46および第 2の配線層 50 が形成されている。第 1の配線層 44はコンタクトホール 42を介しドレイン 22に接続し ている。第 1の配線層 44は図 3 (a)で点線で示したように、ワードライン 32の幅方向に 延在し、ビットラインを構成している。第 2の配線層 50はコンタクトホール 48を介し P型 半導体領域 16に接続している。各々の P型半導体領域 16には、各々別のコンタクト ホール 48が形成され各々別の第 2の配線層 50が接続される。
[0028] 図 3 (c)を参照に、ワードライン 32の長手方向に隣接する P型半導体領域 16間はト レンチ酸ィ匕膜 18で分離されている。図 3 (d)を参照に、ソース 20の長手方向の P型半 導体領域 16間は、絶縁層 14に達する N型ゥエル領域 24で分離されている。これに より、 P型半導体領域 16は図中点線で示した Pの領域となり、側面をトレンチ酸ィ匕膜 1 8および Nゥエル領域 24、底面を絶縁膜 14で囲まれ、トレンチ酸ィ匕膜 18または PN接 合により素子分離されている。図 3 (c)を参照に、 P型半導体領域 16上にはトンネル 酸ィ匕膜 34を挟みフローティングゲート 30が設けられ、フローティングゲート 30上には ONOカバー膜 35を挟みワードライン 32が形成されて!、る。ワードライン 32は図 3 (a) の縦方向に連続して設けられている。図 3 (d)を参照に、ソース 20は P型半導体領域 16間を連続して形成されソースラインを形成している。さらに、図 3 (a)を参照に、コン タクトホール 41で上部の配線に接続される。また、 Cellの領域が 1つのメモリセルを 構成している。
[0029] 次に実施例 1に係るフラッシュメモリの製造方法について説明する。図 4 (a)ないし 図 4 (c)並びに図 5 (a)な 、し図 5 (c)は実施例 1に係るフラッシュメモリの製造方法を 示す図 3 (a)の A— A断面に相当する断面図である。図 4 (a)を参照に、半導体基板 12、半導体基板 12上に設けられた絶縁層 14および絶縁層 14上に設けられた半導 体層（P型半導体領域） 16からなる SOI基板 10を形成する。図 4 (b)を参照に、半導 体層（P型半導体領域） 16の所定領域にトレンチ酸化膜 18を以下のように形成する。 半導体層 16の所定領域を絶縁層 14まで除去する。 CVD法等を用い酸ィ匕シリコン膜 を埋め込む。 CMP法等を用い表面を平坦ィ匕する。以上によりトレンチ酸ィ匕膜 18が形 成される。次に、絶縁層 14に達する N型ゥエル領域 24 (図 4 (a)には図示されない） を例えば砒素のイオン注入により形成する。ワードライン 32の長手方向に隣接するメ モリセルのドレイン 22が形成される領域間はトレンチ酸ィ匕膜 18が形成される。一方、 ソース 20が形成される領域間は、 N型ゥエル領域 24が形成される。
[0030] 図 4 (c)を参照に、フローティングゲート 30およびワードライン 32を以下のように形 成する。 P型半導体領域 16上に熱酸ィ匕法または CVD法によりトンネル酸ィ匕膜 34とし て酸ィ匕シリコン膜を形成する。その上に多結晶シリコン膜を形成する。多結晶シリコン 膜の所定領域を除去しフローティングゲート 30を形成する。フローテイダゲート 30上 に ONOカバー膜 35 (酸ィ匕シリコン膜 Z窒化シリコン膜 Z酸ィ匕シリコン膜)を形成する 。その上に、多結晶シリコン膜を形成する。多結晶シリコン膜の所定領域を除去しヮ 一ドライン 32を形成する。ワードライン 32に覆うように酸ィ匕シリコン膜 (図示せず)を形 成する。以上により、絶縁膜で囲まれたフローティングゲート 30およびワードライン 32 が形成される。
[0031] 図 5 (a)を参照に、ワードライン 32をマスクに例えば砒素 (As)をイオン注入し、ソー ス 20およびドレイン 22を形成する。このとき、ワードライン 32の長手方向に隣接する メモリセルのドレイン 22間の素子分離領域はトレンチ酸ィ匕膜 18が形成されているた め、イオン注入された砒素は活性ィ匕しない。一方、ソース 20間の素子分離領域は、 N型ゥエル領域 24が形成されており、トレンチ酸ィ匕膜 18は形成されていない。このた め、ソース 20はワードライン 32の長手方向に連続して形成される。
[0032] 図 5 (b)を参照し、ワードライン 32を覆うように第 1の層間絶縁膜 40として酸ィ匕シリコ ン膜を例えば TEOS法を用 、形成する。第 1の層間絶縁膜 40にドレイン 22に接続 するコンタクトホール 42を形成する。コンタクトホール 42内に、タングステン（W)等の プラグ金属を埋込む。第 1の層間絶縁膜 40上にアルムニゥム (A1)を主に含む第 1の 配線層 44を形成する。
[0033] 図 5 (c)を参照に、第 1の配線層 44を覆うように第 1の層間絶縁膜 40上に第 2の層 間絶縁膜 46として酸ィ匕シリコン膜を TEOS法を用い形成する。第 2の層間絶縁膜 46 および第 1の層間絶縁膜 40に P型半導体領域 16に接続するコンタクトホール 48を形 成する。コンタクトホール 48内に W等のプラグ金属を埋込む。第 2の層間絶縁膜 40 上にアルムニゥム (A1)を主に含む第 2の配線層 50を形成する。第 2の配線層 50を覆 うように第 2の層間絶縁膜 46上に保護膜を形成する。以上により、実施例 1に係るフ ラッシュメモリが完成する。
[0034] 次に、図 6、図 7 (a)ないし図 7 (c)並びに表 1を用い、実施例 1に係るフラッシュメモ リの制御方法にっ 、て説明する。表 1は実施例 1に係るフラッシュメモリにデータの消 去、書き込みおよび読み出しを行う際の、コントロールゲート (ワードライン）、ドレイン 、ソースおよび基板 (P型半導体領域)の各電圧の例を示している。図 6はメモリセル を構成するトランジスタの断面を示しており、図 3 (a)の A— A断面図に相当する。 P型 半導体領域 16は Vsubに接続される。メモリセル 1を構成するトランジスタのソース 20 、ドレイン 22およびコントロールゲート（ワードライン） 32はそれぞれ Vsl、 Vdlおよび Vglが接続される。同様にメモリセル 2を構成するトランジスタのソース 20、ドレイン 2 2およびコントロールゲート（ワードライン） 32はそれぞれ Vs2、 Vd2および Vg2が接 続される。図 7 (a)ないし図 7 (c)は横軸が Vth、縦軸が各 Vthを有するメモリセルの 個数を示している。
[表 1]
Uni V
Figure imgf000011_0001
[0035] 図 7 (a)を参照に、例えばメモリセル 1のデータの消去は、ソース Vslおよびドレイン Vdlを開放し、コントロールゲート Vglに 9Vを P型半導体領域 Vsubに 9Vを印加 する。これにより、フローティングゲート 30の電荷を消去し、図中実線で示した消去状 態 1の Vth分布が得られる。書き込みは、ソース Vsl、 P型半導体領域 Vsubを接地し 、ドレイン Vdlに 5V、コントロールゲート Vglに 9Vを印加する。これによりフローティ ングゲート 30に電荷を書き込み、図中実線で示したプログラム状態 1の Vth分布が得 られる。
[0036] 次に、図 7 (b)を参照に、 P型半導体領域に Vsubとして— 5Vカ卩え、同様の消去、書 き込みを行う。図 1 (c)で説明したように、 P型半導体領域 16に Vsubを印加すること により、 Vthがシフトする。メモリセル 1のデータの消去は、ソース Vslおよびドレイン V d 1を開放し、コントロールゲート Vg 1に— 9 Vを P型半導体領域 Vsubに 4Vを印加す る。これにより、フローティングゲート 30の電荷を消去し、図中破線で示した消去状態 2の Vth分布が得られる。書き込みは、ソース Visを接地し、 P型半導体領域 Vsubに —5Vを印加し、ドレイン Vdlに 5V、コントロールゲート Vglに 9Vを印加する。これに より、フローティングゲート 30に電荷を書き込み、図中破線で示したプログラム状態 2 の Vth分布が得られる。 P型半導体領域に Vsubとして 5Vを印加した状態では、消 去状態 2およびプログラム状態 2の Vth分布は、図 7 (a)の消去状態 1およびプロダラ ム状態 1の Vth分布と同じように観える。
[0037] 図 7 (c)を参照に、 P型半導体領域の Vsubを OVに戻すと、消去状態 2およびプログ ラム状態 2の Vth分布はシフトし、消去状態 1およびプログラム状態 1の Vth分布と重 ならないように分布する。この状態で、ソース Vslを接地し、コントロールゲート Vglに 5V、ドレイン Vdlに 1. 5Vを印加する。ソース 20とドレイン 22間に流れる電流を検知 することにより、フローティングゲート 30の電荷状態の読み出しを行う。これにより、メ モリセルのデータを読み出すことができる。このようにして、 4値のビットを 1つのメモリ セルに記憶、読み出しを行うことができる。
[0038] 実施例 1に係るフラッシュメモリは、半導体基板 12上に設けられた絶縁層 14と、絶 縁層 14上に設けられた P型半導体領域 16と、 P型半導体領域 16を囲み絶縁層 14ま で達するトレンチ酸化膜 18および N型ゥエル領域 18 (素子分離領域)と、 P型半導体 領域 16上に設けられたソース 20 (N型ソース領域）およびドレイン 22 (N型ドレイン領 域）と、ソース 20およびドレイン 22間の P型半導体領域上 16に設けられたフローティ ングゲート 30 (電荷蓄積領域）と、フローティングゲート 30上に設けられたコントロー ルゲート 32と、 P型半導体領域 16に電圧を印加するコンタクトホール 48および第 2の 配線 50 (電圧印加手段）とを有して 、る。
[0039] これにより、素子分離領域により囲まれたメモリセルのみを含む P型半導体領域 16 は、その他のメモリセルとは独立に電圧を印加することができる。よって、 P型半導体 領域 16に電圧が印加されたメモリセルを選択的に消去状態 2またはプログラム状態 2 とすることができる。これにより、多値を記憶するフラッシュメモリにおいて、メモリセル を構成するトランジスタの Vth制御を容易に行うことができる。
[0040] さらに、ソース 20 (N型ソース領域）は N型ゥエル領域 24 (N型半導体領域）上に設 けられている。これにより、ソース 20を隣接する P型半導体領域 16上のソース 20に連 続して形成することができる。よって、 NOR型フラッシュメモリにおいて、の多値を記 憶する際、メモリセルを構成するトランジスタの Vth制御を容易に行うことができる。
[0041] さらに、コントロールゲート 30には 4値以上の電荷状態をプログラムすることができ、 P 型半導体領域 16には、各電荷状態 (消去状態 1、消去状態 2、プログラム状態 1およ びプログラム状態 2)を設定する際に各々異なる電圧（9V、 0V、 4Vおよび 5V)が 印加される。これにより、多値を記憶するフラッシュメモリにおいて、メモリセルを構成 するトランジスタの Vth制御を容易に行うことができる。
[0042] さらに、 P型半導体領域 16は、トレンチ酸化膜 18(酸化シリコン膜)および N型ゥエル 領域 24 (N型半導体領域)で素子分離されている。 P型半導体領域 16間に、ソース 2 0を形成する領域は N型ゥエル領域 24で素子分離することで、 P型半導体領域 16の 周囲を確実に素子分離することができる。
[0043] さらに、電荷蓄積領域としてはフローティングゲート 30を含む。これにより、フローテ イングゲートを有するフラッシュメモリにおいて、メモリセルを構成するトランジスタの Vt h制御を容易に行うことができる。
[0044] また、実施例 1に係るフラッシュメモリの制御方法は、 P型半導体領域 16に第 1の電 圧 (0V)を印加し、フローティングゲート 30 (電荷蓄積領域）に電荷を書き込むステツ プと、 P型半導体領域 16に第 1の電圧より低い第 2の電圧（一 5V)を印加し、フローテ イングゲート 30に電荷を書き込むステップと、を有している。これにより、 Vth分布の 異なる 2つのプログラム状態を容易に得ることができる。 [0045] さらに、 P型半導体領域 16に第 3の電圧（9V)を印加し、フローティングゲート 30の 電荷を消去するステップと、 P型半導体領域 16に第 3の電圧より低い第 4の電圧 (4V )を印加し、フローティングゲート 30の電荷を消去するステップと、を有している。これ により、 Vth分布の異なる 2つの消去状態を容易に得ることができる。
[0046] さらに、第 1の電圧 (OV)と第 3の電圧（9V)の差（一 9V)と前記第 2の電圧（一 5V) と第 4の電圧 (4V)の差（一 9V)は実質的に同じである。これにより、消去状態 2およ びプログラム状態 2と消去状態 1とプログラム状態 1の Vth分布の間隔をほぼ同じにす ることがでさる。
[0047] さらに、第 4の電圧 (4V)は第 1の電圧 (0)と第 3の電圧（9V)との間の電圧とするこ とができる。これにより、消去状態 2の Vth分布を消去状態 1とプログラム状態 1の Vth の分布の間に設けることができる。
[0048] さらに、 P型半導体領域 16に第 5の電圧（OV)を印加し、フローティングゲート 32の 電荷状態を読み出すステップを有することができる。これにより、 4値のビットを 1つの メモリセルに記憶することができる。
[0049] さらに、第 5の電圧 (OV)は第 1の電圧 (OV)と実質的に同じとすることができる。これ により、印加する電圧の数を削減することができる。
実施例 2
[0050] 実施例 2は SONOS型フラッシュメモリの例である。図 8(a)な!、し図 8 (d)は実施例 に係るフラッシュメモリを示す図であり、図 8 (a)は上視図（第 2の配線層 50、第 2の層 間絶縁膜 46、第 1の層間絶縁膜 40および ONO膜 36は図示していない）、図 8 (b) は図 8 (a)の A— A断面図（P型半導体領域の長手方向断面）、図 8 (c)は図 8 (a)の B — B断面図（ワードラインの長手方向断面）、図 8 (d)は図 8 (a)の C— C断面図（ソー スの長手方向断面)である。なお、図 8 (b)および図 8 (c)では、第 2の配線層 50、第 2 の層間絶縁膜 46、第 1の配線層 44および第 1の層間絶縁膜 40は図示していない。
[0051] 実施例 2は、実施例 1に比べフローティングゲート 30、ワードライン 32およびトンネ ル酸ィ匕膜 34の構成が ONO膜 36およびワードライン 32に代わって 、る。それ以外の 構成は同じであり同じ符番を付し説明を省略する。図 8 (a)を参照に、 P型半導体領 域 16上に、熱酸化膜法で形成されたトンネル酸化膜 (酸化シリコン膜)、 CVD法で形 成されたトラップ層（窒化シリコン膜)および CVD法で形成されたトップ酸化膜 (酸ィ匕 シリコン膜）からなる ONO (Oxide/Nitride/Oxide)膜 36が形成されて!、る。ソース 20 とドレイン 22間の ONO膜上にコントロールゲートを兼ねるワードライン 32が設けられ ている。図 8 (c)を参照に、ワードライン 32下には、 ONO膜 36が P型半導体領域 16 間のトレンチ酸化膜 16上にも形成されている。図 8 (d)を参照に、ソース 20上には O NO膜 36が形成されて 、る。
[0052] このように、電荷蓄積領域としてフローティングゲートの代わりに ONO膜 36中のトラ ップ層を含むフラッシュメモリにおいても、実施例 1と同じ制御方法を用いることにより 本発明を適用でき、同様の効果を奏することができる。
実施例 3
[0053] 実施例 3は、コントロールゲートを電荷蓄積層とする NAND型フラッシュメモリの例 である。図 9(a)ないし図 9 (c)は実施例に係るフラッシュメモリを示す図であり、図 9 (a) は上視図（第 2の配線層 50、第 2の層間絶縁膜 46、第 1の層間絶縁膜 40、 ONO力 バー膜 35およびトンネル酸ィ匕膜 34は図示して 、な 、）、図 9 (b)は図 9 (a)の A— A 断面図（ワードラインの長手方向断面）、図 9 (c)は図 9 (a)の B— B断面図（P型半導 体領域の長手方向断面)。なお、図 9 (b)では、第 2の配線層 50、第 2の層間絶縁膜 46、第 1の配線層 44および第 1の層間絶縁膜 40は図示して ヽな ヽ
[0054] 図 9 (a)ないし図 9 (d)を参照に、シリコン半導体基板 12上に酸化シリコン層からな る絶縁層 14および P型半導体領域 16 (P型シリコン半導体領域)が設けられ、 SOI構 造を有している。図 9 (c)を参照に、 P型半導体領域 16は絶縁層 14まで達するトレン チ酸ィ匕膜 18で囲まれている。 P型半導体領域 16上には、ビットライン 26が形成され ている。ビットライン 26間がチャネルとなる領域である。チャネルとなる領域上にトンネ ル酸ィ匕膜 34を挟みフローティングゲート 30が設けられて 、る。フローティングゲート 3 0上には、 ONOカバー膜 35を挟みコントロールゲートを兼ねるワードライン 32が形成 されている。ワードライン 32を覆うように第 1の層間絶縁膜 40が形成され、その上に 第 1の配線層 44、第 2の層間絶縁膜 46および第 2の配線層 50が形成されている。第 1の配線層 44はコンタクトホール 42を介しビットライン 26に接続している。第 2の配線 層 50はコンタクトホール 48を介し P型半導体領域 16に接続している。 [0055] 図 9 (b)を参照に、ワードライン 32の長手方向に隣接する P型半導体領域 16間はト レンチ酸ィ匕膜 18で分離されている。このように、 P型半導体領域 16は図中点線で示 した Pの領域となり、側面をトレンチ酸ィ匕膜 18、底面を絶縁層 14で囲まれ、トレンチ 酸化膜 18により素子分離されている。各々の P型半導体領域 16には、各々別のコン タクトホール 48が形成され各々別の第 2の配線層 50が接続される。図 9 (b)を参照に 、P型半導体領域 16上にはトンネル酸ィ匕膜 34を挟みフローティングゲート 30が設け られ、フローティングゲート 30上には ONOカバー膜 35を挟みワードライン 32が形成 されて 、る。ワードライン 32は連続して設けられて 、る。
[0056] 実施例 3は、トレンチ酸ィ匕膜 18と絶縁層 14で囲まれた P型半導体領域 16に接続す るコンタクトホール 48および第 2の配線層 50を有する。そして、 P型半導体領域 16に 印加する電圧を変え、消去、書き込みを行う。これにより、 NAND型フラッシュメモリ においても、実施例 1と同様の効果を奏することができる。
[0057] 図 10は実施例 1ないし実施例 3に係るフラッシュメモリにおける Vthに対する各 Vth を有するメモリセルの個数を示した図である。図 10を参照に、消去状態 1の上限の V thとプログラム状態 1の下限の Vthの差を Vwindとする。消去状態 2の Vth分布の幅 を Vdisとする。このとき、 Vdisが Vwindより小さければ、 P型半導体領域 16の電圧 Vs ubを印加して消去することにより、消去状態 1の上限の Vthとプログラム状態 1の下限 の Vthの間に消去状態 2を設けることができる。よって、 4値の記憶が可能となる。
[0058] さらに、 Vwindに対し Vdisがより小さければ、消去状態 1の上限の Vthとプログラム 状態 1の下限の間に複数の消去状態を設けることができ、 4値より多いデータの記憶 が可能なフラッシュメモリを実現することができる。
[0059] 実施例 1な!ヽし実施例 3にお ヽては使用する SOI基板は部分空乏化して ヽる基板 であることが好ましい。部分空乏化していることにより、 P型半導体領域 16内の電位を 変化させることができるためである。また、 P型半導体領域 16に 3個または 4個のメモ リセルを含む場合を説明した。例えば、ビットラインに接続するメモリセルと同じ数とす ることができる。また、 P型半導体領域 16に 1つのメモリセルを含むようにもできる。こ の数が少なくなれば、書き込み、消去をより個別に行うことができるが、 P型半導体領 域 16に接続するコンタクトホール 48および第 2の配線層 50が多く必要になり、メモリ セル領域の面積が大きくなつてしまう。 P型半導体領域 16に含まれるメモリセルの数 は、これらを考慮し決めることが好ましい。
以上、本発明の好ましい実施例について詳述した力 本発明は係る特定の実施例 に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内に おいて、種々の変形 '変更が可能である。

Claims

請求の範囲
[1] 半導体基板上に設けられた絶縁層と、
該絶縁層上に設けられた P型半導体領域と、
該 P型半導体領域を囲み前記絶縁層まで達する素子分離領域と、
前記 P型半導体領域上に設けられた N型ソース領域および N型ドレイン領域と、 前記 N型ソース領域および N型ドレイン領域の間の前記 P型半導体領域上に設け られた電荷蓄積領域と、を具備し、
前記電荷蓄積領域には 4値以上の電荷状態をプログラムすることができ、 前記 P型半導体領域には、各電荷状態をプログラムする際に各々異なる電圧が印 加される半導体装置。
[2] 半導体基板上に設けられた絶縁層と、
該絶縁層上に設けられた P型半導体領域と、
該 P型半導体領域を囲み前記絶縁層まで達し、酸化シリコン領域および N型半導 体領域を含む素子分離領域と、
前記 P型半導体領域上に設けられた N型ドレイン領域と、
前記 P型半導体領域上および前記 N型半導体領域上に設けられた N型ソース領域 と、
前記 N型ソース領域および前記 N型ドレイン領域の間の前記 P型半導体領域上に 設けられた電荷蓄積領域と、を具備する半導体装置。
[3] 前記素子分離領域は酸化シリコン領域または N型半導体領域を含む請求項 1記 載の半導体装置。
[4] 前記電荷蓄積領域はフローティングゲートを含む請求項 1から 3の 、ずれか一項記 載の半導体装置。
[5] 前記電荷蓄積領域は ONO膜中のトラップ層を含む請求項 1から 3のいずれか一項 記載の半導体装置。
[6] 半導体基板上に設けられた絶縁層と、該絶縁層上に設けられた P型半導体領域と 、該 P型半導体領域を囲み前記絶縁層まで達する素子分離領域と、前記 P型半導体 領域上に設けられた N型ソース領域および N型ドレイン領域と、前記 N型ソース領域 および N型ドレイン領域の間の前記 P型半導体領域上に設けられた電荷蓄積領域と 、を具備する半導体装置の制御方法において、
前記 P型半導体領域に第 1の電圧を印加し、前記電荷蓄積領域に電荷を書き込む ステップと、
前記 P型半導体領域に第 1の電圧より低い第 2の電圧を印加し、前記電荷蓄積領 域に電荷を書き込むステップと、を有する半導体装置の制御方法。
[7] 前記 P型半導体領域に第 3の電圧を印加し、前記電荷蓄積領域の電荷を消去す るステップと、
前記 P型半導体領域に第 3の電圧より低 、第 4の電圧を印加し、前記電荷蓄積領 域の電荷を消去するステップと、を有する請求項 6記載の半導体装置の制御方法。
[8] 前記第 1の電圧と前記第 3の電圧の差と前記第 2の電圧と前記第 4の電圧の差は実 質的に同じである請求項 7記載の半導体装置。
[9] 前記第 4の電圧は前記第 1の電圧と前記第 3の電圧との間の電圧である請求項 8記 載の半導体装置の制御方法。
[10] 前記 P型半導体領域に第 5の電圧を印加し、前記電荷蓄積領域の電荷状態を読 み出すステップを有する請求項 6から 9のいずれか一項記載の半導体装置の制御方 法。
[11] 前記第 5の電圧は前記第 1の電圧と実質的に同じである請求項 10記載の半導体 装置の制御方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130056568A (ko) * 2011-11-22 2013-05-30 에스케이하이닉스 주식회사 반도체 소자 및 이의 제조 방법

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8025957B2 (en) 2007-05-09 2011-09-27 Ppg Industries Ohio, Inc. Vehicle transparency
JP2009194157A (ja) * 2008-02-14 2009-08-27 Oki Semiconductor Co Ltd 半導体装置の製造方法
KR20110023543A (ko) * 2009-08-31 2011-03-08 삼성테크윈 주식회사 비휘발성 메모리 소자
CN101866931A (zh) * 2010-05-19 2010-10-20 中国科学院微电子研究所 半导体结构及其形成方法
CN103646949B (zh) * 2013-11-29 2016-06-01 上海华力微电子有限公司 浮栅晶体管阵列及其制备方法
US9466731B2 (en) 2014-08-12 2016-10-11 Empire Technology Development Llc Dual channel memory
US9767895B1 (en) 2016-03-15 2017-09-19 Toshiba Memory Corporation Semiconductor memory device and controlling method thereof
CN109817625B (zh) * 2019-01-22 2021-05-07 上海华虹宏力半导体制造有限公司 一种字线多晶硅阻挡氧化层及其制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0774241A (ja) * 1993-09-03 1995-03-17 Fujitsu Ltd 半導体装置及びその製造方法
JPH08213573A (ja) * 1994-11-10 1996-08-20 Commiss Energ Atom 電気的消去が可能な不揮発性メモリを有するデバイスおよびその製造方法
JPH0974146A (ja) * 1995-09-04 1997-03-18 Sony Corp 不揮発性半導体記憶装置
JPH11220045A (ja) * 1997-12-06 1999-08-10 Samsung Electronics Co Ltd 不揮発性半導体メモリ及びその消去方法
JP2003318289A (ja) * 2002-04-22 2003-11-07 Sharp Corp 半導体記憶装置および半導体記憶装置の製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01120045A (ja) 1987-11-02 1989-05-12 Hitachi Ltd 半導体集積回路
JPH10228786A (ja) * 1997-02-17 1998-08-25 Mitsubishi Electric Corp 不揮発性半導体記憶装置及びその閾値制御方法
US5889302A (en) * 1997-04-21 1999-03-30 Advanced Micro Devices, Inc. Multilayer floating gate field effect transistor structure for use in integrated circuit devices

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0774241A (ja) * 1993-09-03 1995-03-17 Fujitsu Ltd 半導体装置及びその製造方法
JPH08213573A (ja) * 1994-11-10 1996-08-20 Commiss Energ Atom 電気的消去が可能な不揮発性メモリを有するデバイスおよびその製造方法
JPH0974146A (ja) * 1995-09-04 1997-03-18 Sony Corp 不揮発性半導体記憶装置
JPH11220045A (ja) * 1997-12-06 1999-08-10 Samsung Electronics Co Ltd 不揮発性半導体メモリ及びその消去方法
JP2003318289A (ja) * 2002-04-22 2003-11-07 Sharp Corp 半導体記憶装置および半導体記憶装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130056568A (ko) * 2011-11-22 2013-05-30 에스케이하이닉스 주식회사 반도체 소자 및 이의 제조 방법

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