KR100250687B1 - 트랜지스터 제조방법 - Google Patents
트랜지스터 제조방법 Download PDFInfo
- Publication number
- KR100250687B1 KR100250687B1 KR1019920027343A KR920027343A KR100250687B1 KR 100250687 B1 KR100250687 B1 KR 100250687B1 KR 1019920027343 A KR1019920027343 A KR 1019920027343A KR 920027343 A KR920027343 A KR 920027343A KR 100250687 B1 KR100250687 B1 KR 100250687B1
- Authority
- KR
- South Korea
- Prior art keywords
- amorphous silicon
- film
- forming
- semiconductor substrate
- junction region
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 23
- 239000004065 semiconductor Substances 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 239000010936 titanium Substances 0.000 claims abstract description 9
- 238000010438 heat treatment Methods 0.000 claims abstract description 8
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims abstract description 3
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 3
- 229910021341 titanium silicide Inorganic materials 0.000 claims abstract description 3
- 239000012535 impurity Substances 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims 1
- 229910008479 TiSi2 Inorganic materials 0.000 abstract 1
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 abstract 1
- 229910008484 TiSi Inorganic materials 0.000 description 7
- 229910052785 arsenic Inorganic materials 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32051—Deposition of metallic or metal-silicide layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 고집적 반도체 기억 소자에 적용할 수 있는 얕은 접합 및 금속 배선 형성 방법에 관한 것으로 확산원과 TiSi2형성을 위한 비정질 실리콘을 접합에 이용하는 트랜지스터 제조 방법에 관한 것으로, 게이트 산화막 및 게이트 전극을 형성하고 저온 산화막(1)을 1000Å정 두께로 증착하고 리소그라피 기술에 의하여 접합이 형성될 지역의 저온 산화막(1)을 식각하는 제1공정, 상기 제1공정 후 비정질 실리콘을 증착하고 이 위에 붕소(B)이나 비소(As) 이온을 이온 주입한 다음에 리소그라피 기술에 의하여 비정질 실리콘을 식각하여 선택적 티타늄(Ti)을 증착하는 제2공정, 상기 제2공정 후, 열처리를 하여 비정질 실리콘에 있는 B이나 As을 아래의 단결정 지역으로 확산시켜 얕은 접합(2)을 형성하고 티타늄(Ti)은 비정질 실리콘과 반응하여 양질의 금속배선인 TiSi2막(3)을 형성하
는 제3공정으로 이루어지는 것을 특징으로 한다.
Description
도1a 내지 도1d는 본 발명의 일실시예에 따른 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 저온 산화막 2 : 접합영역
3 : 비정질 실리콘막 4 : 필드 산화막
5 : 스페이서 산화막 6 : 게이트 산화막
7 : 게이트 전도막 8 : Ti막
9 : TiSi2막라이닝
본 발명은 고집적 반도체 기억 소자에 적용할 수 있는 얕은 접합영역 및 금속 배선 형성 방법에 관한 것으로 확산원과 TiSi2형성을 위한 비정질 실리콘을 접합에 이용하는 트랜지스터 제조 방법에 관한 것이다.
종래의 기술은 접합영역 형성을 위하여 이온 주입후 열처리를 함으로써 접합영역 깊이가 깊어지고 접합영역에 곧바로 Ti 증착 및 TiSi2형성은 접합영역의 손실을 가져오는 결점이 있다.
상기 문제점을 해결하기 위하여 안출된 본 발명은, 접합영역이 형성될 지역을 리소그라피 기술에 의하여 산화막을 식각후 비정질 실리콘을 증착하고 여기에 붕소(B)나 비소(As)를 이온 주입하고 비정질 실리콘 위에 Ti막을 증착하여 열처리를 함으로써 B이나 As은 단결정 지역으로 확산되어 얕은 접합영역이 형성되고 Ti은 비정질 실리콘과 방은하여 TiSi2을 형성하게 됨으로써 얕은 접합영역을 형성함과 동시에 접합영역의 손실없이 양질의 금속 배선이 TiSi2막을 형성할 수 있도록 한 트랜지스터 제조 방법을 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 워드라인이 형성되는 것에 의하여 노출된 반도체 기판 상부에 불순물이 도핑된 비정질 실리콘막을 형성하는 제1단계; 상기 비정질 실리콘막 상부에 티타늄막을 형성하는 제2단계; 및 상기 제2단계가 완료된 결과물 상부에 열처리 공정을 실시하는 것에 의하여 상기 노출된 반도체 기판에 접합 영역을 형성하는 동시에, 상기 비정질 실리콘막이 티타늄 실리사이드막으로 변형되는 제3단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도1a 내지 도1d는 본 발명에 의하여 제작된 트랜지스터의 단면도로서, 도면에서 1은 저온 산화막, 2는 접합영역, 3은 비정질 실리콘막, 4는 필드 산화막, 5는 스페이서 산화막을 각각 나타낸다.
우선 도1a와 같이 종래의 기술과 마찬가지로 게이트 산화막(6) 및 게이트 전도막(7)을 형성하고 저온 산화막(1)을 1000Å정도의 두께로 증착하고 리소그라피 기술에 의하여 접합영역(2)이 형성될 지역의 저온 산화막(1)을 식각하여 실리콘 기판을 노출시킨다.
도1b와 같이 비정질 실리콘막(3)을 증착하고 이러한 비정질 실리콘막(3)에 B이나 As 이온을 이온 주입한 다음에 리소그라피 기술에 의하여 비정질 실리콘막(3)을 패터닝하고, 다음으로 패터닝된 비정질 실리콘막(3)상에 선택적 Ti막(8)을 증착하여 도1c를 형성한다.
다음으로, 도1d와 같이, 1000℃의 온도에서 10초의 열처리 공정을 실시 하여 비정질 실리콘막(3)에 있는 B 이나 As을 아래의 실리콘기판으로 확산시켜 얕은 접합영역(2)을 형성하고 Ti막(8)은 비정질 실리콘막(3)과 반응하여 양질의 금속배선인 TiSi2막(9)을 형성한다.
따라서, 본 발명은 0.1㎛ 이하의 접합영역(2)을 형성할 수 있고 또한 양질의 금속 배선의 TiSi2막(9) 및 접합영역의 손실을 방지할 수 있는 효과가 있다.
Claims (4)
- 트랜지스터의 제조 방법에 있어서; 워드라인이 형성되는 것에 의하여 노출된 반도체 기판 상부에 불순물이 도핑된 비정질 실리콘막을 형성하는 제1단계;상기 비정질 실리콘막을 상부에 티타늄막을 형성하는 제2단계; 및 상기 제2단계가 완료된 결과물 상부에 열처리 공정을 실시하는 것에 의하여 상기 노출된 반도체 기판에 접합 영역을 형성하는 동시에, 상기 비정질 실리콘막이 티타늄 실리사이드막으로 변형되는 제3단계를 포함하여 이루어지는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 열처리 공정은 1000℃의 온도에서 10초동안 이루어지는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 제1단계는 상기 반도체 기판에 게이트 절연막 및 게이트 전도막을 형성한후 패터닝하여 워드라인을 형성하는 것에 의하여 상기 반도체 기판의 일부를 노출시키는 제4단계; 상기 제4단계가 완료된 결과물 상부에 절연막을 형성하는 제5단계; 상기 절연막을 식각하여 상기 노출된 반도체 기판을 재 노출시키는 제6단계; 상기 제6단계가 완료된 결과물 상부에 비정질 실리콘막을 형성하고, 상기 비정질 실리콘막에 불순물을 주입하는 제7단계; 상기 노출된 반도체 기판 상부에 비정질 실리콘막을 잔류시키는 제8단계를 포함하여 이루어지는 반도체 장치의 제조 방법.
- 제3항에 있어서, 상기 절연막을 1000Å의 산화막으로 형성하는 반도체 장치의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920027343A KR100250687B1 (ko) | 1992-12-31 | 1992-12-31 | 트랜지스터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920027343A KR100250687B1 (ko) | 1992-12-31 | 1992-12-31 | 트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940016931A KR940016931A (ko) | 1994-07-25 |
| KR100250687B1 true KR100250687B1 (ko) | 2000-04-01 |
Family
ID=19348507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920027343A KR100250687B1 (ko) | 1992-12-31 | 1992-12-31 | 트랜지스터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100250687B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9245967B2 (en) | 2009-10-14 | 2016-01-26 | Samsung Electronics Co., Ltd. | Semiconductor device including metal silicide layer and method for manufacturing the same |
-
1992
- 1992-12-31 KR KR1019920027343A patent/KR100250687B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9245967B2 (en) | 2009-10-14 | 2016-01-26 | Samsung Electronics Co., Ltd. | Semiconductor device including metal silicide layer and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940016931A (ko) | 1994-07-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3688734B2 (ja) | 集積回路の一部を製造する方法及びその構成体 | |
| JPH0653168A (ja) | チタニウムシリサイドコンタクト製造方法 | |
| EP0459398B1 (en) | Manufacturing method of a channel in MOS semiconductor devices | |
| JP3184806B2 (ja) | 半導体装置の製造方法 | |
| JP2868359B2 (ja) | 半導体装置の製造方法 | |
| KR100250687B1 (ko) | 트랜지스터 제조방법 | |
| US6143669A (en) | Method of growing gate oxides | |
| JPS6360549B2 (ko) | ||
| JPH0466379B2 (ko) | ||
| KR100187680B1 (ko) | 반도체 소자의 제조방법 | |
| JPH0831601B2 (ja) | 半導体装置の製造方法 | |
| KR0167667B1 (ko) | 반도체 제조방법 | |
| KR950008259B1 (ko) | 반도체 소자의 엘디디(ldd) 제조 방법 | |
| KR100649817B1 (ko) | 반도체소자의 제조방법 | |
| GB2159662A (en) | Forming diffused junctions | |
| KR100479886B1 (ko) | 넌 살리사이드 트랜지스터 제조 방법 | |
| JP3275384B2 (ja) | 薄膜トランジスタの製造方法 | |
| KR970006255B1 (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| KR930003272B1 (ko) | 초박막 트랜지스터의 제조방법 | |
| KR100192474B1 (ko) | 모스 트랜지스터 제조방법 | |
| KR100274341B1 (ko) | 반도체소자의제조방법 | |
| KR0137808B1 (ko) | 이중 게이트 전극 구조를 가진 상보형 트랜지스터 제조 방법 | |
| KR100324927B1 (ko) | 저도핑드레인구조의박막트랜지스터제조방법 | |
| KR950005487B1 (ko) | 박막트랜지스터 및 그 제조방법 | |
| KR100232900B1 (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20101224 Year of fee payment: 12 |
|
| LAPS | Lapse due to unpaid annual fee |