CN1098221A - 带有存储单元结构的非易失性半导体存储器 - Google Patents

Abstract

公开了一种带有单位存储单元结构适用于高速 操作和低电源电压的非易失性半导体存储器。该存 储器包括其一端与相应位线相连的开关电路。该开 关电路只在属于该开关电路的条被选择时才发送信 号。带有与第一有源区不同浓度的第二有源区组成 不同晶体管的源和漏区，第二有源区在存储条和位线 被连接的位线接触区的衬底接触区处形成。第二有 源区的杂质浓度低于第一有源区的杂质浓度。

Description

本发明涉及带有与非逻缉存储单元结构的非易失性半导体存储器，更具体地涉及适于高速运行和低电源电压的带有单位存储单元结构（unit  cell  structure）高度集成的非易失性半导体存储器。

例如EEPROM（电可擦可编程只读存储器）或MROM（掩模（Mask）只读存储器）的非易失性半导体存储器带有“与非”逻辑存储器有储单元结构，以降低功率消耗和改进高集成度。一个单位与非存储单元构成一个存储器条（memory  string），而在芯片行和列方向上有矩阵形式的多个单位与非存储单元。由于存储器件的高集成度，存储器条之间的间隔变得更窄，因此功能实现是设计规则中的障碍。另外，各条的位线之间的间变得微小而位线的线宽度显著变窄。这些现象使位线之间易产生耦合电容并增大了位线电阻，结果使通过位线的信号传输效率变坏。因此，很难制造有高速运行并有改进的运行特征的低电源电压更高度集成的非易失性半导体存储器件产品。

图1示出了典型“与非”逻辑结构的存储器存储单元。两个存储器条连接到一个位线BL上和每个存储器条包含由条选择信号SSL1，SSL2控制的两个第选择晶体管和由字线WL1-WLn控制的存储器晶体管。每个存储器条中串联到位线接触部分10的两个条选择晶体管包括一个增强型晶体管2和一个耗尽型晶体管12，用以根据条选择信号SSL1，SSL2选择一个存储器条。所有存储器晶体管都由增强型晶体管制成。在读出数据期间，如果选择了第一条的存储器晶体管6，则将读出数据加到位线BL上。电源电压VCC和地电压OV分别加到第一和第二选择信号SSL1和SSL2。地电压OV加到安线WL1和电源电压VCC加到所有其它字线WL2...WLn，因此，读出了存储器晶体管6中保存的数据。

另一方面，这种典型“与非”存储器单元有以下将描述的缺点。假设一个单位条中的存储器晶体管的数目是8并设计了16兆位（兆＝2²⁰）的半导体存储器，则存储单元阵列的结构可有例如1K×16K（K＝2¹⁰），2K×8K，或4K×4K的布局。如果考虑到信号传输采用2K×8K的布局，1K单元条被串联连到一条位线上。这样芯片中的每条位线的负载都显著增加，导致信号传输延迟或在低电压下的故障。此外，对于与位线负载有关的电容，有衬底与金属制成的位线之间产生的电容，形成字线的多晶硅层与多晶硅层上形成的金属线之间的电容，金属线之间的线间电容等。另外还有用于离位线最近的存储器晶体管的增强型晶体管的漏极重叠电容。为获得64M，256M位级或更高位级的更高度集成的非易失性半导体电路，其中存储单元的集成度增加而电源电压降低都应克服这些问题。

由位线接触部分产生的接点电容还会产生与位线负载有关的问题。图2示出图1的位线接触部分10的截面视图。标号22标记由金属制成的并用作连接装置的位线，24为与位线接触的N⁺有源区，26为用作晶体管漏极和源极区的N⁺有源区，和32A至32D显多晶硅制成的并用作芯片内连接装置的诸晶体管的栅极。图2的结构特点在于除了N⁺有源区26用作晶体管的漏极和源极区外，还在位线接触部分形成N⁺有源区24，以增强载流子的迁移率。因此N⁺有源区24的接点电容是根据N⁺有源区24的杂质浓度而形成的。这样接点电容存在于芯片内大量的位线接触部分，结果导致信号传输的延迟。如果栅极32C电耗尽型晶体管的控制端和32D是增强型晶体管的控制端，则在等待操作或数据存取操作期间，由于电压OV作为控制由电压加到增强型晶体管（如虚线圆36所示）而存在叠加电容。结果，由于位线负载电容（Ioading  capacitarce），在64M位或更高位甚大规模半导体存储器中，在数据有取操作期间，高速运行受阻并在读出数据期间在低电源电压下产生严重的操作错误。

因此，本发明的一个目的是提供一种改进了低电源电压下自适应能力的带有存储单元结构的非易失性半导体存储器。

本发明的另一目的是提供一种能够在读操作期间进行高速存数操作的非易失性半导体存储器。

本发明的另一目的是提供一种把位线负载问题减至最小的带存储单元结构的非易失性半导体存储器。

本发明的另一目的是提供这样一种非易失性半导体存储器，即可高速地进行数据存取并通过排除位线负载问题而改进低电源电压下的运行特性。

本发明的另一目的是提供一种带存储单元结构的非易失性导体存储器，它排除了存储单元与位线接触部分之间产生的接点电容问题。

本发明的另一目的是提供一种带有存储单元结构的非易失性半导体存储器，它克服了离存储单元连接到位线的区域最近的增强型晶体管的叠加电容问题。

本发明的另一目的是提供一种带有存储单元结构的非易性半导体存储器，它克服了存储单元集成度增加时的位线负载电容问题。

根据本发明的一个方面，非易失性半导体存储器包括：带有第一导电类型的半导体衬底，在半导体衬底的表面上形成的阱区（Well  region），在阱区形成的多个存储器条，和在半导体衬底上并行地形成的多根位线。

每个存储器条最好包括开关装置，该开关装置的一端从位线外与相应位线相连。只有在开关装置所属的条被选择时，该开关装置才发送信号。

与组成不同晶体管的源和漏区的第一有源区的浓度不同的第二有源区在位线接触区的衬底接触部分形成，在位线接触区存储器条与位线相连。

第二有源区的离子植入浓度低于第一有源区。

以下参考举例说明的附图更详细地说明本发明，在所有附图中相同数字和符号用于标示相同元件。

图1是说明根据先有技术的非易性半导体存储器的单位存储单元结构的电路图;

图2是图1的位线接触区的截面视图;

图3是说明根据本发明用于抑制位线负载的单位存储单元结构的一个实施例的电路图;

图4是提供图了所示的行选择信号，块选择信号和字线信号的行解码器的电路图;

图5A是说明根据本发明用于抑制位线负载的整个存储单元结构的另一实施例的截面视图;

图5B是图5A的平面视图;

图6A是说明根据本发明用于抑制位线负载的整个存储单元结构的另一实施例的载面视图;和

图6B是图6A的平面视图。

在以下的指述中，例如作为开关装置的块选择晶体管，位线接触区和存储单元的尺寸，存储单元栅极膜的厚度，位线接触区的有源区的厚度等细节是为了更好地理解本发明的而给出的。但是很明显，对于本领域的技术人员，本发明可在没有这些细节的情况下实现。

所谓条选择晶体管是由个增强型晶体管或耗尽型晶体管完成，并允许包含用于存储数据的特定存储晶体管的的条。否则该条被禁止和条选择晶体管被条选择信号所允许。“块选择晶体管”一词是指包含在每个存储条中并位于条选择晶体管和位线接触区之间以抑制位线电容器的开关装置。

现参考图3，两个存储条连接到一条位线B1上。考虑到芯片的集成度和信号传输速度等可改变连接到一条位线上存储条的数目。有与芯片的集成度成比例的矩阵形式的多个单位存储单元。一个存储条包含通过其漏极串联连接到位线并由块选择信号BSL控制的块选择晶体42（或52），由其沟道串联连接到块选择晶体管42（或52）的源极并由条选择信号SSL1和SSL2控制的条选择晶体管44和46（或54和56），和存储晶体管48…50（或58…60），经它们的沟道串联连接在条选择晶体管46（或56）和电源线62之间，电源电压GND加在电源线62上。有储晶体管48…50（或58…60）有连接到字线WL1…WLn上控制端。块选择晶体管42或52由一个增强型晶体管制成。条选择晶体管44和46（或54和56）由一个增强型晶体管制成。条选择晶体管44和46（或54和56）由一个增强型晶体管和一个耗尽型晶体管组成。存储晶体管的数目由2ⁿ（n＝1，2，3…）确定。

图4说明用于提供示于图3的条选择信号SSL1，SSL2，块选择信号BSL和字线信号WL1-WLn的行解码器。图4的电路在韩国专利申请1991-6569。（申请日1993年4月24日，已转让给本发明的同一受让人）中公开。示于图4的行码器存在于有储单元阵列的每行中并且在同一行的存储条由相同行解码器允许。信号P1，Q1和R1是行地址的解码信号，这些信号是内部信号形成，和输入信号SS1，SS2，S1…Sn是从预解码器（未示出）产生的。该电路结构和预解码器的寻址过程公开于韩国专利申请1991-20209（申请日1992年10月30日，申请人为本发明的同一申请人）。如果预解码器的输出信号加到图4的行解码器上和由外部地址混合产生的解码信号P1，Q1和R1加到或非门70上。则块选择信号SBL和条选择信号SSL1和SSL2和字线WL1…WLn通过对信号P1，Q1和R1进行解码而加以选择。在选择操作期间，条选择信号设置为逻缉“高”和字线信号被设置为逻缉“低”，因而选择一给定存储器单元。除了输入信号P1，Q1和R1都为逻缉“低”的情况以外，或非门70产生逻缉“低”。因此，块选择信号BSL相应地操作或非门70的输出。即，除了任何条内的存储单元被选择的情况以外，块选择信号BSL总被置为逻缉“低”，因此不导通块选择晶体管，构成未选择条。

再参考图3和4，行解码器根据从外部加入的地址信号的状态而操作，并因此，块选择信号BSL被选择，相应于被选择块的选择信号BSL被置为电源电压VCC电平的逻缉“高”和相应于未选块的块选择信号BSL被置为地电压VSS电平的逻缉“低”。在任何存储晶体管的选择操作期间，加到块选择信号，条选择信号和字线上的电压可概括为下表1所示。表1示出第一条的存储晶体管48或第二条的晶体管58被选择时，和未选择任何条时的情况下。其它存储晶体管的选择过程以相同方式实现。

表1

第一条    第二条    第三条

被选择时    被选择时    任何条时

位线BL    读电压    读电压    读电压

块选择信号BSL    VCC    VCC    0

条选择信号SSL1    VCC    0    0

条选择信号SSL2    0    VCC    0

字线WL1    0    0    VCC

字线WL2...WLn    VCC    VCC    VCC

为观察位线负载，可假设芯片的集成度的16兆位和存储单元阵列结构为2K×8K。由于块选择晶体管42或52位于组成条选择晶体管的耗尽型晶体管与位线之间，不产生耗尽型晶体管与位线接触区40之间的点电容。即，由于地电压0伏加到由增强型晶体管构成的块晶体管的栅极，存储晶体管48或58的每个有源区从位线接触区40断开。此外，未导通状态的块选择晶体管42或52位于位线接触区40与耗尽型晶体管之间，从而防止了耗尽型晶体管的栅极电容的产生。因此，与传统有储单元相比，显著减小了位线负载。假设存储单元尺寸W/L＝1.0/1.0[μm]，栅极氧化膜的厚度为160A，形成位线的金属层之间的间隔为1.0μm，有源区之间的间隔为1.0μm，和连接到一条位线的存储条的数目为1K，则电容如下表2所示。

表2

传统存储单元结构    本发明存储单元结构

金属线电容    a    a

接点电容    b+2.56    b

栅极电容    2.21    0

总和    a+b+4.77    a+b

单位：皮法（微微法拉：微微＝10^-12）

如表2所示，在带有2K×8K的存储单元阵列结构的16兆位非易失性半导体存储器中，减小了4.77pf的位线负载。如果这种存储单元结构应用到64兆位，256兆位或更大规模的半导体存储器中，则效果显著增加，因此，可获得具有高速数据存取操作和对低电源电压有很好适应能力的存储单元结构。

图5A和6A分别示出用于抑制位线负载的单位存储单元结构。示于图5A和6A的实施例是为了通过抑制衬底上位线接触区所产生的接点电容而减少位线负载。即使该结构应用于图1的电路中，可显著减小接点电容。如果该结构应用于根据本发明的图3中的电路，则除了块选择晶体管引起的影响外，还抑制了接点电容。结果，位线负载被显著抑制。

参考图5A，衬底上的位线接触区是N^-层。图5B是图5A的平面图。图5A中，衬底118上位线接触区的有源区114由N^-层制成。典型地，N⁺层有10¹⁵至10¹⁷离子/cm³的剂量，而N^-层有10¹⁰至10¹⁵离子/cm³的剂量。因此，在有比N⁺层更低浓度的N^-层中，电容的产生明显较小，与它与N⁺层的杂质浓度的差有关。因此，在有源区的N^-层114和位线112之间产生的接点电容被显著抑制。为获得图5A的结构，如在本领域所熟知的，杂质被植入除使用掩模的N⁺有源区以外的N^-有源区，之后通过使用另一个掩模将杂质植入N⁺有源区。N^-有源区可通过相反过程而形成。N^-层114的杂质最好约为10¹²离子/cm³。很自然，大于N^-有源区114的杂质应植入N⁺有源区112，N⁺有源区用作靠近位线接触区在存储晶体的有源区。

从图5A结构所获得的接点电容的减少可从以下描述中更为清楚。

参考图6A，衬底上的位线接触区是一个N^-层和一个N⁺层。图6B是图6A的平面图。在图6A中，与位线112相连的有源区是由N⁺有源区126组成。而N^-有源区124围绕N⁺有源区126形成。图1中，位线接触区的有源区延伸至相邻浮动栅极底部，而图6A中，N⁺有源区126只在位线接触孔处于形成和N^-有源区124在相邻浮动栅极的底部以上形成。图6A的结构从图6B中看得很清楚，图6B示出在位线接触孔处形成的N⁺有源区和在相邻多晶层处形成的N^-有源区。最好N^-有源区124的层厚为0.1μm，和N⁺有源区126的层厚是N^-有源区124的两或三倍。

以下详述图5A和6A的接点电容的减少。在与存储器存储单元有关的设计规则中，假设有源区的宽度和间隔是1.0μm，位线接触孔的宽度为1×1μm。如果存储单元阵列的结构为2K×8K和在其中形成一个位线接触区的电容的截面为3×3μm，则图1和2的接点容为3.22pf和图5A的电容为1.61pf。此外，图6A的接点电容是1.76pf。因此，根据本发明的结构中的接点电容比传统结构中的电容减少了大约一半之多。同时，当使用P-型衬底时可获得这一结果并且根据衬底的导电类型可有不同结果。

即使将示于图5A和6A的结构应用于传统存储单元结构时，也可获得相同效果，并且，如果将它应用于图3所示的存储单元结构，位线负载问题被显著抑制了。

图3的块选择晶体管应由能够进行完全非导通操作的开关装置来实施。图4所示的行解码器可由其它改进型行解码器来代替。最好图5A的N⁺有源区的截面积考虑到相同芯片的集成度而适当完成。

如上所述，存储条与位线之间的连接引起的电容被抵制，同时，由作为条选择装置的耗尽型晶体管引起的栅极电容通过包含连接到存储条的位线接触区的块选择晶体管和提供在位线接触区形成N^-有源区的存储单元结构而不再产生。因此，可获得将位线负载问题减为最小的非易失性半导体存储器。特别是，易于获得带有对低电源电压有很好适应能力和高速数据存取操作的存储单元结构，并改进了非易失性半导体存储器的高度集成。而且获得了更可靠的非易失性半导体存储器。

在已示出和描述了本发明的最佳实施例的同时，本领域的技术人员应理解，在不脱离由所附权利要求书所定义的本发明的范围和实质的情况下，可能作出形式和细节方面的前述和其它种种变动。

Claims (11)

1、一种带有与非逻缉结构的单位存储单元结构的非易失性半导体存储器，该存储单元结构由被连接在位线接触区和电源线之间的条选择晶体管和存储器晶体管形成，所述非易失性半导体存储器包括：

带有在所述位线接触区与所述条选择晶体管之间串联连接的通沟的开关装置，所述开关装置接收块选择信号并在条被选择时进行导通操作。

2、如权利要求1所述的非易失性半导体存储器，其特征在于所述块选择信号由用于选择所述条的行地址的混合而产生。

3、如权利要求1所述的非易失性半导体存储器，其特征在于所述开关装置包括一个增强型晶体管。

4、一种非易失性半导体存储器包括：

带有第一导电类型的衬底;

在所述衬底的主表面上形成的并用作存储晶体管的源和漏区的第一有源区，所述第一有源区带有第二导电类型;

在所述衬底上并行形成的并连接到所述衬底的任何区以存取给定存储晶体管的数据的位线;和

在所述衬底的主表面上形成并与所述位线相连的第二有源区，所述第二有源区具有第三导电类型并有低于所述第一有源区的杂质。

5、如权利要求4所述的非失性半导体存储器，其特征在于所述第二导电类型的所述第一有源区是一个N⁺有源区，所述第三导电类型的所述第二有源区是一个N^-有源区。

6、一种非易失性半导体存储器包括：

有第一导电类型的衬底;

在所述衬底的主表面上形成的并用作存储晶体管的源和漏区的第一有源区，所述第一有源区有第二导电类型;

在所述衬底上并行形成的并穿过接触孔连接到所述衬底上的任何区以存取给定存储晶体管的数据的位线;

在所述衬底的主表面上形成并在其上形成所述位线的所述接触孔的第二有源区，所述第二有源区有第二导电类型;和

在所述第二有源区周围延伸并在所述第一有源区周围的最上边形成的第三有源区，所述第三有区有第三导电类型并有低于所述第一有源区的杂质。

7、如权利要求6所述的非易失性半导体存储器，其特征在于所述第二导电类型的所述第一有源区是N⁺有源区，和所述第三导电类型的所述第三有源区是N^-有源区。

8、一种非易失性半导体存储器，它包含有第一导电类型的衬底;在所述衬底的主表面上形成的并用作存储晶体管的源和漏区的第二导电类型的第一有源区;在所述衬底上并行形成的并连接到所述衬底的任何区以存取给定存储晶体管的数据的位线，和由被连接在位线接触区和电源线之间的条选择晶体管和存储晶体管形成的与非逻辑结构的单位存储单元结构;所述非易失性半导体存储器包括：

带有在所述位线接触区与所述条选择晶体管之间串联连接的沟道的开关装置，所述开关装置接收块选择信号并在条被选择时进行导通操作;和

在所述衬底的主表面上形成的与所述位线相连并延伸至所述开关装置的最上边的第二有源区;所述第二有源区有第三导电类型并有比所述第一有源区低的杂质。

9、如权利要求8所述的非易失性半导体储器，其特征在于所述块选择信号由用于选择所述条的行地址的混合而产生。

10、如权利要求9所述的非易失性半导体存储器，其特征在于所述开关装置包括一个增强型晶体管。

11、如权利要求8所述的非易失性半导体存储器，其特征在于所述第三导电类型的所述第二有源区是一个N^-有源区。

Images