DE69320733T2

DE69320733T2 - Speichermatrix mit segmentierten Spalten

Info

Publication number: DE69320733T2
Application number: DE69320733T
Authority: DE
Inventors: Eliyahou Los Gatos California 95120 Harari; Sanjay Milpitas California 95035 Mehrotra
Original assignee: SanDisk Corp
Current assignee: SanDisk Corp
Priority date: 1992-07-24
Filing date: 1993-06-25
Publication date: 1999-03-25
Anticipated expiration: 2013-06-26
Also published as: DE69320733D1; EP0580467A3; EP0580467B1; JPH06181298A; US5315541A; JP3744551B2; EP0580467A2

Description

Hintergrund der Erfindung

Diese Erfindung bezieht sich auf integrierte Halbleiterschaltungsvorrichtungen (IC) und insbesondere auf Speichermatrizes.
Festkörper-IC-Speichervorrichtungen bestehen normalerweise aus einer zweidimensionalen Matrix von Zellen. Jede Zelle ist ein Transistor, der mindestens eine Source-Elektrode, eine Drain-Elektrode und eine Steuerelektrode hat. Das Leiten des Stroms von der Drain- zur Source- Elektrode hängt von der an die Steuerelektrode angelegten Spannung ab. Es ist ein "0"-Zustand oder ein "1 "-Zustand möglich, je nach dem, ob der Transistor leitend oder nichtleitend ist. Auf diese Weise wirkt der Transistor als binäre Speichervorrichtung.
In einem elektrisch programmierbaren Festwertspeicher (EPROM) hat jeder der Transistoren außerdem eine nicht fest angeschlossene Steuerelektrode zum Speichern von Ladung. Elektrisch löschbare Festwertspeicher (EEPROM) und Flash-EEPROM-Vorrichtungen können auch zusätzlich zur Steuerelektrode ein Löschgate haben. Während des Programmierens machen es die an die Steuerelektrode und an die Drain-Elektrode angelegten Spannungen möglich, heiße Elektronen in die nicht fest angeschlossene Steuerelektrode zu injizieren. Während des Löschens können durch das Anlegen von Spannung an das Löschgate Elektronen von der nicht fest angeschlossenen Steuerelektrode entfernt werden. Zu jedem beliebigen Zeitpunkt wird der Schwellenpegel der Leitung des Transistors vom Saldo der in der nicht fest angeschlossenen Steuerelektrode gefangenen Ladung bestimmt. Auf diese Weise sind zwei oder mehr Leitzustände an jeder Zelle programmierbar oder löschbar. Da die Tendenz besteht, daß die programmierte Ladung an der nicht fest angeschlossenen Steuerelektrode zurückbehalten wird, sind EPROM-, EEPROM- und Flash-EEPROM-Vorrichtungen "nichtflüchtige" Speicher.
In einer zweidimensionalen Matrix sind die die Zellen bildenden Transistoren in Reihen und Spalten angeordnet. Ein X-Y-Adressiersystem wird von einer Serie von Wortleitungen parallel zu den Reihen und einer Serie von Bitleitungen parallel zu den Spalten bewirkt. Eine Wortleitung verbindet die Gates aller Transistoren in einer Reihe. Eine Bitleitung stellt entweder zu den Source-Elektroden oder zu den Drain-Elektroden aller Transistoren in einer Spalte die Verbindung her.
Es werden zwei übliche Bitleitungsanordnungen verwendet. Bei einer Art von Anordnung sind die Source-Elektroden aller Transistoren in der Matrix geerdet. In jeder Spalte sind nur die Drain- Elektroden aller Transistoren an eine Bitleitung angeknüpft. Bei einer anderen Art von Anordnung, die als System mit "virtueller Masse" bekannt ist, sind die Transistoren längs jeder Reihe über ihre Source- und Drain-Elektroden miteinander verkettet. In jeder Transistorenspalte gibt es zwei Bitleitungen. Eine der Bitleitungen ist eine Sourceleitung, die alle Source-Elektroden miteinander verknüpft. Die andere Bitleitung ist eine Drainleitung, die alle Drain-Elektroden miteinander verknüpft. Die Sourceleitung und die Drainleitung einer Spalte ist jeweils auch die Drainleitung der links davon liegenden Spalte und die Sourceleitung der rechts davon liegenden Spalte. Auf diese Weise vermeidet man die Notwendigkeit, pro Spalte eine eigens zugeordnete Sourceleitung zu haben. Durch Anlegen entsprechender Spannungen an die Wortleitung und die daran angeschlossenen Bitleitungen kann jede Speicherzelle in der Matrix programmiert oder gelesen werden. Insbesondere kann der Zustand einer adressierten Speicherzelle durch Abtasten des durch ihre Source- und Drain-Elektroden fließenden Stroms mittels der an sie angeschlossenen Bitleitungen bestimmt werden. Um die von den Source- und Drain-Bitleitungen eingenommene Fläche zu verkleinern, können diese als eingebettete Diffusionsbitleitungen verwirklicht sein.
In dem Maß, in dem größere und dichtere Speichermatrizes hergestellt werden, erhalten verschiedene Erwägungen hinsichtlich der Auslegung größeres Gewicht. Das erste Problem besteht darin, daß der Reihenwiderstand der eingebetteten Diffusionsbitleitungen der Source- oder Drain-Elektroden mit der Zahl der Zellen in einer Spalte zunimmt. Die eingebetteten Diffusionsbitleitungen sind meistens dotierte Siliziumdiffusionen und haben normalerweise einen Widerstand von etwa 50 Ω pro Zelle, Für eine Spalte mit 1024 Zellen kann sich dies auf eine Differenz von 50 KΩ Widerstand längs einer Bitleitung summieren.
Ein ähnliches Problem gibt es mit der Kapazität der Bitleitung, die gleichfalls mit der Zahl der Zellen in der Spalte zunimmt. Der Anstieg des Widerstands und der Kapazität führt zu einer größeren RC-Zeitkonstante für die Abtastschaltung und folglich zu einem langsameren Lesezyklus. Ferner hat die höhere Bitleitungskapazität eine langsamere Vorladung (in Fällen, in denen die Auslegung unter Umständen eine Vorladung der Spalten vor dem Lesen erforderlich macht) und höhere Stromspitze zum Laden/Entladen von Bitleitungen während des Lesens zur Folge.
Eine Möglichkeit, wie der Bitleitungsreihenwiderstand verringert werden kann, besteht in der Parallelschaltung der eingebetteten Diffusionsbitleitungen mit Metalleitungen von geringerem spezifischem Widerstand, wie in EP-A-0 461 764 offenbart. Typischerweise sind den Bitleitungen Aluminiumstreifen überlegt, die aber insgesamt durch eine dazwischenliegende dielektrische Schicht ihnen gegenüber isoliert sind. Eine Serie von Metallkontakten (Durchgangskontakte) in Intervallen längs einer eingebetteten Diffusionsbitleitung stellt Kontakt mit einem entsprechenden Metallstreifen her. Bei Hochgeschwindigkeitsspeichern, wie statischen RAM, dynamischen RAM, ROM, EPROM, EEPROM oder Flash-EEPROM brauchen die Intervalle nur einen Kontakt pro jeweils zwei Zellen zu betragen.
Auch wenn das Parallelschalten mit Metalleitungen dazu beiträgt, den Bitleitungswiderstand zu reduzieren, werden durch die Metallisierung und die Kontakte deren eigene Probleme mitgebracht. Bei hochdichter Integration besteht die zunehmende Gefahr von Kurzschlüssen zwischen Metallstreifen aufgrund ihres schmalen Abstandes und wegen nicht perfekter Kontakte, wodurch die Leistung beeinträchtigt werden kann. Beim gegenwärtigen Stand der Technologie ist der Mittenabstand (Leitungsbreite plus Abstand) der Metalleitungen auf etwa 1,5 um begrenzt.
Es ist bekannt, daß eine Möglichkeit, den Reihenwiderstand und die Kapazität von Bitleitungen zu steuern, darin besteht, die Spalten und damit die Bitleitungen in kürzere Segmente aufzutei len. Ein Beispiel dafür ist in einer Konferenzveröffentlichung mit dem Titel "A 16 Mb DRAM With An Open Bit-Line Architecture", von M. Inoue et al., veröffentlicht in ISSCC, 19. Februar, 1988 beschrieben. Die Veröffentlichung zeigt eine 16 Mb DRAM-Matrix, die in Segmente von jeweils 256 Wortleitungen segmentiert ist. Ein spezifischer Abtastverstärker ist mit jeder segmentierten Bitleitung an einem Ende und mit einer globalen Bitleitung am anderen Ende über einen Ansteuertransistor verbunden. Die Autoren zeigen, daß bei herkömmlicher offener Bitleitungs-Architektur die Gesamtpackungsdichte eines 16 MB DRAM nicht verbessert werden kann, weil die maßstäbliche Veränderung der Zellgröße durch den im Layout festgelegten Mittenabstand der Abtastverstärker begrenzt ist. Um diese Schwierigkeit zu überwinden, ordnen die Autoren die Abtastverstärker für einander benachbarte Bitleitungen abwechselnd oben und unten im Segment an. Damit kann jeder Abtastverstärker den doppelten Spaltenabstand einnehmen. Allerdings hat die Architektur den Nachteil, daß sie mit mehrfachen Abtastverstärkern arbeitet; für jedes Segment wird ein Satz benutzt. Die Mittenabstände der Metalleitungen und der Ansteuertransistoren bleiben die gleichen wie die der Bitleitungen.
In einer weiteren Konferenzveröffentlichung mit dem Titel "16 Mb ROM Design using Bank Select Architecture", von M. Okada et al., veröffentlicht in IEEE Symposium on VLSI Circuits, Tokio, August 1988, S. 85 ist eine in Segmente unterteilte Matrix gleichfalls verwendet, um den Bitleitungsreihenwiderstand zu verringern. Der ROM ist in 256 Bereiche unterteilt. Jeder Bereich ist im wesentlichen eine in Segmente unterteilte Spalte aus 16 Wortleitungen. Für die gesamte Matrix wird nur ein Satz Abtastverstärker benutzt, und dieser wird mit Hilfe von Aluminiumleitungen wahlweise auf gerade oder ungerade Spalten geschaltet. Mit Hilfe von Bereichsansteuertransistoren an allen vier Enden, oben und unten am Segment, ist das Paar segmentierter Bitleitungen in jeder Spalte mit einem Paar Aluminiumleitungen verbindbar. Die Aluminiumleitungen verlaufen im Zickzack in Spaltenrichtung zwischen geraden und ungeraden einander benachbarten Spalten und wechseln in der Mitte jedes Segments. Diese Architektur ist so gewählt, daß der Mittenabstand der Aluminiumleitungen doppelt so groß ist wie der der Bitleitungen. Infolgedessen können die Aluminiumleitungen weiter auseinander liegen, was die Möglichkeit von Kurzschlüssen herabsetzt. Von Nachteil ist es jedoch, daß der Mittenabstand der Ansteuertransistoren der gleiche bleibt wie der der Bitleitung und deshalb die letztendliche Größe und damit die Konduktanz der Ansteuertransistoren begrenzt. Darüber hinaus ist die Kapazität der Bitleitung nicht optimal reduziert, weil die Bereichsauswahl so getroffen ist, daß bei Wahl einer Spalte deren Sourceleitung und Drainleitung jeweils mit der Sourceleitung der links benachbarten Spalte und der Drainleitung der rechts benachbarten Spalte kurzgeschlossen wird. Die ausgewählten Bitleitungen werden deshalb mit der Kapazität anderer Bitleitungen gekoppelt, die nicht ausgewählt sind.
Die vorstehend genannte Architektur eignet sich zwar für maskenprogrammierte ROM oder DRAM, ist aber für programmierbare Speicher, wie EPROM- oder Flash-EEPROM-Vorrichtungen nicht anwendbar. Diese Vorrichtungen sind elektrisch programmierbar und erfordern zum Programmieren einen viel stärkeren Drain-Source-Strom (etwa eine oder zwei Größenordnungen stärker) als während des Lesens. In einer in Segmente aufgeteilten Architektur müssen die verwendeten Ansteuertransistoren wahlweise den betroffenen höheren Programmierstrom anlegen können. Um das zu tun, muß die Größe der Ansteuertransistoren ausreichend sein, um ihren Innenwiderstand zu begrenzen. Bei bekannter Architektur besteht für jeden Ansteuertransistor insofern eine Einschränkung, als er in den Mittenabstand einer Spalte passen muß, was die Größe der Ansteuertransistoren begrenzt, ohne die Trennung zwischen einander benachbarten Segmenten übermäßig zu vergrößern.

Zusammenfassung der Erfindung

Es ist deshalb eine Aufgabe der vorliegenden Erfindung, eine Speichervorrichtung zu schaffen, die in Segmente unterteilte Matrizes ohne die vorstehend erwähnten Nachteile hat.
Eine weitere Aufgabe der Erfindung ist es, eine Speichermatrix mit einem auf ein Minimum eingeschränkten Bitleitungswiderstand zu schaffen.
Eine weitere Aufgabe der Erfindung ist es, eine Speichermatrix mit einer auf ein Minimum eingeschränkten Bitleitungskapazität zu schaffen.
Eine weitere Aufgabe der Erfindung ist es, für auf ein Minimum eingeschränkten Wortleitungswiderstand und Kapazität zu sorgen.
Noch eine weitere Aufgabe der Erfindung ist es, für gute Isolierung gegenüber Defekten, Ableitung von Bitleitung zu Bitleitung und Programmstöreffekten zu sorgen.
Eine weitere Aufgabe der Erfindung ist es, die Zahl der Kontakte zwischen einer Bitleitung und einer dazu parallelen Metalleitung zu verringern und dadurch den Fertigungsertrag zu erhöhen.
Eine weitere Aufgabe der Erfindung ist es, den Mittenabstand der Metalleitungen in der Matrix zu vergrößern und dadurch den Fertigungsertrag zu erhöhen.
Eine weitere Aufgabe der Erfindung ist es, EPROM-, EEPROM- oder Flash-EEPROM-Vorrichtungen von hoher Dichte und hoher Geschwindigkeit zu bekommen.
Wie in den Ansprüchen 1 und 10 spezifiziert, ist gemäß der Erfindung eine zweidimensionale Matrix aus in Reihen und Spalten angeordneten Speicherzellen in eine Vielzahl segmentierter Matrizes längs der Spaltenrichtung unterteilt. Auf diese Weise ist auch die Bitleitung, die an alle Source- oder Drain-Elektroden der Transistoren in einer Spalte angeschlossen ist, segmentiert.
Durch die Segmentierung kann der Bitleitungswiderstand und die Kapazität signifikant reduziert werden, was unter anderem eine schnellere Zugriffszeit ermöglicht. Außerdem werden durch sie Defekte auf diejenigen Segmente isoliert, in denen sie vorkommen, ohne daß es nötig ist, eine viel größere Fläche, wenn nicht gar die ganze Matrix stillzusetzen.
Gemäß einem Ausführungsbeispiel der Erfindung sind Segmentansteuertransistoren mit jeder segmentierten Bitleitung abwechselnd von oben nach unten in einer segmentierten Matrix verbunden. Jeder Segmentansteuertransistor verbindet eine segmentierte, eingebettete Diffu sionsbitleitung über einen Metallkontakt zwischen zwei segmentierten Matrizes mit einem darüberliegenden, leitfähigen Streifen oder einer Metalleitung. Jede Metalleitung ist parallel zu einer entsprechenden Bitleitung, ansonsten aber ihr gegenüber isoliert. In jeden Metallkontaktpunkt zwischen zwei segmentierten Matrizes teilen sich die In-Line Bitleitungen von benachbarten Matrixsegmenten, die mit ihm über Segmentansteuertransistoren verbindbar sind.
Bei diesem Ausführungsbeispiel können die Segmentansteuertransistoren größer sein, da sie den zweifachen Mittenabstand der Bitleitungen haben. Das macht die Segmentierung programmierbarer Speichermatrizes, wie EPROM, EEPROM und Flash-EEPROM möglich. Außerdem erlaubt es, die Metallkontakte größer zu machen und in der Anzahl zu halbieren, da sie auch den zweifachen Mittenabstand der Bitleitungen haben. Und sie können leichter gebildet werden, da sie sich außerhalb der Matrixregionen zwischen den beiden Segmentansteuertransistoren befinden, die entweder das unmittelbar oberhalb oder das unmittelbar unterhalb des Kontaktes gelegene Segment ansteuern.
Gemäß einem alternativen Ausführungsbeispiel der Erfindung haben die leitfähigen Streifen oder Metalleitungen den doppelten Mittenabstand der Bitleitungen, so daß jede Metalleitung zwei Bitleitungen überlagert ist. Ein mit jeder Metalleitung geschaffener Metallkontakt befindet sich zwar in Reihe, aber nicht in Verbindung mit allen vier Bitleitungen zwischen segmentierten Matrizes. Zwei Segmentansteuertransistoren verbinden jeden Metallkontakt wahlweise mit der links oder rechts davon liegenden Bitleitung. Die linke oder rechte Bitleitung erstreckt sich über benachbarte Matrixsegmente unmittelbar oberhalb und unterhalb des Segmentansteuertransistors. Diese Konfiguration ist zwischen Segmenten an jedem zweiten Segment wiederholt. Ein weiterer ähnlicher Satz von Metallkontakten und Segmentansteuertransistoren ist an den anderen jeweils zweiten Segmenten, aber um eine Bitleitung versetzt, angeordnet.
Das alternative Ausführungsbeispiel macht es möglich, den Segmentansteuertransistoren eine noch größere Abmessung zu geben, da ihr Mittenabstand dem Vierfachen desjenigen der Bitleitungen entspricht. In ähnlicher Weise haben die Metallkontakte einen Mittenabstand, der dem Vierfachen desjenigen der Bitleitungen entspricht. Die Anzahl der Kontakte ist um drei Viertel verringert. Außerdem erlaubt der doppelte Mittenabstand der Metalleitung breitere Metalleitungen und infolgedessen weniger Schwierigkeiten mit Kurzschlüssen oder offenen Schaltkreisen.
Weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung ergeben sich aus der nachfolgenden Beschreibung der bevorzugten Ausführungsbeispiele derselben, die im Zusammenhang mit den beigefügten Zeichnungen zu betrachten ist.

Kurzbeschreibung der Zeichnungen

Fig. 1 ist eine schematische Darstellung der Architektur einer herkömmlichen EPROM- Speichervorrichtung mit virtueller Masse;
Fig. 2 ist eine schematische Darstellung der Architektur gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung,
Fig. 3 veranschaulicht eine schematische physische Anordnung des in Fig. 2 gezeigten Segmentansteuertransistors;
Fig. 4 veranschaulicht die Architektur einer Speichervorrichtung gemäß einem alternativen bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 5A veranschaulicht eine schematische physische Anordnung des in Fig. 4 gezeigten Segmentansteuertransistors;
Fig. 5B veranschaulicht ein weiteres Ausführungsbeispiel der physischen Anordnung des in Fig. 4 gezeigten Segmentansteuertransistors;
Fig. 6A veranschaulicht das Dekodierschema für das alternative Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 6B veranschaulicht schematisch eine Segmentdekodierung, die ein gegebenes Matrixsegment wahlweise aktiviert;
Fig. 7A veranschaulicht einen Teil eines Spaltendekodierers, der einen Abtastverstärker mit einem gewählten Metalleitungspaar verbindet; und
Fig. 7B veranschaulicht einen anderen Teil des gleichen Spaltendekodierers wie in Fig. 7 A, der ein Paar entsprechender Metalleitungen wahlweise aktiviert.

Detaillierte Beschreibung der bevorzugten Ausführungsbeispiele

Fig. 1 ist eine schematische Darstellung einer Architektur einer herkömmlichen Speichervorrichtung. Eine zweidimensionale Matrix aus Speicherzellen 10 ist durch Anordnen von Transistoren in Reihen und Spalten gebildet. Ein Transistor 20 in der Matrix weist typischerweise eine Source- Elektrode 22, eine Drain-Elektrode 24 und eine Steuerelektrode 26 auf. Fig. 1 veranschaulicht eine Speichermatrix mit einer Architektur mit "virtueller Masse", bei der die Transistoren längs jeder Reihe durch ihre Source- und Drain-Elektroden miteinander verkettet sind. Die Drain- Elektrode des Transistors 30 ist also mit der Source-Elektrode des Transistors 20 zur Rechten verbunden, und so weiter. Ein X-Y-Adressiersystem ist durch einen Satz Wortleitungen parallel zu den Reihen und einen Satz Bitleitungen parallel zu den Spalten verwirklicht. Eine Wortleitung (beispielsweise 40, 42) verbindet die Steuerelektrode (beispielsweise 26) aller Transistoren in einer Reihe. Eine Bitleitung (beispielsweise 50, 52) ist entweder an die Source-Elektroden oder die Drain-Elektroden aller Transistoren in einer Spalte angeschlossen. Parallel zu den Bitleitungen (beispielsweise 50, 52) verlaufen entsprechende leitfähige Streifen oder Metalleitungen (beispielsweise 60, 62). Hierbei handelt es sich üblicherweise um Aluminiumstreifen, die den Bitleitungen überlagert, aber durch eine dazwischenliegende dielektrische Schicht insgesamt gegenüber ihnen isoliert sind. Eine Serie von Metallkontakten (beispielsweise 70, 72) in Intervallen längs einer Bitleitung stellt Kontakt mit einem entsprechenden Metallstreifen her. So verbindet beispielsweise der Kontakt 70 die Bitleitung 50 mit der Metalleitung 60. Wenn ein Transistor oder eine Speicherzelle, beispielsweise 80, adressiert wird, müssen entsprechende Spannungen über die Bitleitungen 50 und 52 auf ihre Source- bzw. Drain-Elektroden und über die Wortleitung 40 auf ihre Steuerelektrode gelegt werden. Die Bitleitung 50 ist mit der Metalleitung 60 über den Metallkontakt 70 verbunden. Ähnlich ist die an die Drain-Elektrode des Transistors 80 angeschlossene Bitleitung 52 mit der Metalleitung 62 über den Kontakt 72 verbunden. Ein Adressierbus 90 speist die Reihen- und Spaltenadresse der Zelle 80 in einen Reihendekodierer 92 bzw. einen Spaltendekodierer 94 ein. Der Reihendekodierer 92 verbindet dann die Steuerelektrodenspannung VCG mit der Wortleitung 40, und der Spaltendekodierer 94 verbindet die Sourcespannung VS mit der Source-Elektrode des Transistors 80 über die Metalleitung 60 und die Drainspannung VD mit der Drain-Elektrode des Transistors 80 über die Metalleitung 62. Auf diese Weise kann jede beliebige Zelle in der Matrix individuell adressiert werden.
Fig. 2 veranschaulicht die Architektur einer Speichervorrichtung gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung. Statt eine kontinuierliche Matrix aus Speicherzellen zu haben, ist die zweidimensionale Matrix in Matrixsegmente (beispielsweise 100, 110) aufgeteilt. Bei einem Ausführungsbeispiel besteht jedes Matrixsegment aus 16 oder 32 Reihen von Zellen. Eine zweidimensionale Matrix mit insgesamt 1024 Reihen kann beispielsweise in 32 Segmente unterteilt sein, die jeweils aus 32 Reihen bestehen. Längs einer Spalte ist die Bitleitung also auch in 32 unabhängige Bitleitungssegmente unterteilt.
Die X-Adressierung kann durch Reihendekodieren der Wortleitungen über die Matrixsegmente in der zweidimensionalen Matrix hinweg ähnlich wie bei dem in Fig. 1 dargestellten herkömmlichen Fall geschehen. Als Alternative kann von einer Matrixsegmentadresse und einer örtlichen Reihenadresse im Segment eine absolute Reihenadresse gegeben und entsprechend dekodiert werden. Wenn zum Beispiel eine Zelle 120 in der Spalte 1 des Matrixsegments 100 adressiert wird, ist die X-Adresse durch die Adresse des Matrixsegments 100 zusammen mit der Ortsadresse der Wortleitung 122 gegeben. In diesem Fall ist die Ortsadresse der Wortleitung 122 die zweite Wortleitung im Segment. Das Dekodieren erfolgt geradlinig und ist in Fig. 2 nicht gezeigt, um die Darstellung nicht zu überlasten.
Das Y-Adressieren muß das Bitleitungspaar in einer adressierten Spalte eines adressierten Matrixsegmentes mit dem entsprechenden Paar leitfähiger Streifen oder Metalleitungen verbinden. Wenn zum Beispiel die Zelle 120 adressiert wird, muß deren Bitleitungspaar 124, 126 mit einem Paar entsprechender Metalleitungen, nämlich 134, 136 verbunden werden. Das Metalleitungspaar 134, 136 wiederum ist über einen Spaltendekodierer 140 mit einer (nicht gezeigten) Abtastverstärkerschaltung verbunden.
Ein Segmentansteuertransistor 150 wird benutzt, um das Bitleitungssegment 124 mit der entsprechenden Metalleitung 134 wahlweise zu verbinden. Die Verbindung mit der Metalleitung 134 erfolgt über einen Metallkontakt 142. Sobald auf einer mit der Steuerelektrode des Seg mentansteuertransistors 150 verbundenen Ansteuerleitung 151 ein logisches Hoch-Signal erscheint, wird der Transistor eingeschaltet. Ähnlich wird durch ein Hoch-Signal, welches auf der mit der Steuerelektrode eines Segmentansteuertransistors 160 verbundenen Ansteuerleitung 161 erscheint, das Bitleitungssegment 126 wahlweise mit der entsprechenden Metalleitung 136 verbunden. Wenn die Zelle 120 adressiert wird, werden also die beiden Ansteuerleitungen 151, 161, welche die Source- bzw. Drainleitung der Zelle steuern, auf Hoch geschaltet und stellen damit die Verbindung zu den Metalleitungen 134 bzw. 136 her.
Ein neues Merkmal der Erfindung besteht darin, daß die Konfiguration der Segmentansteuertransistoren es ihnen erlaubt, den doppelten Mittenabstand der Spalten zu haben. Die Transistoren können also eine doppelt so große Dimension im Vergleich zu einem Transistor pro Spalte haben, wodurch ihre Stromkapazität vergrößert und der Programmierwegwiderstand reduziert wird. Dies ist von essentieller Bedeutung für programmierbare Speicherbausteine, wie EPROM oder Flash- EEPROM, wo der Drain-Source-Strom während des Programmierens um eine oder zwei Größenordnungen größer ist als während des Lesens. Durch die Segmentierung werden Segmentansteuertransistoren eingeführt, die den Widerstand im Programmierweg durch den Segmentansteuertransistor erhöhen, was eine Potentialdifferenz über den Transistor und eine daraus folgende verminderte Programmierwirksamkeit verursacht. Der Reihenwiderstandsweg während des Programmierens ist die Kombination der beiden Segmentansteuertransistoren (einer auf der Drain-Bitleitung, einer auf der Source-Bitleitung) und des Widerstandes der eingebetteten Diffusionsbitleitung zur Source- und Drain-Elektrode.
Wie aus Fig. 2 hervorgeht, sind die Segmentansteuertransistoren zwischen Matrixsegmenten angeordnet. Diese Segmentansteuertransistoren befinden sich an der Stelle der Kontakte, die dort normalerweise bei einer herkömmlichen Architektur zu finden wären. Betrachten wir zuerst das Matrixsegment 100, so sind Segmentansteuertransistoren 150, 152, 154, ... in ungeraden Spalten von oben und Segmentansteuertransistoren 160, 162, 164, ... in geraden Spalten von unten verwendet. Durch das Anordnen von Segmentansteuertransistoren an jeder Bitleitung abwechselnd oben und unten in einem Matrixsegment wird der Mittenabstand der Segmentansteuertransistoren verdoppelt. Beispielsweise kann bei einer Flash-EEPROM-Zelle mit den Dimensionen 2,6 · 3,0 u² der Segmentansteuertransistor eine Dimension von W = 4,8 u, L = 1,2 u haben, und das bietet den Vorteil, daß der Verbindungsweg einen ausreichend niedrigen Widerstand hat.
Die Einführung von zwei Ansteuertransistoren alle 32 Reihen macht die Y-Dimension der Matrix größer (schätzungsweise etwa 2 Tausendstel Zoll pro 1024 Reihen mehr als bei dem herkömmlichen nichtsegmentierten Schema). Dieser neue Ansatz macht es hingegen unnötig, den Chip in zwei Hälften zu unterteilen und beseitigt folglich die Notwendigkeit für eine zweite Y-Dekodierung, für die etwa 10 Tausendstel Zoll in Y-Richtung nötig wären. Diese Segmentierung kann folglich der Gesamtlänge der Matrix straffrei hinzugefügt werden.
Wie vorstehend beschrieben, sind bei dem Matrixsegment 100 die Segmentansteuertransistoren 150, 152, 154, ... mit den ungeraden Bitleitungen von oben und die Segmentansteuertransistoren 160, 162, 164, ... mit den geraden Bitleitungen von unten verbunden. Damit aber die Segmentansteuertransistoren mit denen des Matrixsegmentes 100 in Reihe liegen, sind die Konfigurationen der benachbarten Matrixsegmente umgekehrt. So sind in dem Matrixsegment 110 unterhalb des Matrixsegmentes 100 die Segmentansteuertransistoren 170, 172, 174, ... mit den geraden Bitleitungen von oben und die Segmentansteuertransistoren 180, 182, 184, ... mit den ungeraden Bitleitungen von unten verbunden. Die gerade und ungerade Verbindung von oben und unten in einem Matrixsegment alterniert also auch von einem Matrixsegment zum nächsten. Auf diese Weise teilen sich nur längs jeder zweiten Bitleitung die Bitleitungssegmente benachbarter Matrizes in den gleichen Metallkontakt. Das hat zur Folge, daß die Metallkontakte einen Mittenabstand haben, der doppelt so groß ist wie der der Bitleitungen.
Fig. 3 ist ein schematisches physisches Layout des Segmentansteuertransistors, beispielsweise des in Fig. 2 gezeigten Transistors 150. Die Source-Elektrode des Segmentansteuertransistors ist mit der Bitleitung 124 verbunden, und seine Drain-Elektrode ist mit dem Metallkontakt 142 verbunden. Sein Gate 151 verläuft horizontal und schließt sich an das weiterer Segmentansteuertransistoren in alternierenden Spalten an. Die Metalleitung 134 ist der Bitleitung 124 überlagert, und die benachbarte Metalleitung 136 ist der Bitleitung 126 überlagert.
Die segmentierte Architektur der vorliegenden Erfindung hat noch eine Reihe weiterer Vorteile. Durch das Aufteilen einer Matrix mit 1026 Reihen in 32 Matrixsegmente, die jeweils aus 32 Reihen bestehen, werden auch viele spaltenabhängige, unerwünschte Wirkungen signifikant um das 32-fache verringert.
Eine Verringerung geschieht im Bitleitungsreihenwiderstand. Für die Flash-EEPROM-Zelle mit den Dimensionen 2,6 · 3,0 u² entspricht zum Beispiel der Source-Drain-Widerstand etwa 60 Ω pro Zelle. Der Bitleitungswiderstand für jedes 32-reihige Matrixsegment ist im Vergleich zu einer nicht in Segmente unterteilten Matrix um das 32-fache reduziert und reicht nur von etwa 100 Ω bis zu maximal - 2 kΩ. Dies hat den einen Vorteil, daß es möglich ist, Metallkontakte alle 32 Reihen zwischen den Segmenten statt innerhalb der Matrizes zu benutzen. Das macht die Kontakte einfacher und ihre Zahl geringer, wodurch die Zuverlässigkeit verbessert wird. Allerdings hat dies den negativen Aspekt, daß hinsichtlich der Lokalisierung längs der 32 Reihen in einem Matrixsegment die Programmierempfindlichkeit größer ist. Aufgrund des kumulativen Reihenwiderstands längs einer Bitleitung sind unter Umständen einige Reihen langsamer zu programmieren als andere. Das begrenzt die größtmögliche Anzahl Reihen in jedem Matrixsegment. So ist beispielsweise der Diffusionswiderstand auf der Drainseite für eine Zelle, die sich 32 Reihen entfernt vom nächsten Segmentansteuertransistor befindet, schlimmstenfalls etwa 2000 . Das liegt immer noch innerhalb eines akzeptablen Bereichs für eine wirkungsvolle Programmierung.
Auch die Spaltenkapazität wird in ähnlicher Weise um den Faktor 32 reduziert (von ~ 10 pF auf ~ 0,3 pF). Auch die Metalleitungskapazität wird um einen Faktor des 5- bis 10-fachen verringert, was ein schnelleres Abtasten, schnelleres Vorladen und eine kleinere Stromspitze als Folge des Ladens oder Entladens von Bitleitungen ermöglicht. Dies führt zu großer Energieeinsparung beim Vorladen/Entladen der Spalten während des Programmierens.
Die Reduktion der Spaltenkapazität macht es auch möglich, in EPROM- oder Flash-EEPROM- Vorrichtungen eine höhere Kanalimplantationsdosis zu verwenden, wodurch die Programmierwirksamkeit noch weiter erhöht wird. Die Implantationsdosis kann zum Beispiel eine Borimplantationsdosis im Substrat der Vorrichtung in dem an die Drain-Diffusion angrenzenden Kanalbereich sein. Das hat die Wirkung, die Injektion heißer Elektronen in die nicht festangeschlossene Steuerelektrode aus dem Substrat während des Programmierens zu erleichtern. Allerdings nimmt die Kapazität der Vorrichtung mit zunehmender Borkonzentration rasch zu. Durch die Verringerung der Kapazität der Metalleitung wird folglich der Flash-EEPROM mit einer inhärent höheren Kapazität ohne anschließende Einbuße an Leistung ausgestattet.
Die sehr signifikante Reduktion der Metalleitungskapazität bringt die Flexibilität mit sich, daß man Matrizes mit sehr langen Spalten (bis hin zu 8 k bis 16 k Reihen) und sehr kurzen Wortleitungen (512 Spalten) haben kann. Das trägt dazu bei, den Widerstand und die Kapazität der Wortleitung zu verringern, was auch dazu führt, daß Wortleitungen eine schnellere RC-Zeitkonstante haben. Wegen des verringerten RCword line (um das 4-fache) und der reduzierten Cmetal line (um das 2- bis 10-fache) sollte die Zugriffszeit für einen 4 Mb Chip von - 700 ns für 4 Quadranten nicht segmentierter 1 k Reihen · 1 k Spalten auf etwa 250 ns für eine segmentierte Konfiguration aus zwei Hälften mit 4 k Reihen · 5 k Spalten verkürzt werden. Die Konfiguration benötigt auch ein einfacheres Y-Dekodieren und erlaubt eine weniger starke Aufteilung der Matrix ebenso wie schmale, lange Chips, die in billige DIP-Gehäuse passen.
Durch die Segmentierung wird auch die Empfindlichkeit gegenüber Defekten herabgesetzt. Jeglicher Defekt, der innerhalb eines Segmentes lokalisiert ist, bleibt auf dieses Segment isoliert. Es gibt fast keine Möglichkeit, daß sich lokale, latente Defekte über ihr Segment hinaus ausbreiten. Jeglicher Kurzschluß zwischen Wortleitungen, Löschgates und eingebetteten Diffusionen; Kurzschlüsse von Bitleitung zu Bitleitung, Durchschlag oder hohe Ableitung im Hintergrund kann völlig auf ein Segment begrenzt gehalten werden. Das macht ein System möglich, welches defekte Segmente auf funktionierende Segmente neu abbilden kann, um Spaltendefekte auszuschließen, die sonst katastrophale Wirkung hätten.
Weitere Vorteile der segmentierten Architektur sind folgende: die Ableitung von Bitleitung zu Bitleitung wird um das 32-fache reduziert und kann tolerierbar sein. Die Programmstörung wird um das 32-fache abgeschwächt (es ist nur jeweils ein Segment der Bitleitungsabzugspannung ausgesetzt). Programmierstörung in Umkehrrichtung ist wegen des in Reihe geschalteten Source- Ansteuertransistors stark verringert.

Alternative Verwirklichung der Spaltenunterteilung

Fig. 4 zeigt eine alternative Unterteilung, bei der die Segmentansteuertransistoren anders als in Fig. 2 angeordnet sind. Diese Architektur hat weitere Vorteile, denn sie macht es möglich, daß die Segmentansteuertransistoren den 4-fachen Mittenabstand der Bitleitungen haben können, und daß die Metalleitungen den doppelten Mittenabstand der Bitleitungen haben können.
Die Aufteilung der Matrix in Matrixsegmente, beispielsweise 200, 210 ähnelt dem in Fig. 2 gezeigten Schema. Jedes Matrixsegment besteht vorzugsweise aus 32 oder 64 Zellreihen. Segmentansteuertransistoren (beispielsweise 222, 224, 226, 228, ...; 232, 234, 236, 238, ...) sind zum Verbinden einer Metalleitung (beispielsweise m&sub1;, m&sub2;, m&sub3;, ...) mit den Bitleitungen (beispielsweise 241, 242, 243, 244, ...) in den Spalten (beispielsweise 251, 252, 253, ...) benutzt. Da der Mittenabstand der Metalleitungen doppelt so groß ist wie der der Bitleitungen, ist die erste Metalleitung ml über einen Metallkontakt 261 und Segmentansteuertransistoren 222, 224 mit den Bitleitungen 241, 243 verbindbar. Die Metalleitung m&sub2; ist über einen Metallkontakt 262 und Segmentansteuertransistoren 232, 234 mit den Bitleitungen 242, 244 verbindbar. Mit anderen Worten, jede von zwei einander benachbarten, alternierenden Bitleitungen wird von einer einzigen Metalleitung versorgt, die entweder zur linken Bitleitung oder zur rechten Bitleitung dekodiert wird. Die Metalleitungen m&sub1;, m&sub2;, ... werden ihrerseits von einem Metalleitungsdekodierer 292 dekodiert und an die Source- und Drainspannungen angeschlossen.
Zum Programmieren oder Lesen irgendeiner Zelle (beispielsweise 271, 272, 273, ...) in der Matrix wird die entsprechende Li - (z. B. 281, 283), Ri- (z. B. 282, 284) und mi-Leitung benutzt, um einmaligen Zugriff auf die Source- und Drain-Bitleitungsdiffusionen des Matrixsegmentes zu nehmen, wo sich die Zelle befindet. Die Li- und Ri -Leitungen sind Wählleitungen, die mit dem Gate des rechten bzw. linken Segmentansteuertransistors verbunden sind. Sie steuern, ob eine Metalleitung mit der linken oder rechten Bitleitung verbunden wird. Die Wortleitung der ausgewählten Reihe (z. B. 291) wird dann hochgebracht, um die gewählte Vorrichtung entweder zu lesen (5 V) oder zu programmieren (12 V). Wenn beispielsweise in Fig. 4 die Zelle 272 adressiert werden soll, ist die Sourceleitung, Drainleitung und Wortleitung 243, 244 bzw. 291. L&sub1;, L&sub2;, R&sub1; und R&sub2; ist 281, 283, 282 bzw. 284. Wenn die Zelle 272 auf den Zustand "1" programmiert werden soll, werden folgende Bedingungen angewandt:
Vsource = 0 V: -M&sub1; = O V, R&sub1; = 12 V, L&sub1; = 0 V
Vdrain 8 V: -M&sub2; 10 V, R&sub2; = 12 V, L&sub2; = 0 V
VCG = 12 V: -CG1 = 12 V
Andererseits sind die Zellen 271, 273 links und rechts von der Zelle 272 nicht betroffen. Unter diesen Bedingungen hat die Zelle 271 (links von der Zelle 272):
Vdrain = 0 V, Vsource = beginnt zu gleiten (L&sub2; = 0 V) & dann durch Transistor auf 0 V gebracht.
VCG1 = 12 V, was Vsource veranlaßt, Vdrain = 0 V zu folgen.
Die Zelle 273 (rechts von der Zelle 272) hat:
Vsource ~ 10 V
Vdrain = gleitend anfangs (L&sub1; = 0 V) und schließlich ungefähr 6-8 V
40 VCG = 12 V.
Deshalb kann weder die Zelle 271, noch die Zelle 273 unbeabsichtigt programmiert werden.
Fig. 5A veranschaulicht ein Ausführungsbeispiel einer physischen Anordnung der in Fig. 4 gezeigten Segmentansteuertransistoren 222, 224. Die Metalleitung m, ist den Bitleitungen 241, 242 überlagert, und m&sub2; ist den Bitleitungen 243, 244 überlagert. Beide Transistoren 222 und 224 sind mit ihrer Drain-Elektrode an den Metallkontakt 261 angeschlossen. Die Source-Elektrode des Transistors 222 ist mit der Bitleitung 241 über eine Brücke 293 verbunden, so daß die alternierenden In-Line-Bitleitungssegmente des benachbarten Matrixsegments (z. B. 200, 210) angeschlossen sind. Ähnlich ist die Source-Elektrode des Transistors 224 mit der Bitleitung 243 verbunden, die gleichfalls über eine Brücke 295 mit derjenigen im benachbarten Matrixsegment in Verbindung steht. Das Gate 271 des Transistors 222 bildet einen Teil der L&sub1;-Wählleitung, die horizontal verläuft und an das Gate weiterer Segmentansteuertransistoren anschließt. Ähnlich bildet das Gate 281 des Transistors 224 einen Teil der R&sub1;-Wählleitung.
Fig. 5B zeigt eine alternative Anordnung, die keine Brücken benötigt, um alternierende Bitleitungen zwischen einander benachbarten Matrixsegmenten zu verbinden. Die Source- und Drain-Elektroden der Segmentansteuertransistoren sind im Vergleich zu Fig. 5A im rechten Winkel gedreht.
Die Architektur der Fig. 4, 5A und 5B hat in mancherlei Hinsicht Vorteile gegenüber der der Fig. 2 und 3. Zunächst ist da die Verdopplung des Metalleitungs-Mittenabstandes im Verhältnis zu den Bitleitungen. Bei nur einer Metalleitung pro zwei Bitleitungen können die Metalleitungen breiter und weiter auseinander sein, was die Ausbeute bedeutend verbessert. Zweitens können die Segmentansteuertransistoren mehr als zweimal so breit gestaltet sein. Das liegt daran, daß zwei Segmentansteuertransistoren in den Mittenabstand von vier Bitleitungen im Vergleich zu nur zwei Bitleitungen im Fall von Fig. 2 und 3 passen. Dies ist besonders wichtig für programmierbare Speichervorrichtungen, wie EPROM und Flash-EEPROM. Der größere Segmentansteuertransistor bietet einen niedrigen "EIN-Widerstand" während des Programmierens des gewählten Segmentes. Drittens ist die Zahl der Metallkontakte weiter verringert, und zwar auf einen Kontakt pro 128 Zellen (für ein 32-reihiges Matrixsegment).
Die Nachteile der in Fig. 4, 5A und 5B gezeigten Architektur gegenüber denen der Fig. 2 und 3 bestehen darin, daß die für den Segmentansteuertransistor erforderliche Fläche etwas größer und das Dekodieren von L; , R; , m; etwas komplizierter ist. Da sich nunmehr vier Zellen (Drain, Source, Drain, Source) in jede Metalleitung teilen, ist das Dekodieren komplizierter.
In Tabelle 1 (a)-(g) ist das Dekodierschema für das alternative Ausführungsbeispiel zusammengefaßt. In Tabelle 1(a1 entsprechen die Spalten 1, 2, 3, ... den mit Bezugsziffern 251, 252, 253, ... in Fig. 4 bezeichneten. Tabelle 1 (b) zeigt die den Spalten zugeordnete binäre Y-Adresse. Tabelle 1 (c) unterscheiden zwischen der Source- und Drainleitung für jede Zelle in jeder Spalte. Tabelle 1d) zeigt den entsprechenden leitfähigen Streifen oder die Metalleitung, die mit den Source- oder Drain-Bitleitungen verbindbar ist. Tabelle 1 (e) führt die Wählleitungen auf, die für den richtigen Segmentansteuertransistor gewählt werden müssen.
In Fig. 6A ist ein Wählleitungs-Dekodierschema veranschaulicht, welches entsprechend der Tabelle 1 (e) dekodiert. Die in Fig. 4 gezeigte Spaltenstruktur hat eine Periodizität von 4. In jeder Periode werden die vier Spaltenadressen durch die letzten beiden binären Ziffern Y(1), Y(0) der Spaltenadresse kodiert (siehe Tabelle 1 (b)). Eine Dekodierschaltung 300 nimmt Y(0), Y(1) als Eingänge und dekodiert entsprechend dem in Tabelle 2 gezeigten, was mit den Erfordernissen der Tabelle 1 (e) in Übereinstimmung steht.
Fig. 6B zeigt einen X-Dekodierer 310, der in Kombination mit dem Schema der Fig. 6A ein gegebenes Matrixsegment wahlweise aktivieren. Wie schon erwähnt, kann bei einem Ausführungsbeispiel das X-Adressieren in ein Adressieren jedes Matrixsegmentes und Adressieren der darin enthaltenen Reihen aufgeteilt werden. In ähnlicher Weise kann man den X-Dekodierer 310 so betrachten, als Weise er einen Segmentdekodierteil 312 und einen Segmentwortleitungsdekodierteil 314 auf. Der Segmentdekodierteil 312 hat dekodierte Leitungen, wie SE&sub1;, SE&sub2;, .... Sie werden zum Aktivieren der entsprechenden Matrixsegmente 210, 320, ... (siehe Fig. 6A) über aktivierende Transistoren 331, 332, 333, 334, ... benutzt. Auf diese Weise wird nur das adressierte Matrixsegment aktiviert.
Fig. 7 A zeigt eine Schaltung für den Metalleitungsdekodierer 292, der in Fig. 4 dargestellt ist. Jede der Metalleitungen ml, m&sub2;, ... ist über aktivierende Transistoren, zum Beispiel 401, 402, 403 entweder mit einem Knoten A 410 oder einem Knoten B 420 verbindbar. Die Logik des Schaltkreises ist so, daß der Knoten A 410 mit einer Abzugspannung verbunden und der Knoten B 420 geerdet ist, sobald Y*(0) = 1 und umgekehrt, sobald Y(0) = 0. Mit anderen Worten, die Anschlüsse für die Knoten A und B sind von einer Spalte zur nächsten ausgetauscht.
Fig. 7B zeigt eine Schaltung zum Dekodieren der Aktivierungssignale für die Metalleitungsverbindungen der Fig. 7 A. Im wesentlichen stellt sie sicher, daß die Tabelle 1 (a) mit der Tabelle 1 (c) und der Tabelle 1 (d) zusammenpaßt. Die Y-Adresse abzüglich der letzten beiden binären Ziffern wird zum Dekodieren eines ersten Satzes alternierender Metalleitungen herangezogen (z. B. ME&sub1;, ME&sub3;, ME&sub5;, ...). Die beiden letzten binären Ziffern der Y-Adresse Y(0), Y(1) werden zum Dekodieren eines zweiten Satzes von Metalleitungen (z. B. ME&sub2;, ME&sub4;, ME&sub5;, ...) benutzt, die mit dem ersten Satz alternieren.
Das Prinzip einer Spaltensegmentierung kann mit ähnlichen Vorteilen auch auf andere Speichermatrizes angewandt werden. Insbesondere kann es im Zusammenhang mit DRAM-Speichern von großer Kapazität benutzt werden, wo die Bitleitungskapazität bedeutend verringert und damit die Notwendigkeit für lokale Abtastverstärker vermieden werden kann. Er ist genauso gut anwendbar für Speichermatrizes aus ROM und EEPROM mit großem Speicherumfang.
Während die Ausführungsbeispiele der Aspekte der vorliegenden Erfindung, die hier beschrieben wurden, die bevorzugte Verwirklichung sind, ist es für den Fachmann verständlich, daß auch Abwandlungen derselben möglich sein können. Deshalb steht der Erfindung der Schutz innerhalb des vollen Umfangs der beigefügten Ansprüche zu.

Claims

1. Integrierte EPROM- oder EEPROM- oder Flash-EEPROM-Speicherschaltungsvorrichtung mit einer zweidimensionalen Matrix aus Speicherzellen (10), die in Reihen und Spalten organisiert sind, von denen jede Speicherzelle (20) eine Gateelektrode (26), eine Sourceelektrode (22), eine Drainelektrode (24) hat, wobei die zweidimensionale Matrix eine Wortleitung (40, 42) hat, die mit allen Gates in jeder Reihe verbunden ist, wobei die integrierte Speicherschaltungsvorrichtung ferner folgendes aufweist:

eine Vielzahl von Matrixsegmenten (100, 110), die durch Unterteilen der zweidimensionalen Matrix längs der Spaltenrichtung gebildet sind, wobei jedes Matrixsegment von einem Bereich segmentierter Spalten gebildet ist und jede segmentierte Spalte ein Paar unabhängiger, segmentierter Bitleitungen (124, 126) hat, mit dazwischen angeschlossenen Speicherzellen, so daß jedes Matrixsegment Spalte für Spalte durch eine Matrix der segmentierten Bitleitungen adressierbar ist;

Zellzugriffsmittel, die mit einer adressierten Zelle in einem Matrixsegment durch die Wortleitung (122) und das damit verbundene Paar segmentierter Bitleitungen (124, 126) verbindbar sind, wobei die Zellzugriffsmittel ferner folgendes aufweisen:

eine Vielzahl elektrisch isolierter, leitfähiger Schienen (134, 136) parallel zu den Spalten der zweidimensionalen Matrix und diesen überlagert, so daß für jede segmentierte Spalte darin das Paar segmentierter Bitleitungen derselben einem entsprechenden Paar der leitfähigen Schienen zum Zugriff durch dieselben zugeordnet ist;

erste und zweite Schalttransistoren (150, 160) zum exklusiven und schaltbaren Verbinden des Paares segmentierter Bitleitungen mit dem Paar entsprechender, leitfähiger Schienen; dadurch gekennzeichnet, daß

jeder erste Schalttransistor am oberen Ende jeder segmentierten Spalte angeordnet ist, um eine erste Leitung des Paares segmentierter Bitleitungen mit einer ersten Schiene des Paares entsprechender leitfähiger Schienen zu verbinden; und

jeder zweite Schalttransistor an einem unteren Ende jeder segmentierten Spalte angeordnet ist, um eine zweite Leitung des Paares segmentierter Bitleitungen mit einer zweiten Schiene des Paares entsprechender leitfähiger Schienen zu verbinden;

wodurch in jedem Matrixsegment (100) eine Reihe der ersten Schalttransistoren (150, 152, 154, ...) an einem oberen Ende derselben in eins-zu-eins-Verbindung mit einem Satz abwechselnder, segmentierter Bitleitungen darin, und eine Reihe der zweiten Schalttransistoren (160, 162, 164, ...) an einem unteren Ende derselben in einer eins-zu-eins-Verbindung mit einem komplementären Satz abwechselnder, segmentierter Bitleitungen darin gebildet wird, wobei jede der Reihen der ersten oder zweiten Schalttransistoren einen Mittenabstand hat, der doppelt so groß ist wie der der Matrix der segmentierten Bitleitungen.

2. Integrierte Speicherschaltungsvorrichtung nach Anspruch 1, bei der zum Zellzugriffsmittel ferner folgendes gehört:

ein Kontaktpolster (142) für jeden der ersten und zweiten Schalttransistoren zum Anschluß an eine entsprechende leitfähige Schiene, um dadurch erste und zweite Reihen von Kontaktpolstern am oberen bzw. unteren Ende jedes Matrixsegmentes zu bilden, die jeweils einen Mittenabstand entsprechend dem der Reihe aus ersten oder zweiten Schalttransistoren haben.

3. Integrierte Speicherschaltungsvorrichtung nach Anspruch 1, bei der:

jedes Matrixsegment eine Speichermatrix mit virtueller Masse ist, in der längs jeder Reihe derselben die Speicherzellen dadurch seriell miteinander verbunden sind, daß die Drainelektrode einer Speicherzelle mit der Sourceelektrode einer anderen, ihr benachbarten Speicherzelle verbunden ist, so daß eine mit allen Drainelektroden einer segmentierten Spalte verbundene segmentierte Bitleitung mit derjenigen zusammenfällt, die mit allen Sourceelektroden einer anderen, ihr benachbarten segmentierten Spalte verbunden ist, und daß für jedes Matrixsegment die darin enthaltenen segmentierten Bitleitungen einen Mittenabstand entsprechend dem des Bereichs segmentierter Spalten derselben hat.

4. Integrierte Speicherschaltungsvorrichtung nach Anspruch 3, bei der zum Zellzugriffsmittel ferner folgendes gehört:

5. Integrierte Speicherschaltungsvorrichtung nach Anspruch 4, bei der die Vielzahl leitfähiger Schienen der Matrix der segmentierten Bitleitungen in der zweidimensionalen Matrix einszu-eins entsprechen, wodurch sie einen Mittenabstand haben, der dem der Matrix segmentierter Bitleitungen gleicht.

6. Integrierte Speicherschaltungsvorrichtung nach Anspruch 4, wobei die Vielzahl der Matrixsegmente längs der Spaltenrichtung so angeordnet ist, daß sie die zweidimensionale Matrix bilden, und jedes Matrixsegment darin ein oberes Ende und ein unteres Ende desselben hat, bei der:

zwischen jedem Paar benachbarter Matrixsegmente darin, wobei ein erstes des Paares unmittelbar unterhalb eines zweiten des Paares ist, die erste Reihe der Kontaktpolster am oberen Ende des ersten mit der zweiten Reihe Kontaktpolster am unteren Ende des zweiten zusammenfällt.

7. Integrierte Speicherschaltungsvorrichtung nach Anspruch 4, bei der:

die Vielzahl leitfähiger Schienen einen Mittenabstand haben, der doppelt so groß ist wie der der segmentierten Bitleitungen eines Matrixsegmentes.

8. Integrierte Speicherschaltungsvorrichtung nach Anspruch 7, wobei die Vielzahl der Matrixsegmente längs der Spaltenrichtung so angeordnet ist, daß sie die zweidimensionale Matrix bilden, so daß die segmentierten Bitleitungen in jedem Matrixsegment mit denen der entsprechenden segmentierten Bitleitungen anderer Matrixsegmente in der zweidimensionalen Matrix fluchten, und jedes Matrixsegment darin ein oberes Ende und ein unteres Ende desselben hat, bei der:

für jede Gruppe aus drei Matrixsegmenten darin, die aus einem unteren, einem mittleren und einem oberen Matrixsegment besteht, die segmentierten Bitleitungen des mittleren Matrixsegmentes abwechselnd mit denen der entsprechenden segmentierten Bitleitungen des oberen Matrixsegmentes und den unteren Matrixsegmenten am zweiten Transistor verbunden sind, um einen Satz sattelartiger, segmentierter Bitleitungen zu bilden.

9. Integrierte Speicherschaltungsvorrichtung nach Anspruch 8, bei der:

der Satz sattelartiger, segmentierter Bitleitungen aus ersten und zweiten Sätzen verschachtelter, sattelartiger, segmentierter Bitleitungen gebildet ist, wobei der erste Satz verschachtelter, sattelartiger, segmentierter Bitleitungen von jeder anderen sattelartigen, segmentierten Bitleitungen im vollen Satz sattelartiger, segmentierter Bitleitungen gebildet ist und der zweite Satz verschachtelter, sattelartiger, segmentierter Bitleitungen vom Komplement des ersten Satzes zwischengeschichteter, segmentierter Bitleitungen in dem vollen Satz sattelartiger, segmentierter Bitleitungen gebildet ist und

die ersten und zweiten Sätze verschachtelter, sattelartiger, segmentierter Bitleitungen jeweils zu Paaren gruppiert sind, wobei sich jedes Paar eine entsprechende leitfähige Schiene für die sattelartigen, segmentierten Bitleitungen darin teilt, um unabhängig und schaltbar damit verbindbar.

10. Verfahren zum Segmentieren einer zweidimensionalen Matrix aus Speicherzellen in einer integrierten EPROM oder EEPROM oder Flash-EEPROM Speicherschaltungsvorrichtung, wobei die zweidimensionale Matrix in Reihen und Spalten organisiert ist, jede Speicherzelle eine Gateelektrode, eine Sourceelektrode und eine Drainelektrode hat, die zweidimensionale Matrix eine Wortleitung hat, die mit allen Gates in jeder Reihe verbunden ist, welches folgendes aufweist:

Unterteilen der zweidimensionalen Matrix längs der Spaltenrichtung zu Schaffung einer Vielzahl von Matrixsegmenten (100, 110), wobei jedes Matrixsegment von einer Gruppe segmentierter Spalten gebildet ist und jede segmentierte Spalte ein Paar unabhängiger, segmentierter Bitleitungen (124, 126) hat, mit dazwischen angeschlossenen Speicherzellen, so daß jedes Matrixsegment Spalte für Spalte von einer Matrix segmentierter Bitleitungen adressierbar ist;

wahlweises Verbinden eines Zellzugriffsmittels mit einer adressierten Zelle in einem Matrixsegment durch die Wortleitung und das Paar mit ihr verbundener segmentierter Bitleitungen, Ausstatten des Zellzugriffsmittels mit

- einer Vielzahl elektrisch isolierter leitfähiger Schienen (134, 136), parallel zu den Spalten der zweidimensionalen Matrix und diesen überlagert, so daß für jede segmentierte Spalte darin das Paar segmentierter Bitleitungen derselben einem entsprechenden Paar der leitfähigen Schienen zum Zugriff durch dieselben zugeordnet ist;

ersten und zweiten Schalttransistoren (151, 161) zum ausschließlichen und schaltbaren Verbinden des Paares segmentierter Bitleitungen mit dem Paar entsprechender leitfähiger Schienen;

gekennzeichnet durch

Anordnen jedes ersten Schalttransistors (151) an einem oberen Ende jeder segmentierten Spalte zum schaltbaren Verbinden einer ersten Leitung des Paares segmentierter Bitleitungen mit einer ersten Schiene des Paares entsprechender leitfähiger Schienen; und

Anordnen jedes zweiten Schalttransistors (161) an einem unteren Ende jeder segmentierten Spalte zum schaltbaren Verbinden einer zweiten Leitung des Paares segmentierter Bitleitungen mit einer zweiten Schiene des Paares entsprechender leitfähiger Schienen;

wodurch in jedem Matrixsegment eine Reihe der ersten Schalttransistoren an einem oberen Ende derselben in einer eins-zu-eins-Verbindung mit einem Satz abwechselnder segmentierter Bitleitungen darin und eine Reihe der zweiten Schalttransistoren an einem unteren Ende derselben in einer eins-zu-eins-Verbindung mit einem komplementären Satz abwechselnder segmentierter Bitleitungen darin geschaffen wird, wobei jede Reihe der ersten oder zweiten Schalttransistoren einen Mittenabstand hat, der dem Doppelten der Matrix segmentierter Bitleitungen entspricht.

11. Verfahren nach Anspruch 10, bei dem die Verbesserung das Isolieren von möglicherweise in einem Segment auftretenden Defekten dadurch aufweist, daß die zweidimensionale Matrix so segmentiert ist, daß eine segmentierte Spalte darin, die einen Defekt enthält, darin isoliert wird.

12. Verfahren nach Anspruch 10, bei dem die Verbesserung das Reduzieren der Kapazität in der Source- und Drainelektrode einer adressierten Speicherzelle dadurch aufweist, daß die zweidimensionale Matrix Matrixsegmente mit unabhängigen segmentierten Bitleitungen hat, daß von anderen segmentierten Bitleitungen vermittelte zusätzliche Kapazität vermieden wird.