JPS61120474A - Epromメモリマトリクス及びそれへの書込み方法 - Google Patents
Epromメモリマトリクス及びそれへの書込み方法Info
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- JPS61120474A JPS61120474A JP60248153A JP24815385A JPS61120474A JP S61120474 A JPS61120474 A JP S61120474A JP 60248153 A JP60248153 A JP 60248153A JP 24815385 A JP24815385 A JP 24815385A JP S61120474 A JPS61120474 A JP S61120474A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、対称性の基本的MOSセルを用いたEPRO
Mメモリマトリクス及びそれへの書込み方法に関するも
のである。
Mメモリマトリクス及びそれへの書込み方法に関するも
のである。
対称的な基本的MO5(金属酸化物半導体)で作られた
従来のEPROM (電気的にプログラム可能な読み取
り専用メモリ)は、ゲートライン及びソースラインに対
し直角のメタライゼーションラインに電気的に接続され
、ドレイン接続部が、1つのゲートライン及びそれぞれ
対を成す次のゲートラインとの間に挿入され、アースに
接続された平行のソースラインによって間隔を置かれた
浮動ゲート領域で重ね合わされ、且つセルファラインさ
れた対のコントロールゲートラインの構成用としてよく
知られている。
従来のEPROM (電気的にプログラム可能な読み取
り専用メモリ)は、ゲートライン及びソースラインに対
し直角のメタライゼーションラインに電気的に接続され
、ドレイン接続部が、1つのゲートライン及びそれぞれ
対を成す次のゲートラインとの間に挿入され、アースに
接続された平行のソースラインによって間隔を置かれた
浮動ゲート領域で重ね合わされ、且つセルファラインさ
れた対のコントロールゲートラインの構成用としてよく
知られている。
フィールド酸化物領域は、マトリクスの基本セルを互い
に隔離するためにゲートラインとその下のシリコン基板
の間に形成される。
に隔離するためにゲートラインとその下のシリコン基板
の間に形成される。
この技術で作られたメモリは、寸法に限界がある。即ち
、主として、ゲートラインとソースラインとの間の公差
、ゲートラインとドレインコンタクトとの間の距離及び
個々のセルの横の寸法を一定の最小寸法より小さくする
可能性はない。
、主として、ゲートラインとソースラインとの間の公差
、ゲートラインとドレインコンタクトとの間の距離及び
個々のセルの横の寸法を一定の最小寸法より小さくする
可能性はない。
本発明の目的は、シリコン基板の上に、ドレインライン
と平行且つ交互に配置された第1及び第2のソースライ
ン、前記ソースライン及びドレインラインに跨って浮動
ゲート領域及び前記ソースライン及びドレインラインに
直角に展開され、前記浮動ゲート領域上に重ね合され、
且つセルファラインドされた平行のコントロールゲート
ラインから成る対称性の基本的MOSセルを有するEP
ROMメモリマトリクスを評価することである。
と平行且つ交互に配置された第1及び第2のソースライ
ン、前記ソースライン及びドレインラインに跨って浮動
ゲート領域及び前記ソースライン及びドレインラインに
直角に展開され、前記浮動ゲート領域上に重ね合され、
且つセルファラインドされた平行のコントロールゲート
ラインから成る対称性の基本的MOSセルを有するEP
ROMメモリマトリクスを評価することである。
以上の目的を達成するための本発明のEPROMメモリ
マトリクスは、シリコン基板上に、ドレインラインと交
互に平行して配置された第1及び第2の複数体のソース
ライン、前記ソースライン及びドレインラインに跨る浮
遊ゲート領域、及び前記ソースライン及びドレインライ
ンに直角に展開し、且つその上に重ねられており、前記
浮遊ゲート領域とセルファラインする平行なコントロー
ルゲートラインから成り、対称性の基本MOSセルを用
いたことを特徴とするものである。
マトリクスは、シリコン基板上に、ドレインラインと交
互に平行して配置された第1及び第2の複数体のソース
ライン、前記ソースライン及びドレインラインに跨る浮
遊ゲート領域、及び前記ソースライン及びドレインライ
ンに直角に展開し、且つその上に重ねられており、前記
浮遊ゲート領域とセルファラインする平行なコントロー
ルゲートラインから成り、対称性の基本MOSセルを用
いたことを特徴とするものである。
更に、前記EPROMメモリマトリクスに書き込むため
の本発明の方法は、前記メモリマトリクスの前記セルか
ら選ばれた各セルに対して、該セルに対応するゲートラ
イン及びドレインラインの正の電圧源に接続し、前記の
選ばれたセルに対応するソースライン及び前記以外の複
数体の他のソースラインの総てのアース端子に接続し、
他の複数体のソースラインの総てが前記正の電圧及びア
ースの間の中間の電位にすることを特徴とするものであ
る。
の本発明の方法は、前記メモリマトリクスの前記セルか
ら選ばれた各セルに対して、該セルに対応するゲートラ
イン及びドレインラインの正の電圧源に接続し、前記の
選ばれたセルに対応するソースライン及び前記以外の複
数体の他のソースラインの総てのアース端子に接続し、
他の複数体のソースラインの総てが前記正の電圧及びア
ースの間の中間の電位にすることを特徴とするものであ
る。
前記のメモリ構造は、非常に興味のある小型化、セル密
度及びコンパクト化の限界に達している従来のメモリの
寸法上の問題を解決する。
度及びコンパクト化の限界に達している従来のメモリの
寸法上の問題を解決する。
例示して見れば、1.5μ技術よにより、本発明による
各メモリセルに割り当てられる面積は9μ2であるのに
対し、従来のメモリは36μ2である。
各メモリセルに割り当てられる面積は9μ2であるのに
対し、従来のメモリは36μ2である。
以上に定義した構成による本発明のメモリは、臨界的配
列が要求されず、ドレインコンタクトが介入しておらず
、異なるセルの間に絶縁のためのフィールド酸化物が要
求されず、且つメモリが二重且つ複数のソースラインを
提供するのでメモリと共同したデコーディング回路の配
列を促進するようなドレインスペースを持つものである
と考えられるべきである。
列が要求されず、ドレインコンタクトが介入しておらず
、異なるセルの間に絶縁のためのフィールド酸化物が要
求されず、且つメモリが二重且つ複数のソースラインを
提供するのでメモリと共同したデコーディング回路の配
列を促進するようなドレインスペースを持つものである
と考えられるべきである。
本発明によるメモリの選ばれたセルを製造し又は設計す
るためにの書込み方法は、選ばれた前記セルに対応する
ゲートライン及びドレインラインを正の電圧源に接続し
、前記選ばれたセルに対応するソースライン及び同じ複
数体の他のソースラインをアースし、他の複数体のソー
スラインは前記の正の電圧源及びアースの間の中間の電
位にしておくという発明によって案出されたものである
。
るためにの書込み方法は、選ばれた前記セルに対応する
ゲートライン及びドレインラインを正の電圧源に接続し
、前記選ばれたセルに対応するソースライン及び同じ複
数体の他のソースラインをアースし、他の複数体のソー
スラインは前記の正の電圧源及びアースの間の中間の電
位にしておくという発明によって案出されたものである
。
本発明方法においては、正の電圧源に接続されたものと
別のゲートラインの総てのセルは、書込みから締め出さ
れるばかりでなく、又、これらは、同じゲートラインに
連合され、且つ選ばれたセルに対応する複数体の正の電
圧源に接続されたドレインと隣りのソースラインとの間
に挾まれている。3つの数の前記セルは、これらに書込
むためには余りに弱い電流がトラバースされる。その結
果、前記上の電圧源及びドレインラインの間に直列に接
続されている。それ故に選ばれたセルのみに正しく書込
むことが保証される。
別のゲートラインの総てのセルは、書込みから締め出さ
れるばかりでなく、又、これらは、同じゲートラインに
連合され、且つ選ばれたセルに対応する複数体の正の電
圧源に接続されたドレインと隣りのソースラインとの間
に挾まれている。3つの数の前記セルは、これらに書込
むためには余りに弱い電流がトラバースされる。その結
果、前記上の電圧源及びドレインラインの間に直列に接
続されている。それ故に選ばれたセルのみに正しく書込
むことが保証される。
本発明によるメモリの残りの問題は、基本的には総てシ
リコン基板中にN 拡散されるソースライン及びドレイ
ンラインの高い固有抵抗にある。本発明によれば、この
問題は、前以って隣接したゲートラインの間に作られた
スペース中にゲートラインと平行して配列された一対の
メタライゼーションラインによって各複数体のソースラ
インと一緒に電気的に接続することと前記スペースの一
つと、その隣のスペースとの間のドレインライン上に形
成される他のメタライゼーションラインとドレインライ
ンとのショートサーキットを作ることで解決される。ホ
ン発明方法で、ソースライン及びドレインラインは、メ
タライゼーションラインと接続から一番遠い点で最小の
電位差を確実にする通常の電位に前以って定めた間隔で
接続される。
リコン基板中にN 拡散されるソースライン及びドレイ
ンラインの高い固有抵抗にある。本発明によれば、この
問題は、前以って隣接したゲートラインの間に作られた
スペース中にゲートラインと平行して配列された一対の
メタライゼーションラインによって各複数体のソースラ
インと一緒に電気的に接続することと前記スペースの一
つと、その隣のスペースとの間のドレインライン上に形
成される他のメタライゼーションラインとドレインライ
ンとのショートサーキットを作ることで解決される。ホ
ン発明方法で、ソースライン及びドレインラインは、メ
タライゼーションラインと接続から一番遠い点で最小の
電位差を確実にする通常の電位に前以って定めた間隔で
接続される。
しかしながら、前記問題の解決は、メタライゼーション
コンタクトを作るという別の問題が生ずる。寸法及び機
能上の観点から好ましい解決は、ソースライン及びドレ
インラインとメタライゼーションコンタクトの自己配列
することである。この方法において、接続の為に失われ
る面積は、より小さく、又、それにつれてマトリクスの
与えられた有効な領域のためのゲートラインの数は、大
きくなる。
コンタクトを作るという別の問題が生ずる。寸法及び機
能上の観点から好ましい解決は、ソースライン及びドレ
インラインとメタライゼーションコンタクトの自己配列
することである。この方法において、接続の為に失われ
る面積は、より小さく、又、それにつれてマトリクスの
与えられた有効な領域のためのゲートラインの数は、大
きくなる。
本発明の特徴は、添付の図に示された実施例による以下
の詳細な説明によって明らかにされる。
の詳細な説明によって明らかにされる。
第1図は、本発明によるメモリマトリクス部分中のソー
スライン、ドレインライン及びゲートラインの配置の概
要を示す平面図である。
スライン、ドレインライン及びゲートラインの配置の概
要を示す平面図である。
第2図は、第1図のH−H1fr面による前記メモリ部
分を示している。
分を示している。
第3図は、第1図の■−■断面断面上る前記メモリ部分
を示す。
を示す。
第4図は、第1図に示されるもののようなソースライン
、ドレインライン及びゲートライン並びに相隣る部分の
間のスペースに対応するメモリマトリクスのもう一つの
部分中の接続及びメタライゼーションラインの配置の概
要を示す平面図である。
、ドレインライン及びゲートライン並びに相隣る部分の
間のスペースに対応するメモリマトリクスのもう一つの
部分中の接続及びメタライゼーションラインの配置の概
要を示す平面図である。
第5図は、第4図のv−■断面によるメモリ部分を示す
。
。
第6図は、第4図に示された配置に対するどちらかの一
つを選ぶべき解答を示す。
つを選ぶべき解答を示す。
第1図、第2図及び第3図について説明すると、対称性
の基本的MOSセル(各セルは文字Cによって示されて
しる)によって形成されたメモリマトリクスMの一部の
構造が示されている。
の基本的MOSセル(各セルは文字Cによって示されて
しる)によって形成されたメモリマトリクスMの一部の
構造が示されている。
単一結晶体のシリコン基板SS上に平行なドレインライ
ンDと交互に配置した平行な2つの複合体のソースライ
ンS1及びS2のN+ ドープの拡散による複数のドー
プによって作られたものから成っている。前記N?ライ
ンは、基板SSのP′″ドーピング領域を挾むことによ
って電気的に分割されている。
ンDと交互に配置した平行な2つの複合体のソースライ
ンS1及びS2のN+ ドープの拡散による複数のドー
プによって作られたものから成っている。前記N?ライ
ンは、基板SSのP′″ドーピング領域を挾むことによ
って電気的に分割されている。
ここまでに定義された単位体は、隣接したソースライン
及びドレインラインに跨って作られた浮遊ゲートFの領
域を配置したサーマル酸化物01の層によって覆われて
いる。更にサーマル酸化物01が、又、前記領域F−t
−覆っており、又、前記層の上に領域Fと共に多結晶シ
リコンで作られたコントロールゲートGの平行するライ
ンを配設し、且つ自己配列する。デボジフトされた酸化
物層02は、定義された一連の構造、基本的にはソース
S1又はS2の一つのラインで仕立てたソース、ドレイ
ンDの一つのラインで仕立たドレイン、一つの浮遊ゲー
トF且つゲー)Gの一つのラインで仕立たゲートによっ
てそれぞれが構成されたメモリセ・ルCのマトリクス部
分を覆っている。
及びドレインラインに跨って作られた浮遊ゲートFの領
域を配置したサーマル酸化物01の層によって覆われて
いる。更にサーマル酸化物01が、又、前記領域F−t
−覆っており、又、前記層の上に領域Fと共に多結晶シ
リコンで作られたコントロールゲートGの平行するライ
ンを配設し、且つ自己配列する。デボジフトされた酸化
物層02は、定義された一連の構造、基本的にはソース
S1又はS2の一つのラインで仕立てたソース、ドレイ
ンDの一つのラインで仕立たドレイン、一つの浮遊ゲー
トF且つゲー)Gの一つのラインで仕立たゲートによっ
てそれぞれが構成されたメモリセ・ルCのマトリクス部
分を覆っている。
メモリマトリクスは、第1図〜第3図に示したように、
予め、確立されたスペース■と共に、又メタライゼーシ
ョンラインと接続して用いられ、順次に1つの側に他を
置く複数の部分から成っている。前記メタライゼーショ
ンラインと接続する目的は、N1拡散の高い固有抵抗の
ためにソースライン及びドレインラインに沿って電位の
変化を制限するためである。
予め、確立されたスペース■と共に、又メタライゼーシ
ョンラインと接続して用いられ、順次に1つの側に他を
置く複数の部分から成っている。前記メタライゼーショ
ンラインと接続する目的は、N1拡散の高い固有抵抗の
ためにソースライン及びドレインラインに沿って電位の
変化を制限するためである。
前記スペースの一つば、第4図及び第5図に示さており
、ソースラインのために、ゲートラインGに平行して配
列された一対のメタライゼーションラインMS及びMS
2を提供し、コンタクト領域C3工及びC32によって
、それぞれソースラインS1及びS2に電気的に接続さ
れる。ドレインラインのために前記ドレインライン上に
重ねられたメタライゼーションラインMDが投けられ(
第3図)、前記スペース中に含まれる接続域CDでショ
ートサーキット機能で、電気的に接続され、多結晶性シ
リコン又は珪化物の線条SDを接続することによって両
者が接続されている。
、ソースラインのために、ゲートラインGに平行して配
列された一対のメタライゼーションラインMS及びMS
2を提供し、コンタクト領域C3工及びC32によって
、それぞれソースラインS1及びS2に電気的に接続さ
れる。ドレインラインのために前記ドレインライン上に
重ねられたメタライゼーションラインMDが投けられ(
第3図)、前記スペース中に含まれる接続域CDでショ
ートサーキット機能で、電気的に接続され、多結晶性シ
リコン又は珪化物の線条SDを接続することによって両
者が接続されている。
前記スペースの一つは、第4図及び第5図に示す解決例
には、ソースラインS1及びS2並びにメタライゼーシ
ョンラインMSI及びMS2との間に自己配列接続C3
I及びC52の形成を提供される第6図中に示されたも
のが好ましい。このシステムで、接続部の大きさが低減
され、そしてメタライゼーションライン及びこれら自身
の接続のために設計されたスペースのため、その接続部
が存在する。加えて、各ソースラインは、第4図のよう
に総ての二つのスペースの代りに各スペースIでメタラ
イゼーションコンタクトを持つ。このスペースの不足は
、メタライゼーションコンタクトなしで、第1図に示し
たようにマトリクス部分Mの複数体のソースラインか又
は隣接するメモリ部分Mの他の複数体のソースラインか
の何れかを除外する。
には、ソースラインS1及びS2並びにメタライゼーシ
ョンラインMSI及びMS2との間に自己配列接続C3
I及びC52の形成を提供される第6図中に示されたも
のが好ましい。このシステムで、接続部の大きさが低減
され、そしてメタライゼーションライン及びこれら自身
の接続のために設計されたスペースのため、その接続部
が存在する。加えて、各ソースラインは、第4図のよう
に総ての二つのスペースの代りに各スペースIでメタラ
イゼーションコンタクトを持つ。このスペースの不足は
、メタライゼーションコンタクトなしで、第1図に示し
たようにマトリクス部分Mの複数体のソースラインか又
は隣接するメモリ部分Mの他の複数体のソースラインか
の何れかを除外する。
その結果一つのスペースと次のスペースとの間のゲート
ライン、したがって幾つかのメモリセルの数が、より大
きくなる。
ライン、したがって幾つかのメモリセルの数が、より大
きくなる。
本発明の書込み方法は、図中に示されたメモリマトリク
スの使用は、次の書込み方法が要求される。書込みのた
めに選ばれたセルは、第1図中にC゛によって示された
ものであるとすると、対応するドレインラインD及び対
応するゲートラインGは、正の電圧源に接続され、そし
て他の総てのドレインが浮遊したままとし、又、総ての
他のゲートラインはアースされる。対応するソースライ
ンS2は、同じ複数体の別のソースラインS2の総てと
共にこれらに接続されているメタライゼーションMS2
を通じてアースするために順次接続され、メタライゼー
ションラインMSIによって内部接続された他の複数体
のソースラインS1の総ては浮動のまま残される。この
方法では、選ばれたセルC゛ は、正の電位のドレイン
及びコントロールゲート、アースされたソースを持ち、
それで書込みが達成される。異なるゲートラインのセル
は、これらの元の状態のまま残る。同様に、セルC°に
対応するドレインラインと、セルC′に対応する一つと
して同じ複数体S2の最も近いソースラインとの間の同
じゲートライン上に配置される。このとき、3つのセル
が、一連の電気的に接続されており、それだからトラバ
ースされたセルに書き込みするのにあまり弱い電流によ
ってトラバースされるからである。
スの使用は、次の書込み方法が要求される。書込みのた
めに選ばれたセルは、第1図中にC゛によって示された
ものであるとすると、対応するドレインラインD及び対
応するゲートラインGは、正の電圧源に接続され、そし
て他の総てのドレインが浮遊したままとし、又、総ての
他のゲートラインはアースされる。対応するソースライ
ンS2は、同じ複数体の別のソースラインS2の総てと
共にこれらに接続されているメタライゼーションMS2
を通じてアースするために順次接続され、メタライゼー
ションラインMSIによって内部接続された他の複数体
のソースラインS1の総ては浮動のまま残される。この
方法では、選ばれたセルC゛ は、正の電位のドレイン
及びコントロールゲート、アースされたソースを持ち、
それで書込みが達成される。異なるゲートラインのセル
は、これらの元の状態のまま残る。同様に、セルC°に
対応するドレインラインと、セルC′に対応する一つと
して同じ複数体S2の最も近いソースラインとの間の同
じゲートライン上に配置される。このとき、3つのセル
が、一連の電気的に接続されており、それだからトラバ
ースされたセルに書き込みするのにあまり弱い電流によ
ってトラバースされるからである。
本発明のメモリマトリクスは、以上のように構成するこ
とにより、従来の対称的な基本的MO3で作られたEP
ROMより小型化、セル密度及びコンパクト化の問題を
解決し、従来より遥かに必要面積を小さくすることがで
き、その書く込み方法を以上に説明した構成とすること
によって正確に行うことができるので、実用上有利に使
用することができる。
とにより、従来の対称的な基本的MO3で作られたEP
ROMより小型化、セル密度及びコンパクト化の問題を
解決し、従来より遥かに必要面積を小さくすることがで
き、その書く込み方法を以上に説明した構成とすること
によって正確に行うことができるので、実用上有利に使
用することができる。
第1図は一実施例によるメモリマトリクス部分の平面図
、第2図は第1図の■−■断面図、第3図は第1図のm
−at断面図、第4図はコンタクト及びメタライゼーシ
ョンラインの配置の概要を示す平面図、第5図は第4図
のV−V断面図、第6図は第4図の別の実施例による平
面図である。 01・・・サーマル酸化物、02・・・デポジットされ
た酸化物、C・・・MOSセル、C”・・・選ばれたセ
ル、CD・・・コンタクト領域、CS1.C52・・・
コンタクト領域、D・・・ドレインライン、F・・・浮
遊ゲート、G・・・コントロールゲート、M・・・メモ
リマトリクス、MO,MSl、MS2・・・メタライゼ
ーションライン、Sl。 S2・・・ソースライン、SD・・・ストリップ、SS
・・・基板。
、第2図は第1図の■−■断面図、第3図は第1図のm
−at断面図、第4図はコンタクト及びメタライゼーシ
ョンラインの配置の概要を示す平面図、第5図は第4図
のV−V断面図、第6図は第4図の別の実施例による平
面図である。 01・・・サーマル酸化物、02・・・デポジットされ
た酸化物、C・・・MOSセル、C”・・・選ばれたセ
ル、CD・・・コンタクト領域、CS1.C52・・・
コンタクト領域、D・・・ドレインライン、F・・・浮
遊ゲート、G・・・コントロールゲート、M・・・メモ
リマトリクス、MO,MSl、MS2・・・メタライゼ
ーションライン、Sl。 S2・・・ソースライン、SD・・・ストリップ、SS
・・・基板。
Claims (4)
- (1)シリコン基板上に、ドレインラインと交互に平行
して配置された第1及び第2の複数体のソースライン、
前記ソースライン及びドレインラインに跨る浮遊ゲート
領域、及び前記ソースライン及びドレインラインに直角
に展開し、且つその上に重ねられており、前記浮遊ゲー
ト領域とセルフアラインする平行なコントロールゲート
ラインから成ることを特徴とする対称性の基本MOSセ
ルを用いたEPROMメモリマトリクス。 - (2)それぞれの複合体のソースラインが、予めゲート
ラインと相隣るグループの間に確立され、スペース中の
ゲートラインと平行して配置された一対のメタライゼー
ションラインに結合され、又ドレインラインが前記の一
つのスペースと次のスペースとの間の前記ドレインライ
ン上に展開するメタライゼーションライン及び前記ソー
スラインとドレインラインとの間のメタライゼーション
コンタクトによってショートサーキットを作り、且つ前
記メタライゼーションラインが前記スペース中に在るこ
とを特徴とする特許請求の範囲第1項記載の対称性の基
本MOSセルを用いたEPROMメモリマトリクス。 - (3)メタライゼーションコンタクトがソースライン、
ドレインライン及びメタライゼーションラインによって
セルフアラインされるこを特徴とする特許請求の範囲第
2項記載の対称性の基本MOSセルを用いたEPROM
メモリマトリクス。 - (4)シリコン基体上に、平行するドレインラインに交
互に配置された第1及び第2の複数体のソースライン、
前記ソースライン及びドレインラインに跨ってフローテ
ィングゲート領域及び前記ソース及びドレインラインに
直角に展開され、その上に配置され、且つ前記フローテ
ィングゲート領域と自己配列する平行な制御ゲートライ
ンから成るメモリマトリクスの前記セルから選ばれた各
セルに対して、該セルに対応するゲートライン及びドレ
インラインの正の電圧源に接続し、前記の選ばれたセル
に対応するソースライン及び前記以外の複数体の他のソ
ースラインの総てのアース端子に接続し、他の複数体の
ソースラインの総てが前記正の電圧及びアースの間の中
間の電位にすることを特徴とする対称性の基本MOSセ
ルを用いたEPROMメモリマトリクスの書込み方法。
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