KR19980015756A - 반도체 장치의 커패시터 제조방법 - Google Patents

Abstract

반도체 장치의 커패시터 제조 방법이 개시되었다. 본 발명은 반도체 기판의 소정 영역을 노출시키는 층간 절연막 패턴을 형성하는 단계; 상기 층간 절연막이 형성된 기판 전면에 하부 전극을 형성하는 단계; 상기 하부 전극이 형성된 기판 전면에 실리콘 질화막을 형성하는 단계; 상기 실리콘 질화막이 형성된 기판 전면에 유전막을 형성하는 단계; 및 상기 유전막이 형성된 기판을 최소한 N2O 기체가 차지하는 분율이 90% 이상인 기체 분위기에서 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법을 제공한다. 본 발명에 의하면, 열처리 과정이 N2O 기체 분위기에서 행해지므로 상기 Si3N4 막이 SiOxNy 막으로 변태될 뿐만 아니라 유전막내의 누설 전류 운반체로 작용하는 산소 공공 및 탄소 성분의 불순물이 감소되어 커패시터의 누설 전류가 감소된다.

Description

반도체 장치의 커패시터 제조 방법

본 발명은 반도체 장치의 커패시터 제조 방법에 관한 것으로, 특히 열처리 분위기를 제어하여 누설전류를 감소시키는 반도체 장치의 커패시터 제조 방법에 관한 것이다.

메모리 셀의 면적 감소에 따른 셀 커패시턴스의 감소는 DRAM(dynamic random access memory)의 집적도 증가에 심각한 장애 요인이 된다. 이러한 셀 커패시턴스의 감소는 메모리 셀의 독출 능력을 저하시키고 소프트 에러율을 증가시킬 뿐 만 아니라 저전압에서의 소자 동작을 어렵게 만든다. 따라서 반도체 메모리 장치의 고집적화를 위해서는 셀 커패시터의 감소는 반드시 해결되어야 할 문제이다.

커패시터의 전하량(Q)은 커패시터의 커패시턴스(Capacitance; C)와 동작전압(V)의 곱으로 정해진다. 즉 Q = CV 이다. 따라서 동작전압이 낮아지고 있는 상태에서 특정량 이상의 전하량을 얻기 위해서는 커패시턴스를 크게 할 수 밖에 없다.

커패시턴스는 커패시터의 유효면적이 클수록, 유전체의 유전율이 클수록, 그리고 유전체의 두께가 얇을수록 커진다. 그러나 커패시터의 유효면적을 증가시키는 것은 반도체 장치의 집적도가 증가하여 셀 면적이 감소됨에 따라 많은 어려움이 있고, 유전체의 두께를 감소시키는 것도 물리적으로 한게가 있다.

따라서 최근에는 현재 널리 사용되고 있는 SiO2 보다 유전율이 큰 고유전 물질, 예컨데 Ta2O5, PZT, BST, BaTiO3 등에 대한 연구가 활발히 진행 중이다. 특히 Ta2O5는 성분이 간단하고 고유전율을 갖을 뿐만 아니라 강유전체의 경우와 같은 영구 쌍극자의 회전에 의한 피로(fatigue)가 생기지 않는 상유전체이기 때문에 많은 연구가 진행되고 있다. 이 Ta2O5 의 유전율은 증착조건이나 방법에 따라 다소 차이가 있지만 대체로 20-25 정도이다.

그러나 이러한 고유전 박막은 그 조성이 복잡하기 때문에 화학양론적 제어가 힘들어 치밀한 박막을 형성시키기가 어렵다. 따라서 벌크(bulk)에서와 같은 고유전율을 얻을 수 없을 뿐만 아니라 누설 전류도 많다. 특히 Ta2O5의 경우는 에너지 밴드 갭이 4eV로 SiO2의 11eV에 비하면 훨씬 작기 때문에 누설전류가 매우 크다. 따라서 Ta2O5의 경우에는 누설전류를 NO(Si3N4/SiO2)막 수준으로 줄이는 것이 소자에 적용하는데 있어서의 최대 현안 문제이다.

누설전류의 대표적인 원인은 산소 공공(oxygen vacancy)이나 기타 불순물에 의한 것이다. 이는 유전 박막 내의 산소 공공 및 기타 불순물이 전하 운반체로 작용하기 때문이다. 이러한 불순물로서 대표적인 것이 Ta2O5을 형성할 경우에 생기는 C 나 H 등의 불순물이다. 이는 Ta(OC2H5)5 와 O2를 반응 소스로하여 화학 기상 증착 방법에 의해 Ta2O5 를 증착하는 과정에서 생성된다.

이러한 누설 전류를 감소시키기 위하여 일반적으로 후속 열처리를 행한다. 특히 산소 공공을 감소시키기 위해서 O2 분위기에서 열처리하는 방법이 많이 행해진다. 그러나 산소 분위기에서 열처리할 경우에 실리콘으로 이루어진 커패시터의 하부 전극과 유전 박막 사이에 실리콘 산화물이 형성된다. 이는 누설 전류의 감소에 크게 기여한다.

그러나 이러게 형성된 실리콘 산화물은 유전율이 매우 작기 때문에 유전 박막과 직렬로 연결됨으로써 전체적인 유전율을 크게 감소시키는 문제가 있다. 따라서 유전막 증착 전에 NH3 기체를 이용하여 약 800℃ 의 고온에서 하부 전극인 실리콘의 표면을 질화시켜서 실리콘 질화물(Si3N4)로 이루어진 장벽층을 형성한다.

도 1 및 도 2는 종래 기술에 의한 커패시터 제조 방법을 설명하기 위한 단면도들이다.

도 1은 층간 절연막 패턴(15) 및 하부 전극(20)을 형성하는 단계를 설명하기 위한 단면도로서, 먼저 반도체 기판(10)상에 층간 절연막, 예컨데 산화물을 형성한다. 이어서 상기 반도체 기판(10)의 소정 영역을 노출시키도록 상기 층간 절연막을 패터닝하여 층간 절연막 패턴(15)을 형성한다. 다음에 상기 층간 절연막 패턴(15)이 형성된 기판 전면에 하부 전극(20), 예컨데 불순물이 도핑된 다결정 실리콘을 형성한다.

도 2는 질화막(25) 및 유전막(30)을 형성하고, 열처리하는 단계를 설명하기 위한 단면도로서, 먼저 상기 하부 전극(20)상에 실리콘 질화막(25)을 형성한다. 이는 열처리시 상기 하부 전극(20)상에 실리콘 산화물이 형성되는 것을 방지하기 위해서이다. 이어서 상기 질화막(25)이 형성된 기판 전면에 산화물 유전체(30), 예컨데 Ta2O5 막을 형성한다. 다음에 상기 유전막(30)이 형성된 반도체 기판을 O2 기체 분위기에서 열처리한다. O2 기체 분위기에서 열처리를 행하였으므로 상기 유전막(30)내의 산소 공공이 감소되어 산소 공공에 기인하는 누설 전류가 감소한다. 그러나 상기 실리콘 질화막(25)은 그 특성상 실리콘 산화막보다 누설 전류가 크다. 따라서 궁극적으로 커패시터의 누설 전류는 크게 감소되지는 않는다.

상술한 바와 같이 종래 기술에 의한 반도체 장치의 커패시터 형성 방법에 의하면, 상기 실리콘 질화막(25)에 의해서 상기 하부 전극(20)과 유전막(30)사이에 실리콘 산화물이 형성되는 것을 방지할 수 있지만 상기 실리콘 질화막(25) 자체의 누설 전류가 크기 때문에 열처리를 행하더라도 전체적인 커패시터의 누설 전류는 종래의 NO 막보다 매우 크다.

따라서 본 발명의 목적은 열처리 분위기를 통해 커패시터의 누설 전류를 감소시키는 반도체 장치의 커패시터 형성 방법을 제공하는 데 있다.

도 1 및 도 2는 종래 기술에 의한 커패시터 제조 방법을 설명하기 위한 단면도들이다.

도 3 및 도 4는 본 발명의 실시예에 의한 커패시터 제조 방법을 설명하기 위한 단면도들이다.

상기 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 층간 절연막을 형성하는 단계; 상기 반도체 기판의 소정 영역을 노출시키도록 상기 층간 절연막을 패터닝하여 층간 절연막 패턴을 형성하는 단계; 상기 층간 절연막이 형성된 기판 전면에 하부 전극을 형성하는 단계; 상기 하부 전극이 형성된 기판 전면에 실리콘 질화막을 형성하는 단계; 상기 실리콘 질화막이 형성된 기판 전면에 유전막을 형성하는 단계; 및 상기 유전막이 형성된 기판을 최소한 N2O 기체가 차지하는 분율이 90% 이상인 기체 분위기에서 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법을 제공한다.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.

도 3 및 도 4는 본 발명의 실시예에 의한 커패시터 제조 방법을 설명하기 위한 단면도들이다.

도 3은 층간 절연막 패턴(115) 및 하부 전극(120)을 형성하는 단계를 설명하기 위한 단면도로서, 먼저 반도체 기판(110)상에 층간 절연막, 예컨데 산화물을 형성한다. 이어서 상기 반도체 기판(10)의 소정 영역을 노출시키도록 상기 층간 절연막을 패터닝하여 층간 절연막 패턴(15)을 형성한다. 다음에 상기 층간 절연막 패턴(15)이 형성된 기판 전면에 하부 전극(120), 예컨데 불순물이 도핑된 다결정 실리콘을 형성한다.

도 4는 질화막(125) 및 유전막(130)을 형성하고 열처리하는 단계를 설명하기 위한 단면도로서, 먼저 상기 하부 전극(120) 패턴 상에 실리콘 질화막(125)을 형성한다. 이는 열처리시 상기 하부 전극(120)상에 실리콘 산화물이 형성되는 것을 방지하기 위해서이다. 이어서 상기 질화막(125)이 형성된 기판 전면에 산화물 유전막(130), 예컨데 Ta2O5 막을 형성한다.

다음에 상기 유전막(130)이 형성된 반도체 기판을 N2O 기체 분위기에서 열처리한다. 여기서 상기 N2O가 차지하는 분율은 적어도 90% 이상인 것이 바람직하다. 또한 이 한도 내에서 소량의 O2 를 함유하는 것도 무방하다. 열처리 과정을 통해 상기 실리콘 질화막(125)은 상기 N2O 기체와 반응하여 SiOxNy 막으로 변태한다. 이는 종래의 O2 기체보다 N2O 기체가 더 쉽게 상기 실리콘 질화막(125)과 반응하기 때문이다. 이 SiOxNy 막은 Si3N4 보다 더 치밀하여 누설 전류가 더 작다.

N2O 기체 분위기는 산소 성분도 포함하고 있으므로 산소 분압에 의해 상기 유전막(130)에 포함된 산소 공공도 감소 시킬 수 있다. 뿐만 아니라 상기 유전막(130)이 Ta2O5 막인 경우에는 Ta2O5 막 형성시에 불순물로 포함된 탄소 성분이 제거된다. 이는 탄소가 N2O 기체와 쉽게 반응하기 때문이다.

이와 같이 N2O 기체 분위기에서 열처리함으로서 상기 실리콘 질화막이 SiOxNy 막으로 변태될 뿐만 아니라 상기 유전막(130)내의 산소 공공 및 불순물로 함유된 탄소 성분이 감소되어 커패시터의 누설 전류가 감소된다.

이상 상술한 바와 같이 본 발명의 실시예에 의하면, 열처리 과정이 N2O 기체 분위기에서 행해지므로 상기 Si3N4 막이 SiOxNy 막으로 변태될 뿐만 아니라 유전막내의 누설 전류 운반체로 작용하는 산소 공공 및 탄소 성분의 불순물이 감소되어 커패시터의 누설 전류가 감소된다.

본 발명은 상기 실시예에만 한정되지 않으며, 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.

Claims (4)

1. 반도체 기판 상에 층간 절연막을 형성하는 단계;

   상기 반도체 기판의 소정 영역을 노출시키도록 상기 층간 절연막을 패터닝하여 층간 절연막 패턴을 형성하는 단계;

   상기 층간 절연막이 형성된 기판 전면에 하부 전극을 형성하는 단계;

   상기 하부 전극이 형성된 기판 전면에 실리콘 질화막을 형성하는 단계;

   상기 실리콘 질화막이 형성된 기판 전면에 유전막을 형성하는 단계; 및

   상기 유전막이 형성된 기판을 최소한 N2O 기체가 차지하는 분율이 90% 이상인 기체 분위기에서 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
2. 제 1항에 있어서, 상기 유전막은,

   Ta2O5인 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
3. 제1 항에 있어서, 상기 열처리는,

   800℃ - 900℃에서 행하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
4. 제1 항에 있어서, 상기 기체 분위기는,

   N2 와 O2의 혼합 기체 분위기인 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.