KR100557954B1 - 반도체소자의 캐패시터 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 캐패시터 형성방법을 개시한다. 개시된 발명은 반도체기판에 하부전극을 형성하는 단계; 상기 하부전극상에 질화막을 형성하는 단계; 상기 질화막에 PH3 도핑을 실시하는 단계; 상기 도핑처리된 질화막 표면을 산화시키는 단계; 상기 산화처리된 질화막상에 유전체막을 형성하는 단계; 및 상기 유전체막상에 상부전극을 형성하는 단계를 포함하여 구성된다.
Description
도 1는 종래기술에 따른 NO 캐패시터의 하부전극이 산화되는 것을 보여 주는 단면사진으로, (a)는 산화발생후의 캐패시터상부, (b)는 상부전극 증착후의 단면 SEM사진, (c)는 상부전극 증착후의 단면 TEM사진,
도 2는 종래기술에 따른 캐패시터 하부전극의 산화발생 메카니즘을 나타내는 사진,
도 3a 내지 도 3g는 본 발명에 따른 반도체소자의 캐패시터 형성방법을 설명하기 위한 공정별 단면도,
도 4는 본 발명에 따른 반도체소자의 캐패시터 하부전극이 산화되지 않은 경우의 단면사진으로, (a)는 산화공정후의 캐패시터상부, (b)는 상부전극 증착후의 단면 SEM사진, (c)는 상부전극 증착후의 단면 TEM사진,
* 도면의 주요 부분에 대한 부호의 설명 *
31 : 하부전극 33 : 질화막
33a : 산화처리된 질화막 35 : PH3 도핑공정
37 : O2 처리공정 39 : 유전체막
41 : 후속 열처리 43 : 상부전극
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로서, 보다 상세하게는 유전체막 증착 후처리시에 캐패시터의 하부전극이 산화되는 것을 방지하여 비트 패일(bit fail)을 개선시키고 수율을 증가시킬 수 있는 반도체소자의 캐패시터 형성방법에 관한 것이다.
현재 양산중인 소자에서는 캐패시터의 소자에 필요한 충전용량에 있어 캐패시터의 표면적을 증가시켜 이를 충족시켜 왔다.
그러나, 64M 디램급 이상의 고집적 반도체소자는 집적도 증가에 따라 셀면적은 급격하게 축소되는데, 디바이스의 특성을 이정하게 유지하려면 축소된 셀면적에도 불구하고 일정량 이상의 캐패시턴스를 확보해야 한다.
이에 따라 셀동작에 필요로 하는 일정량 이상의 전하보전용량의 확보를 위해서 다양한 3차원 전하저장전극 구조를 사용하며, 여기에 NO 다층으로써 최대한 얇은 유전막을 증착시켜 이용하거나, 고유전 특성의 재료인 Ta2O5, BST 등의 재료를 사용하기도 한다.
하지만, 유전막 두께의 감소한계에 따라 도입된 고유전 특성의 재료는 반도체소자에 적용하기에는 아직 해결해야 할 문제점이 많다.
상기의 NO 다층이나, Ta2O5, TaON의 고유전체를 이용함에 있어 하부전하 저장전극과 유전체와의 계면처리에 있어 현재까지의 기술에 있어서는 그 한계가 있다. 즉, 유전체의 두께를 감소시켜 캐패시턴스를 증가시킬 경우 이에 따른 문제로서 전계(electric field)의 증가에 의한 누설전류, 절연파괴전압(breakdown voltage)등이 열화하며, 더불어 수율을 감소시키는 요인이 된다.
이와 더불어, 도 2에서와 같이, 현 NO 캐패시터에서는 NO유전체박막이 그 한계에 다달아 캐패시터의 상부에서 국부적으로 얇아진 질화 박막을 통해 후속 산화공정시 산소의 침투에 의해 하부전극이, 도 1에서와 같이, 산화되는 현상이 발생하고 있어 양산시 마진을 확보하기 어려운 상태이다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 유전체막 증착 후처리시에 캐패시터의 하부전극이 산화되는 것을 방지 하여 비트 패일(bit fail)을 개선시키고 수율을 증가시킬 수 있는 반도체소자의 캐패 시터 형성방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 캐패시터 형성방법 은, 반도체기판에 하부전극을 형성하는 단계; 상기 하부전극상에 질화막을 형성하는 단계; 상기 질화막에 PH3 도핑을 실시하는 단계; 상기 도핑처리된 질화막 표면을 산화시키는 단계; 상기 산화처리된 질화막상에 유전체막을 형성하는 단계; 및 상기 유전체막상에 상부전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로 한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 캐패시터 형성방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 3a 내지 도 3g는 본 발명에 따른 반도체소자의 캐패시터 형성방법을 설명 하기 위한 공정별 단면도이다.
도 4는 본 발명에 따른 반도체소자의 캐패시터 하부전극이 산화되지 않은 경우의 단면사진으로, (a)는 산화공정후의 캐패시터상부, (b)는 상부전극 증착후의 단면 SEM사진, (c)는 상부전극 증착후의 단면 TEM사진이다.
본 발명의 일실시예에 따른 반도체소자의 캐패시터 형성방법은, 도 3a에 도시된 바와같이, 폴리실리콘층 또는 MPS 전극을 이용한 3차원 (즉, 실린더형, 오목형 등등) 캐패시터 구조를 형성하기 위해 반도체기판(미도시)상에 하부전극(31)을 형성한다.
그다음, 도 3b에 도시된 바와같이, 상기 하부전극(31)이 형성된 반도체기판(미도시)에 세정공정을 진행한다. 이때, 상기 하부전극(31)의 세정공정시에 SC-1, HF+ SC-1, BOE, BOE+SC-1중에서 하나를 선택하여 세정공정에 이용한다.
이어서, 도 3b에 도시된 바와같이, 세정공정을 진행한후 상기 하부전극(31)상에 플라즈마 NH3 질화공정, 열적 NH3 질화공정 또는 LPCVD 질화막 증착공정에 의해 얇은 질화막(33)을 약 5∼30Å 두께로 형성한다. 이때, 상기 열적 NH3 질화공정 은 600∼850℃ 온도, 바람직하게는 700∼800℃ 온도하에서 진행한다. 또한, 캐패시터 상부 절연산화막을 통해 질화처리하므로써 후속 유전체 증착시에 우수한 막질의 유전체를 형성하여 캐패시터 상부 절연 산화막을 통한 하부전극의 산화를 억제한다.
그다음, 도 3c에 도시된 바와같이, 상기 얇은 질화막(33)상에 PH3 도핑공정(35)을 진행하여 질화막을 통해 하부전극(31)으로의 인(phosphorous) 농도를 증가시킨다. 이때, 상기 하부전극의 PH3 도핑은 플라즈마 PH3도핑, 열적 PH3
도핑, 또는 POCl3 도핑등으로 진행한다. 또한, 상기 열적 PH3 도핑은 500℃ 온도이상에서 진행한다.
이어서, 도 3d에 도시된 바와같이, 상기 PH3 도핑공정(35)을 수행한 장치에서 인시튜로 산소처리공정(oxygen treatment)을 진행하여 상기 얇은 질화막(33)의 표면을 산화시킨다. 이때, 상기 얇은 질화막의 산화처리공정은, 플라즈마를 이용한 산화(plasma enhanced oxidation), LP산화(oxidation) 또는 AP산화(oxidation)를 통해 진행한다. 그리고, 상기 얇은 질화막(33)의 산화공정은 질화막의 표면 패시베이션 또는 약 15Å 이내의 두께로 진행한다.
또한, 얇은 질화막(33)을 약간(slightly) 산화시키므로써 질화막의 유전율을 낮추지 않고 실리콘질화막내의 핀홀(pin hole) 및 트랩 사이트(trap site) 등의 결함을 제거하여 홀전류(hole current)를 억제하므로써 누설전류를 감소시키고 절연파괴전압(breakdown voltage)을 증가시킨다.
이와 더불어, 산화된 얇은 질화막은 실리콘질화막보다 산소에 대한 산화저항성이 우수하기 때문에 유전체 증착후 후속 열처리 즉, ONO캐패시터에서는 실리콘질화막(유전체)의 열적산화, TaON 이나 Ta2O5 캐패시터에서는 N2O 처리, Al
2O3 유전체의 후처리에 의한 산화저항성이 종래의 방법보다 우수하여 하부전극인 도프트 Si으로의 산소 확산을 억제하여 유전특성의 저하를 방지한다.
이어서, 도 3e에 도시된 바와같이, 상기 산화처리된 질화막(33a)상에 유전체막(39)을 증착한다. 이때, 상기 유전체막(39)으로는 NO(nitride/oxide) 다층, TaON, Ta2O5, Al2O3 또는 Al2O3+HfO 복합층을 사용한다.
그다음, 도 3f에 도시된 바와같이, 핀홀(pin hole) 및 산소 베이컨시(oxygen vacancy) 등의 결함을 제거 또는 결정화하여 유전특성을 개선하기 위해, 상기 유전체막(39)에 후속 열처리(post treatment)공정(41)을 수행한다. 이때, 상기 유전체막의 후속 열처리공정은 O2, N2O, NO 또는 O3 등을 이용한다.
이어서, 도 3g에 도시된 바와같이, 후처리공정(41)을 진행한후 상기 유전체막(41)상에 상부전극(43)을 증착하여 캐패시터 제조공정을 완료한다.
이러한 제조공정을 통해 완성된 캐패시터의 산화발생 여부를 도 4에서와 같이 확인한 결과 도 2에 도시된 기존의 경우에 비해 하부전극에 산화발생이 거의 나타나지 않음을 확인할 수 있다.
한편, 본 발명은 실리콘질화막을 유전박막으로 적용하는 트렌치형, 오목형 및 실린더형의 모든 구조의 캐패시터에 적용할 수 있다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 캐패시터 형성방법에 의하면, 하부전극과 유전체계면에 인시튜 질화처리, PH3 도핑 및 산화된 질화막을 형성하므로써 하부전극과 유전체의 계면에 핀홀 및 트랩 사이트 등의 결함을 제거하여 캐패시터에 인가 바이어스가 가해질 때 홀전류를 억제하여 누설전류를 감소시키며, 절연파괴전압을 증가시킨다.
또한, 캐패시터의 하부전극의 Si과 캐패시터 상부 절연산화막의 표면을 질화처리하므로써 계면특성을 개선하여 균일하고 우수한 막질의 유전체를 형성할 수 있어, 후속 열처리공정에 의해 산소의 산화배리어로 작용하여 하부전극으로의 산소침투를 방지할 수 있고 하부전극의 산화를 억제하므로써 비트패일(bit fail)을 개선할 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (14)
- 반도체기판에 하부전극을 형성하는 단계;상기 하부전극상에 질화막을 형성하는 단계;상기 질화막에 PH3 도핑을 실시하는 단계;상기 도핑처리된 질화막 표면을 산화시키는 단계;상기 산화처리된 질화막상에 유전체막을 형성하는 단계; 및상기 유전체막상에 상부전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 제1항에 있어서, 상기 질화막을 형성전에 세정공정을 실시하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 제2항에 있어서, 상기 세정공정시에 SC-1, HF+ SC-1, BOE, BOE+SC-1중 에서 하나를 선택하여 이용하는 것을 특징으로하는 반도체소자의 캐패시터 형성 방법.
- 제1항에 있어서, 상기 질화막은 플라즈마 NH3 질화공정, 열적 NH3 질화공정 또는 LPCVD 질화막 증착공정에 의해 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 제4항에 있어서, 상기 질화막은 5∼30Å 두께로 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 제1항에 있어서, 상기 PH3 도핑공정은 플라즈마 PH3도핑, 열적 PH3 도핑, 또는 POCl3 도핑으로 진행하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 제6항에 있어서, 상기 열적 PH3 도핑공정은 500℃ 온도에서 진행하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 제1항에 있어서, 상기 질화막 산화공정은 플라즈마를 이용한 산화(plasma enhanced oxidation), LP산화(oxidation) 또는 AP산화(oxidation)에 의해 진행하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 제8항에 있어서, 상기 산화공정은 질화막표면 패시베이션 또는 15Å의 두께로 진행하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 제1항에 있어서, 상기 질화공정, PH3공정, 산화처리공정은 인시튜로 진행하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 제10항에 있어서, 상기 유전체막은 NO(nitride/oxide) 다층, TaON, Ta2O5, Al2O3 또는 Al2O3+HfO 복합층을 사용하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 제10항에 있어서, 상기 유전체막 형성후 후속 열처리공정을 진행하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 제12항에 있어서, 상기 후속 열처리공정시에 O2, N2O, NO 또는 O3 을 이용하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 제4항에 있어서, 상기 열적 NH3 공정은 600∼850℃ 온도에서 진행하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
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