JPH0368141A - 半導体メモリ用絶縁膜の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、半導体メモリ田絶碌嘆の製造方法に関する
。さらに詳しくは、ＤＲＡＭのような半導体メモリのキ
ャパシタ構成用絶縁、摸を形成する方法であって、こと
に高集積化メモリ用に適した絶縁薄膜の形成方法に関す
る。

（ロ）従来の技術 半導体メモリの高集積化に伴い、メモリ絶縁膜の薄膜化
か進んでいる。従来、メモリ絶縁膜として熱酸化Ｓ　ｉ
、　Ｏを膜が用いら乙てきたが、高集積化のために要求
される１００大以下の膜厚では、多結晶シリコン上の熱
酸化５ｉＯｚ膜は、膜厚が不均一であるために、電界集
中が起こり、信頼性が低下する。

そこで、現在、１００Å以下薄いメモリ絶縁膜は＠層構
造にすることで信頼性を高めており、以下のように積層
膜の一部としてＣＶＤによる窒化ケイ素（ＳｉＮ）膜が
用いられている。

ＳｉＮ膜は、多結晶シリコン上においても良好な厚みの
均一性を有するが、ピンホールが多く、プールフレンケ
ル型電導を示すため、リーク電流特性は、そのままでは
５ｉｏ２＠に比へ劣っている。そこで５ｉＮＩ［のピン
ホールをふさぐために、Ｓ　Ｌ　Ｎ膜の表面を熱酸化法
で１０〜３０大酸化した酸化ケイ素／窒化ケイ素積層膜
や、その下層に無酸化Ｓｉ０ｇ膜を備えた酸化ケイ素／
窒化ケイ素／酸化ケイ素積ＲＩＫがメモリ用絶縁膜とし
て提案されており（米国特許第４２４００９２号明細書
；Ｊ。

Ｙｕｇａｍｉ　ｅＬ　ａｔ、、　”１ｎＬｅｒ−ｆ’ｏ
ｌｙ　５ｉＯｔ／５ｉｓＮ、ＣａｐａｃｉＬｏｒ　Ｆｉ
ｌｍｓ　５ｎｍ　Ｔｈ１ｃｋ　ｆｏｒ　Ｄｅｅｐ　Ｓｕ
ｂｍｉｃｒｏｎ　ＬＳＩ５”Ｅｘｔｅｎｄｅｄ　　Ａｂ
ｓｔｒａｃｔｓ　　ｏ［’　　ｔｈｅ　　２０ｔｈ（１
９８８Ｉｎｔｅｒｎａｔｉｏｎａｌ）　Ｃｏｎｆｅｒｅ
ｎｃｅ　ｏｎ　５ｏｌｉｄ　５ｔａｔｅ　Ｄｅｖｉｃｅ
ｓａｎｄ　’４ａｔｅｒｉａｌｓ、　Ｔｏｋｙｏ、　１
９８８．　ｐｐ、　［７３−１７６＋　Ｊ、Ｍｉｔｓｕ
ｈａｓｈｉ　ｅｔ　ａｌ、“ＴＤＤＢ　Ｍｅａｓｕｒｅ
ｍｅｎｔｓ　ｏ「Ｓｉｎ。

Ｇａｔｅ　ａｎｄ　５ｉＯｔ／５ｉＪｎ／５ｉＯｔ　Ｇ
ａｔｅ　５ｔｒｕｃｔｕｒｅ’　ＩＪｔｅｎｄｅｄ　Ａ
ｂｓｔｒａｃｔｓ　ｏｆ　ｔｂｅ　Ｌ７ｔｈ　Ｃｏｎｆ
ｅｒｅｎｃｅ　ｏｎＳｏｌｉｄ　５ｔａｔｅ　Ｄｅｖｉ
ｃｅｓ　ａｎｄ　Ｍａｔｅｒｉａｌｓ、　Ｔｏｋｙｏ。

１．９８５．　ｐｐ、２６７−２７０）　、現在、１Ｍ
ビットＤＲＡＭや４ＭビットＤＲＡＭにおいては、酸化
ケイ素／窒化ケイ素／酸化ケイ素構造の積層膜が用し）
られ（ハ）発明が解決しようとする課題 一般にメモリ絶縁膜を積層化すると、信頼性は向上する
が、キャバンター直列接続の構造になるので容量が低下
する。上記ＳｉＮ膜も、表面を酸化することて酸化ケイ
素膜／窒化ケイ素膜構造となり絶縁破壊耐圧などの信頼
性は向上するが、同時に容量の低下が避けられない。こ
の容量の低下は、半導体メモリの誤動作を招き、信頼性
を低下させろ。

この発明は、上記問題を解消すべくなされたものであり
、より薄膜化さ°れた高電気容量を有する半導体メモリ
用絶縁膜を提供することを一つの目的とする。

（ニ）課題を解決するための手段及び作用上記観点から
、鋭意研究の結果、窒化ケイ素膜の表面に、熱酸化によ
る酸化ケイ素膜の形成及びこの後の酸化ケイ素膜のエツ
チング除去からなる処理を施すことにより、窒化ケイ素
膜に対し、絶縁破壊耐圧特性を劣化させることなく、リ
ーク電流を低減させ、ＴＤＤＢ信頼性を向上させ絶縁膜
容量を増加させることかできることか見出されｆこ。

かくしてこの発明によれば、基板上にＣＶＤ法で窒化ケ
イ素膜を形成し、この窒化ケイ素膜の表面を酸化してこ
の窒化ケイ累積とに酸化ケイ素層を形成し、次いでこの
酸化ケイ素層をエツチング除去して改良された窒化ケイ
素膜を得ることからなる半導体メモリ用絶縁膜の製造方
法が提供される。

この発明において、まず、窒化ケイ素膜が半導体メモリ
構成用の種々の基板上に形成される。ここで基板として
は、典型的には、シリコンウエノ連多結晶シリコン層を
積層したシリコンウエハやこれら表面に、５ｉＯｚやＴ
ａ２０ｉのような酸化物層を形成してなるものが含まれ
る。例えば、表面ニＳ　Ｉ　Ｏｔ　′ＰＴ　ａ　ｔ　Ｏ
ｓ層を形成してなる基板を用いた際には、窒化ケイ素（
以下、ＳｉＮと略す）／　Ｓ　ｆ　Ｏを構造又はＳｉＮ
／ＴａｔＯｓ構造のキャパシタが構成されることが理解
されるべきである。

上記のごとき基板表面の酸化層は、絶縁耐圧を向上すべ
く意図的に形成される乙ののみな与ず、多結晶シリコン
層形戊時に表面に形成されるＳｉｎ１層のような、不可
避的に形成されるものがある。とくに高い絶縁耐圧が要
求されろ場合には、このような酸化層を有する基板を用
いるのが適している。しかし、キャパシタの膜厚を減少
しかっ５ＩＯｙＳｉＮ界面でのチャージトラップによっ
て生じるＴ　Ｄ　Ｄ　Ｂ　（ＴｉｌＩｌｅ　Ｄｅｐｅｎ
ｄｅｄ　ＤｉｅｌｅｃｔｒｉｃＢｒｅａｋｄｏｗｎ　）
信頼性を向上させる点からは、かかる酸化層がない基板
を用いるのか好ましい。この点で、飼えば、多結晶シリ
コン層を積層したシリコンウエハを基板として用いた場
合には、ＳｉＮ膜の形成前に、多結晶シリコン層上の５
ｉｎｓ膜（自然酸化膜）はエツチング除去されるのが適
している。

上記基板上へのＳｉＮ膜の形成は、公知のドライエツチ
ング法によって行われろ。通常、窒素源としてのアンモ
ニア又は窒素と、ケイ素源としてのシランまたはその誘
導体（例えば、ＳｉＨ＊ＳｔＨ＋Ｃ１ｔ、５ｔＣ１４等
）を原料ガスとじて用いるＣＶＤ法が適しており、こと
に減圧ＣＶＤ法が好ましい。この際の形成温変：よ６０
０〜８００℃とするのが適している。かかる５ｉＮｔ［
の厚み：よ、最終的にこの膜を含んで構成さｎろキャパ
シタが、所定の絶縁耐圧及び電気容量を有するように調
整されろ。通常、３０〜８０　Ａ　（Ｓ　ｉ　Ｏを換算
膜厚：ＩＩ電気容量点、で等しいＳ　ｉ　Ｏｔｍ墜）と
するのが適している。

このＳｉＮ膜の表面酸化は、熱酸化法で行われ、通常の
湿式熱酸化法で行うのが好ましい。二の湿式熱酸化は、
通常、スチーム雰囲気下でＳｉＮ膜表面を８５０〜１１
００℃で熱処理することにより行うことができる。この
際、雰囲気中に：よＨＣＩ等の酸性ガスが含まれていて
もよい。表面Ｓ　ｉ　Ｏを層の形成厚みは、約ＩＯ大以
上とするのが適しており、ＳｉＮ膜の耐酸化性の面から
２０大以内とすべきである。　この発明においては、上
記表面５ｉＯｔ層の形成後、このＳ　ｉ、　Ｏを層のエ
ツチング除去処理が行われる。エツチング除去処理は、
湿式エツチング、乾式エツチング（例え１ｆ、イオンビ
ームエツチングやＲＩＥ）のいず乙によって行ってもよ
いか、５ｉＯｚに対してエツチング選択性か高いエツチ
ング液を用いた湿式エツチングを適用するのが好ましい
。

ここで、上記エツチング液としては、フッ化水素系エツ
チング液が好ましく、この例としては、フッ化水素酸自
体やフッ化水素とフッ化アンモニウムとのｄ含水溶液が
挙げられる。かかるエツチング液を用いる場合、ＨＦ３
度として約０．５〜５ｗｔ％のものを用いるのがより好
ましい。

エツチング液を用いた上記処理は、５ｉｆｔ／５ｊＮＩ
ＩＩ形成基板を該液中に、例えば２０〜３０℃下で浸漬
することによって、５１０７層が溶解除去されるまで行
われ、その処理時間は１５０％程度迄のオーバーエツチ
ング時間道許容しうる。例えば、ｌＯ〜２０人程度の５
ｉＯｚ層を形成した場合には、フッ化水素酸を用いて、
４０秒〜１００秒とするのが適している。

このようにして得られたこの発明のＳｉＮ膜からなる絶
縁膜は、未処理のＳｉＮ膜に比してり−ク電流特性に浸
れ、ことに表面に５ｉＯｚ層を形成した（除去前の）Ｓ
ｉＮ膜と同程度のリーク電流特性を有する。従って、こ
の膜を用いろことにより、従来に比して、より薄膜化さ
れたＳｉＮ系キャパシタを基板上に構成することができ
ろ。そして、表面の５ｉＯｚ層を除去することにより、
容量が増加でき高容量で信頼性の高い半導体メモリが得
ら乙る。そしてより具体的には、この発明のＳｉＮ膜の
みでキャパシタを構成することで、３０大程度ａのキャ
パシタ層の薄膜化が実現可能となる。

この発明において、表面酸化による５ｉＯｚ層の形成及
び除去によってＳｉＮ膜のリーク電流を低域できるのは
表面酸化のみによってＳｉＮ膜の表面が５ｉＯＮに変換
されるのみならず、ＳｉＮのピンホールにら５ｉＯＮが
成長してこのピンホールを塞ぐ為であり、その結果、Ｓ
ｉｎ、層をエツチング除去しても電流特性に優れたＳｉ
Ｎ膜が得られるものである。

（ホ）実施例 実施列！ この発明の方法で、ＳｉＮ／Ｓｉｎ、構造のキャパシタ
を構成しｆこ実施例について説明する。

約１０ｃｍφのＳｉウェハー（基板）を８５０°Ｃ下Ｈ
ＣＩ含有スチーム雰囲気下で熱酸化して３５、人のＳｉ
ｎ、層を表面に形成した。次いでこの５ｒｏｔ層上に、
以下に示す減圧ＣＶ　Ｄ　（ＬＰＧＶＤ）条件で、Ｓｉ
Ｎ膜を約８５大堆積形成した。

原料ガス：　ＮＨ３／　Ｓ　ｔ　ＨＩＣｌ　２圧　　　
カニ　０．００：Ｈｏｒｒ 堆積温度：７７０℃ 次いで、このＳｉＮ膜の表面を９５０℃下、スチーム雰
囲気下で熱酸化して約１５Ａ程度のＳｉｎ１層を形成さ
＋ｉ′に。この状９．　テＳ　ｉ　Ｏｔ／　Ｓ　Ｉ　Ｎ
／　Ｓ　ｉ　Ｏを構造のキャパシタが形成されている。

この後、上記基板を、０．５５ｖｔ％のフッ化水素酸中
に約１分浸漬することにより、ＳｉＮ膜表面の５ｈｏｔ
層が完全に除去され、この発明の改良ＳｉＮ膜が得られ
た。

このあとで、減圧ＣＶＤで多結晶シリコン層を堆積させ
、低抵抗化のためにリンをドーピングした後、電極とし
てのパターニング（２Ｘ２ｍｆｆ１角８６側）をドライ
エツチングで行った。

上記電極と基板裏面間に電圧を印加して、基板表面のＳ
ｉＮ／５ｉｆｔ膜の絶縁破壊耐圧性と５ｉ０２換算膜厚
を評価した。この結果を、第１図に示しｆコ。なお、表
面処理を行わないＳｉＮ膜を有するＳｉＮ／５ｉｆｔ＠
並びに表面Ｓ　ｉ　Ｏを層除去訂のＳ　ｉ　Ｏｘ／Ｓ　
ｉ　Ｎ／Ｓ　ｉ　Ｏｘ膜についての比較評価ら行い第２
図及び第３図に各々示した。

第１図〜第３図は、絶縁破壊頻度のヒストグラムで黒い
部分は２回目の測定で永久破壊した部分である。このよ
うな破壊は５ｉＮＩｌｉを酸化しない場合、顕著である
が、５ｔＮＩｌｉを酸化した場合と、ＳｉＮ膜を酸化後
、Ｓｉｎ、膜を除去した場合には殆ど見られなくなる。

この場合、Ｓ　ｉ　Ｏｚ換算膜厚は、Ｓ　ｉ　ｏｔ／ｓ
　ｉ　Ｎ／Ｓ　ｔ　Ｏｘ膜では９７大相当であるのに対
し、ＳｉＮ／５ｉＯｙ膜（ＳｔＮ酸化後、ＳｉＯｘ除去
）では８４人相当であり、信頼性が高く、より薄いメモ
リー絶縁膜が形成されていることがわかる。

なお、絶縁破壊の判定は、測定電流か１μＡを越えたか
否かで行い、ＩＭＶ／ａｍ以下で判定電流に達するチッ
プを永久破壊としている。

実施例２ 多結晶Ｓｉ膜（８１人程度の表面Ｓｉ０ｇ層を有する）
が形成されたシリコンウェハの上に、実施例１と同様に
して、ＣＶＤでＳｉＮ膜を７０〜９０Ａ程度堆積させた
。次に、このＳｉＮ膜の表面をｌＯ〜２０λ程度熱酸化
した。その後、この酸化膜を実施例１で用いたフッ酸で
除去した。この後、実施例１と同様にして、減圧ＣＶＤ
で多結晶シリコンを堆積し、低抵抗化の為の不純物をド
ープし、所望の形状にパターニングして、上部電極を形
成した。

このようにして形成したＳＩＮ絶縁膜と、表面５（０２
層除去前のＳｉＯ＊／ＳｉＮ積層絶縁膜及び酸化を行っ
ていないＳｔＮの絶縁特性を比較した結果、Ｓｉ０ｇ換
算膜厚は１５大減少し、膜質の劣化は殆ど見られなかっ
た。

以下の表にリーク電流密度、絶縁耐圧測定結果及び単位
面積当ｆ二りの絶縁膜容量、５ｉｆｔ換算膜厚を示す。

実施例３ 実施例２で用いた多結晶Ｓｔ膜形成シリコンウェハの表
面を、ＣＦ４／ＣＨＦ５ａ合ガスを用いたプラズマエツ
チングに付して、表面５ｉｄｅ層を除去した。

次いで実施例２と同様にして、ＳｉＮ膜の形成、ＳｉＮ
膜表面の」酸化及び熱酸化層のエツチング除去を行い、
続いて多結晶Ｓｉの堆積、ドーピング及びパターニング
を行った。

このようにして得られｆこ改良ＳｆＮ絶縁絶縁型層）に
ついて、定電圧下、ＴＤＤＢ特性についての評価を行っ
た（プロット・）。この結果を、無処理のＳｉＮ膜（プ
ロット△）及びＳ　ｉ　Ｏｔ／　ＳｉＮ／Ｓｉｎ＠膜（
プロット○）と比較して第４図に示した。第４図は、電
界強度の逆数（１／Ｅ）と５０％異積破壊に至る時間（
Ｔｉｍｅ　ｔｏ　５０％Ｆａｉｌｕｒｅｓ）との関係を
示すグラフである。

この図から明らかなように、多結晶Ｓｉ膜上のＳｉＯｘ
層を除去し、直接本発明のＳｉＮ膜を形成することによ
り、ＴＤＤＢ特性が向上することが判る。そしてこのよ
うなＳｉＮ膜単層を適用することにより、３０人程度で
大容量かつ高信頼性のメモリーキャパシタを構成するこ
とが可能となる。

（へ）発明の効果 この発明によれば、高電気容量を有し従来に比して薄膜
化された半導体メモリ用絶縁膜を製造することができる
。従って、ことに高集積化゛メモリ用のキャパシタ構成
用絶縁膜の作製方法として有用である。

【図面の簡単な説明】

第１図は、この発明の一実施例によって得られた絶縁膜
の絶縁耐圧性を評価したグラフ図、第２図及び第３図は
、各々、比較例についての第１図対応グラフ図、第４図
はこの発明の池の実施例によって得られた絶縁膜の耐Ｔ
ＤＤＢ特性を示すグラフ図である。 第 図 電界強度（ＭＶ／ｃｍ　） 電界１架炭の進乞２：ン什（Ｃ啄し龜１．）紳辱販濃電
介ＬＭＶ／Ｃｍノ 手続補正書 平成２年

Claims (1)

1. 【特許請求の範囲】 １、基板上にＣＶＤ法で窒化ケイ素膜を形成し、この窒
   化ケイ素膜の表面を酸化してこの窒化ケイ素膜上に酸化
   ケイ素層を形成し、次いでこの酸化ケイ素層をエッチン
   グ除去して改良された窒化ケイ素膜を得ることからなる
   半導体メモリ用絶縁膜の製造方法。 ２、基板がシリコンウェハもしくは多結晶シリコン積層
   シリコンウェハ又はこれらの表面の酸化物層を有するウ
   ェハである請求項１の製造方法。 ３、基板が、表面酸化物層が除去された多結晶シリコン
   積層シリコンウェハである請求項２の製造方法。 ４、エッチングが、フッ化水素系エッチング液を用いた
   湿式エッチングによって行われる請求項１の製造方法。