JPH088312B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体装置の製造方法に関し、特に、一
方の導体層が他方の導体層の上に乗り上げている構造を
有している半導体装置の製造方法に関するものである。
より特定的には、この発明は、一方の導体層の下に位置
している他方の導体層の側部の形状を改善する方法に関
するものである。

［従来の技術］ データを自由にプログラムすることができ、しかも電
気的に書込み、消去が可能な構造のメモリデバイスとし
てEEPROM（Electrically erasable and programmabl
e read only memory）が存在する。

第４図は、EEPROMのブロック図である。EEPROMは、メ
モリアレイ１と、ロウアドレスバッファ２と、コラムア
ドレスバッファ３と、ロウデコーダ４と、コラムデコー
ダ５とを備えている。メモリアレイ１には、複数個のメ
モリセルが配置されている。ロウアドレスバッファ２
は、外部から与えられるロウアドレス信号を受信する。
コラムアドレスバッファ３は、外部から与えられるコラ
ムアドレス信号を受信する。ロウデコーダ４は、ロウア
ドレスバッファ２からのアドレス出力をデコードし、特
定のメモリセルに接続されたワード線を活性化する。コ
ラムデコーダ５は、コラムアドレスバッファ３からのア
ドレス出力をデコードし、Ｙゲート６を活性化し、それ
によって特定のメモリセルに接続されたビット線をI/O
線に接続する。センスアンプ７は、Ｙゲート６を介し
て、ロウデコーダおよびコラムデコーダによって選択さ
れたメモリセル内に記憶されているデータ信号を検出す
る。検出された信号は、センスアンプによって増幅さ
れ、出力バッファ８を経由して送り出される。EEPROM
は、さらに、メモリアレイに関連した種々の回路に制御
信号を供給するためのバッファ９を含む。

EERPOMとして、いくつかの異なった種類のものが提案
されている。その中の１つに、１つのトランジスタで構
成され、チップ全体に書込まれた情報電荷を電気的に一
括消去することが可能なフラッシュEEPROMがある。フラ
ッシュEEPROMの１つのメモリセルは、コントロールゲー
トがフローティングゲートの上に乗り上げた構造を備え
ている。

第５図は、従来のフラッシュEEPROMにおける１つのメ
モリセルの等価回路図である。第６図は、第５図に示さ
れたメモリセルを用いて４ビット構成とした場合の等価
回路図である。このメモリセルは、１つのフローティン
グゲートトランジスタから構成される。

このトランジスタは、ワード線W1、W2につながれたコ
ントロールゲート10と、ソース線S1、S2に接続されたソ
ース領域11と、ビット線B1、B2に接続されたドレイン領
域12と、コントロールゲート10のドレイン領域12側に形
成されたフローティングゲート13とを含む。フローティ
ングゲート13は、電荷を蓄積する。コントロールゲート
10とドレイン領域12とに印加される電圧に応じて、フロ
ーティングゲート13と、半導体基板14に形成されるチャ
ネル領域との間で電荷の放出／注入が行なわれる。それ
によって、フローティングゲート13が有する情報電荷の
書込みおよび消去が行なわれる。読出しの場合には、ワ
ード線W1、W2を介して与えられる信号に応答してトラン
ジスタがオン・オフする。それによって、フローティン
グゲート13が有する情報は、ドレイン領域12に接続され
たビット線B1、B2に読出される。情報の書込みおよび読
出しの場合、必要なビット線B1、B2、ワード線W1、W2に
所定の電圧が印加される。消去の場合、すべてのビット
線B1、B2に消去電圧が印加されることにより、すべての
情報が一括消去される。

第７図は、IEEE Journal of Solid−State Circu
its,Vol.SC−22,No.5（1987,P.676〜P.683）に示された
従来の１トランジスタ型フラッシュEEPROMを示す断面図
である。この図を参照して、従来のフラッシュEEPROMの
構造について説明する。

シリコン単結晶等よりなるｐ型半導体基板14の主表面
上に、ｎ型のソース領域11およびドレイン領域12が間隔
を隔てて形成されている。これらのソース領域11および
ドレイン領域12に挾まれた領域には、チャネル領域が形
成される。このチャネル領域上に、コントロールゲート
10およびフローティングゲート13が形成されている。コ
ントロールゲート10は、基板14上に厚いゲート酸化膜15
を介して形成されている。また、フローティングゲート
13は、基板14の上に薄いゲート酸化膜16を介して形成さ
れている。このフローティングゲート13とコントロール
ゲート10との間には、絶縁膜17が形成されている。

ワード線を兼ねるコントロールゲート10の一方の端部
は、フローティングゲート13の上に位置するように設け
られている。コントロールゲート10の他方の端部は、フ
ローティングゲート13の側面側に形成された厚いゲート
酸化膜15の上に延びるように設けられている。この場
合、コントロールゲート10は、フローティングゲート13
に対して所定の重なり合う平面的な面積を有するよう
に、マスク合わせが行なわれることによって形成され
る。コントロールゲート10、フローティングゲート13の
両側に配置されるソース領域11およびドレイン領域12
は、コントロールゲート10およびフローティングゲート
13が有するパターンを利用して不純物がドープされるこ
とによって、自己整合的に形成される。

コントロールゲート10の一方端はソース領域11の一部
と厚いゲート酸化膜15を介して重なり、フローティング
ゲート13の一方端はドレイン領域12の一部と薄いゲート
酸化膜16を介して重なっている。基板14の上方には、コ
ントロールゲート10を覆うように厚い層間絶縁膜18が設
けられている。その厚い層間絶縁膜18には、ドレイン領
域12の主表面の一部に達するコンタクトホール19が形成
されている。厚い層間絶縁膜18の上には、ビット線を兼
ねるアルミニウム等よりなる配線層20が形成されてい
る。配線層20は、コンタクトホール19内にも形成されて
いる。これによって、配線層20が、ドレイン領域12に電
気的に接続される。

［発明が解決しようとする課題］ 上述のように、フラッシュEEPROMのメモリセルは、コ
ントロールゲートがフローティングゲートの上に乗り上
げた構造を有している。本願発明者は、この乗り上げ構
造を製造する際、種々の問題点があることを見い出し
た。乗り上げ構造を製造するための従来の方法を示す第
8A図〜第8F図を参照して、どのような問題点があるのか
について説明する。

まず、第8A図を参照して、シリコン基板30の上に、下
から順に第１ゲート酸化膜31、第１ポリシリコン層32、
シリコン酸化膜33およびシリコン窒化膜34を形成する。
次に、露光処理および現像処理によって作られた同一の
フォトレジストパターンのマスクを用いて、シリコン窒
化膜34、シリコン酸化膜33および第１ポリシリコン層32
を自己整合的にプラズマエッチングする（第8B図）。パ
ターニングされた第１ポリシリコン層32は、フラッシュ
EEPROMのメモリセルにおいてフローティングゲートとな
るものである。

次に、パターニングされた第１ポリシリコン層32をマ
スクにして、シリコン基板30上の第１ゲート酸化膜31を
ウェットエッチングする。このウェットエッチングによ
って、シリコン窒化膜34と第１ポリシリコン層32との間
に位置するシリコン酸化膜33は、その側面部分が部分的
にエッチング除去される。同様に、第１ポリシリコン層
32の直下に位置する第１ゲート酸化膜31も、その一部分
がエッチング除去される。その結果、第8C図に示すよう
に、第１ポリシリコン層32とシリコン基板30との間に矢
印Ａで示すようなアンダカットが発生し、またシリコン
窒化膜34と第１ポリシリコン層32との間にも矢印Ｂで示
すようなアンダカットが発生する。

次に、シリコン基板30を熱酸化することによって、シ
リコン基板30の主表面上に第２ゲート酸化膜30aを形成
する（第8D図）。この熱酸化によって、第１ポリシリコ
ン層32の側部にもサイドウォール酸化膜32aが形成され
る。第１ポリシリコン層32の上部はシリコン窒化膜34に
覆われているので、第１ポリシリコン層32の側部の上端
部分における酸化の進行は遅い。一方、シリコン窒化膜
34から遠くに離れている第１ポリシリコン層32の側部の
中央部分および下端部分における酸化の進行は速い。そ
のため、サイドウォール酸化膜32aの厚みは、その上端
部分が薄く中間部分が厚くなっている。このような酸化
の進行状況から、酸化されない第１ポリシリコン層32の
側部の形状は、中央部分において大きくえぐられた形状
となる。その結果、図中破線の円Ｄで囲んだ部分の構造
を参照すれば明らかなように、第１ポリシリコン層32の
上部コーナ部は鋭く尖った形状になる。また、この鋭く
尖ったコーナ部の上に位置するサイドウォール酸化膜32
aの厚みは薄くなっている。

また、第１ポリシリコン層32とシリコン基板30との間
にはアンダーカットＡが存在していたので、第１ポリシ
リコン層32およびシリコン基板30の上に酸化膜を形成し
た後においても、サイドウォール酸化膜32aと第２ゲー
ト酸化膜30aとが出会う部分には、矢印Ｃで示すような
微細な凹部が形成されてしまう。

次に、第8E図に示すように、シリコン基板30上に、第
２ポリシリコン層35が堆積される。次に、第8F図に示す
ように、第２ポリシリコン層35は所定の形状にパターニ
ングされて、コントロールゲートとなる。

以上のような方法によって製造されたフラッシュEEPR
OMのメモリセルには、以下の問題点がある。第8F図を参
照して、前述したように、破線の円Ｄで囲んだ部分の構
造に着目すると、第１ポリシリコン層（フローティング
ゲート）32の上方コーナ部は鋭く尖った形状になってい
る。さらに、コーナ部の上に位置するサイドウォール酸
化膜32aの厚みは薄くなっている。そのため、コントロ
ールゲート（第２ポリシリコン層）35とフローティング
ゲート32との間に電圧を印加したとき、フローティング
ゲート32の上方コーナ部において電界集中が発生する。
この電界集中に加えて、フローティングゲート32の上方
コーナ部の上に位置するサイドウォール酸化膜32aの厚
みが薄いので、フローティングゲート32とコントロール
ゲート35との間の絶縁耐圧が著しく低下するという問題
点が生ずる。

第２ポリシリコン層35のパターニングは、異方性のド
ライエッチングによって行なわれる。この際、第8F図に
示するように、サイドウォール酸化膜32aと第２ゲート
酸化膜32aとの境界部分の凹部内に入り込んでいたポリ
シリコン層はエッチングされずに残渣35aとして残って
しまう。この残渣35aは、紙面に対して垂直方向に延び
ており、たとえば複数の導体層間を電気的に接続して回
路の短絡を生じさせるおそれがある。また、コントロー
ルゲート35を形成した後に行なわれるその後の製造工程
の間に、残渣35aが酸化膜から剥がれて、デバイスの動
作特性を劣化させるごみとなるおそれもある。

上述のような問題点は、フラッシュEEPROMのメモリセ
ルを製造する場合に特に顕著に現われる。しかし、フラ
ッシュEEPROMのメモリセルに限らず、一方の導体層が他
方の導体層の上に乗り上げている構造を有するデバイス
であるならば、同様の問題点が指摘されるであろう。た
とえば、ワード線とビット線とが立方的に交差している
部分では、同様の問題点が現われる。

この発明の目的は、一方の導体層の下に位置する他方
の導体層の側部を、電界集中の生じないような形状に保
つことのできる半導体装置の製造方法を提供することで
ある。

［課題を解決するための手段］ この発明は、一方の導体層が他方の導体層の上に乗り
上げている構造を有している半導体装置の製造方法であ
る。まず、基板の主表面上に、下から順に第１酸化膜
と、第１導体層と、第２酸化膜と、窒化膜とを形成す
る。次に、酸化膜と第２酸化膜と第１導体層とを、マス
クを用いてエッチングすることによって所定の形状にパ
ターニングする。

次に、パターニングされた窒化膜と第２酸化膜と第１
導体層との積層体の側部に、窒化膜に達する高さを有す
るポリシリコンからなるサイドウォールスペーサを形成
する。次に、積層体およびポリシリコンサイドウォール
スペーサをマスクにして第１酸化膜をエッチングするこ
とによって、マスクから露出している第１酸化膜を除去
する。

次に、エッチングによって露出した基板の主表面上
に、熱酸化法によって第３酸化膜を形成し、ポリシリコ
ンサイドウォールスペーサを酸化してサイドウォール酸
化膜を形成する。次に、積層体およびサイドウォール酸
化膜の上に第２導体層を形成する。

［作用］ 熱酸化法によって第３酸化膜を形成する際、第１導体
層は、上方に位置する窒化膜と側方に位置するポリシリ
コンサイドウォールスペーサとによって囲まれて外部雰
囲気との流通が遮断されている。したがって、第１導体
層に対する酸化の進行は抑制される。こうして、酸化に
よって第１導体層の上方コーナ部が鋭く尖った形状にな
るということは防止される。

さらに、ポリシリコンサイドウォールスペーサを完全
に酸化することにより、第１導体層の側部に位置する酸
化膜の膜厚を十分に大きくできるので、第１導体層と第
２導体層との間の絶縁耐圧を向上させることができる。

［実施例］ 第1A図〜第1K図は、フラッシュEEPROMのメモリセルの
コントロールゲートを作るまでの工程を順に示してい
る。

第1A図を参照して、シリコン基板50をたとえば熱酸化
することによって、基板の主表面上に第１ゲート酸化膜
51を形成する。

次に、第1B図を参照して、第１ゲート酸化膜51の上
に、下から順に第１ポリシリコン層52、シリコン酸化膜
53、シリコン窒化膜54およびシリコン酸化膜55を堆積す
る。

次に、露光処理および現像処理によって所定の形状に
形成されたフォトレジスト56をマスクにして、反応性イ
オンエッチングを行なうことにより、第1C図に示すよう
な第１ポリシリコン層52とシリコン酸化膜53とシリコン
窒化膜54とシリコン酸化膜55とからなる４層構造を得
る。パターニングされた第１ポリシリコン層52は、フラ
ッシュEEPROMのフローティングゲートとなる。第１ポリ
シリコン層52の上にまずシリコン酸化膜53を形成し、そ
の上にシリコン窒化膜54を形成したのは、以下の理由に
基づくものである。

フラッシュEEPROMのメモリセルにおいて、シリコン酸
化膜53とシリコン窒化膜54との２層構造は、フローティ
ングゲートとコントロールゲートとの間に位置する絶縁
膜として機能する。EEPROMのメモリセルの場合、コント
ロールゲートとフローティングゲートとの間の容量をで
きるだけ大きくするのが望まれる。窒化膜の誘電率は、
酸化膜の誘電率に比べて２倍ほど高い。したがって、単
一の窒化膜を用いて単一の酸化膜と同程度の容量を確保
しようとする場合には、窒化膜の厚みは、酸化膜の厚み
の２倍程度にすることができる。フローティングゲート
とコントロールゲートとの間に位置する絶縁膜の絶縁耐
圧を考慮すれば、絶縁膜の厚みは大きい方が望ましい。

フローティングゲートとコントロールゲートとの間の
絶縁膜をシリコン酸化膜の単一層で構成した場合、絶縁
膜の厚みが薄くなりすぎて、必要な絶縁耐圧が得られな
くなってしまう。一方、絶縁膜をシリコン窒化膜の単一
の層で構成した場合、膜厚が十分であり十分な絶縁耐圧
が得られる。ところが、シリコン窒化膜はシリコン酸化
膜に比べて電流が漏れやすい。そのため、シリコン窒化
膜の単一層で絶縁膜を構成した場合には、コントロール
ゲートとフローティングゲートとの間に低電圧が印加さ
れたとき、微小電流のリークが発生する。このようなこ
とから、フローティングゲートとコントロールゲートと
の間に位置する絶縁膜として、シリコン窒化膜とシリコ
ン酸化膜との２層構造を採用するのがよい。膜厚の小さ
いシリコン酸化膜は微小電流のリークを防止し、膜厚の
大きいシリコン窒化膜は十分な絶縁耐圧を実現するのに
寄与する。

ところで、ポリシリコンとシリコン窒化膜とは、その
熱膨張係数の差が大きい。そのため、両者を直接接触さ
せた場合、熱応力によって歪が発生する。ポリシリコン
とシリコン窒化膜との間にシリコン酸化膜を配置すれ
ば、シリコン酸化膜がパッドとして作用し、ポリシリコ
ンとシリコン窒化膜との熱膨張の差を吸収する。こうし
たことから、フローティングゲートとなるべき第１ポリ
シリコン層52の上にまずシリコン酸化膜53を形成し、こ
の上にシリコン窒化膜54を形成するのが望ましい。

第1C図に示す工程の後、フォトレジスト56を除去する
（図示せず）。次に、第1D図に示すように、パターニン
グされた４層構造の積層体および第１ゲート酸化膜51の
上に第２ポリシリコン層57を堆積する。堆積する第２ポ
リシリコン層57の膜厚は、約500Å程度と薄くする。

次に、第1E図に示すように、第２ポリシリコン層57の
上に、CVD法によってシリコン酸化膜58を堆積する。堆
積する酸化膜58の厚みは、約1500Å程度である。

次に、第1F図に示すように、シリコン酸化膜58を異方
性エッチングすることによって、第２ポリシリコン層57
の側部にサイドウォール酸化膜58aを形成する。

次に、サイドウォール酸化膜58aをマスクにして第２
ポリシリコン層57に対して異方性エッチングを行なう
（第1G図）。この異方性エッチングによって、第1G図に
示すように、４層構造の積層体の両側部には、Ｌ字形状
のサイドウォールポリシリコン層57aが形成される。サ
イドウォールポリシリコン層57aは、シリコン窒化膜54
に達する高さを有している。

次に、第1G図に示す状態でウェットエッチングを行な
う。このウェットエッチングは、たとえばフッ酸系溶液
を用いて行なわれる。このエッチングによって、サイド
ウォールポリシリコン層57aから露出している第１ゲー
ト酸化膜51が除去される。さらに、シリコン窒化膜54上
のシリコン酸化膜55、およびサイドウォール酸化膜58a
もエッチングによって除去される。この状態が第1H図に
示されている。

第1H図に示すように、サイドウォールポリシリコン層
57aの下に位置する第１ゲート酸化膜51の一部はエッチ
ングによって除去される。したがって、図中矢印Ｅで示
すように、サイドウォールポリシリコン層57aの直下に
はアンダカットが形成されている。

次に、第1H図に示す状態から、熱酸化を行なう。この
熱酸化によって、第1I図に示すように、シリコン基板50
の主表面上には第２ゲート酸化膜50aが形成される。ま
た、この熱酸化処理は、サイドウォールポリシリコン層
57aを完全に酸化するまで行なわれる。サイドウォール
ポリシリコン層57aが完全に酸化されるとシリコン酸化
膜57b（第1I図）となる。

第1H図に示す状態において、第１ポリシリコン層52
は、上方に位置するシリコン窒化膜54と側法に位置する
サイドウォールポリシリコン層57aとによって囲まれて
外部雰囲気との流通が遮断されている。したがって、熱
酸化処理の間、第１ポリシリコン層52に対する酸化の進
行は抑制される。したがって、第1I図に示すように、熱
酸化が終了した後においても、第１ポリシリコン層52の
側部は良好な形状を維持したままとなる。言い換えれ
ば、従来の製造方法において見られたような問題点、す
なわち第２ポリシリコン層52の上方コーナ部が尖った形
状になるということは避けられる。

また、熱酸化によってサイドウォールポリシリコン層
57aを完全に酸化しているので、第１ポリシリコン層52
の上方コーナ部の上に位置する酸化膜の膜厚は十分に大
きい。

第1H図を参照して、熱酸化処理の前段階においては、
サイドウォールポリシリコン層57aの直下にアンダカッ
トが形成されている。サイドウォールポリシリコン層57
aのうち、アンダカットの真上に位置する部分は、側方
に突出しておりその上面、側面および下面が露出してい
る。熱酸化はこの３つの側面から進行する。したがっ
て、酸化の進行速度が速い。さらに、ポリシリコン層が
酸化されるとその体積は膨張する。第1I図に示すよう
に、サイドウォールポリシリコン層57aが完全に酸化さ
れてシリコン酸化膜57bとなった状態においては、アン
ダカットは完全に埋め尽くされる。したがって、第8D図
に見られたような微細な凹部は存在しない。

第1I図に示す工程の後、シリコン基板50上に第３ポリ
シリコン層59が堆積される（第1J図）。第３ポリシリコ
ン層59は、エッチングによって所定の形状にパターニン
グされる（第1K図）。パターニングされた第３ポリシリ
コン層59は、フラッシュEEPROMのメモリセルのコントロ
ールゲートとなる。

第1K図に示すように、フローティングゲート（第１ポ
リシリコン層）52の側部の形状は良好な状態で維持され
ている。したがって、フローティングゲート52の上方コ
ーナ部における電界集中は緩和される。しかも、フロー
ティングゲート52の上方コーナ部の上に位置するシリコ
ン酸化膜57bの膜厚は大きい。したがって、フローティ
ングゲート52とコントロールゲート59との間の絶縁耐圧
は向上する。

さらに、フローティングゲート52の側部に形成される
酸化膜57bと第２ゲート酸化膜50aとの境界部分には凹部
が形成されていないので、第３ポリシリコン層59をエッ
チングした後にその残渣が残るということはない。

なお、以上述べた実施例では、サイドウォールポリシ
リコン層57aが完全に酸化される必要があるので、その
膜厚やポリシリコン中の不純物の濃度は、この条件を満
足するように選ばれている。

第2A図〜第2F図は、フローティングゲートの側部の形
状を良好に保つための他の方法の製造工程を順に示す断
面図である。まず、第2A図を参照して、シリコン基板60
の上に第１ゲート酸化膜61を形成し、この第１ゲート酸
化膜61の上に、パターニングされた第１ポリシリコン層
62とシリコン酸化膜63とシリコン窒化膜64との積層体を
形成する。第１ポリシリコン層62は、フラッシュEEPROM
のメモリセルにおいてフローティングゲートを構成する
ものである。

次に、第2B図に示すように、積層体および第１ゲート
酸化膜61の上に第２ポリシリコン層65を堆積する。この
第２ポリシリコン層65に対して異方性のドライエッチン
グを施すことによって、第１ポリシリコン層62とシリコ
ン酸化膜63とシリコン窒化膜64との積層体の側部に第２
のポリシリコン層を残余させる（第2C図）。この残余し
た第２ポリシリコン層65aをサイドウォールポリシリコ
ン層と呼ぶ。このサイドウォールポリシリコン層65a
は、シリコン窒化膜64に達する高さを有している。

次に、積層体およびサイドウォールポリシリコン層65
aをマスクにして、シリコン基板60上の第１ゲート酸化
膜61をウェットエッチングする。このエッチングによっ
て、マスクから露出している第１ゲート酸化膜が除去さ
れる（第2D図）。

次に、ウェットエッチングによって露出したシリコン
基板60の主表面上に、熱酸化法によって第２ゲート酸化
膜60aを形成する（第2E図）。この熱酸化処理によっ
て、サイドウォールポリシリコン層65aも完全に酸化さ
れて酸化膜65bとなる。第１ポリシリコン層62は、シリ
コン窒化膜64とサイドウォールポリシリコン層65aとに
よって囲まれて外部雰囲気との流通が遮断されているの
で、上記熱酸化処理の際、第１ポリシリコン層62に対す
る酸化の進行は抑制される。したがって、熱酸化処理が
終わった後において、第１ポリシリコン層62の側部の形
状は良好に保たれる。

次に、第2F図に示すように、積層体および第２ゲート
酸化膜60aの上に、パターニングされた第３ポリシリコ
ン層66が堆積される。この第３ポリシリコン層66は、フ
ラッシュEEPROMのメモリセルにおいて、コントロールゲ
ートを構成する。

第3A図〜第3G図は、本発明の実施例ではないが、フロ
ーティングゲートの側部の形状を良好に保つための参考
となる他の方法の工程を示す図である。まず、第3A図を
参照して、シリコン基板70の上に第１ゲート酸化膜71を
形成し、さらにこの第１ゲート酸化膜71の上に、第１ポ
リシリコン層72とシリコン酸化膜73とシリコン窒化膜74
とからなるパターニングされた積層体を形成する。

次に、第3B図に示すように、軽度の熱酸化によって第
１ポリシリコン層72の側面に薄い酸化膜72aを形成す
る。この熱酸化処理は、第１ポリシリコン層72の側部形
状を良好に保つようにその条件が選ばれなければならな
い。

次に、第3C図に示すように、積層体および第１ゲート
酸化膜71の上に、たとえばCVD法によって窒化膜75を堆
積する。次に、窒化膜75に対して異方性のドライエッチ
ングを施すことによって、積層体の両側部に窒化膜75を
残余させる（第3D図）。残余した窒化膜75aをサイドウ
ォール窒化膜と呼ぶ。サイドウォール窒化膜75aは、シ
リコン窒化膜74に達する高さを有している。

次に、積層体およびサイドウォール窒化膜75aをマス
クにしてウェットエッチングを行なうことにより、マス
クから露出している第１ゲート酸化膜71を除去する（第
3E図）。

次に、熱酸化処理によってシリコン基板70の主表面上
に第２ゲート酸化膜70aを形成する（第3F図）。この熱
酸化処理の間、第１ポリシリコン層72はシリコン窒化膜
74とサイドウォール窒化膜75aとによって囲まれ、外部
雰囲気との流通が遮断されているので、第１ポリシリコ
ン層72に対する酸化の進行は抑制される。したがって、
第１ポリシリコン層72の側部形状は良好に保たれる。

次に、積層体および第２ゲート酸化膜70aの上に、パ
ターニングされた第２ポリシリコン層76が堆積される
（第3G図）。第２ポリシリコン層76は、フラッシュEEPR
OMのメモリセルにおいて、コントロールゲートを構成す
る。

なお、前述した各実施例において、ポリシリコン層の
代わりにアモルファスシリコン層を形成してもよい。ま
た、前述の各実施例は、フラッシュEEPROMのメモリセル
を製造するための工程として説明された。しかし、前述
した製造方法は、フラッシュEEPROMに限らず、その他の
デバイスにも適用され得る。要するに、一方の導体層が
他方の導体層の上に乗り上げている構造を有するデバイ
スであるならば、前述した製造方法が有効に適用され得
る。

［発明の効果］ 以上のように、この発明によれば、下方に位置する導
体層を形成した後に行なう熱酸化工程のとき、導体層が
シリコン窒化膜とポリシリコンサイドウォールスペーサ
とによって囲まれて外部雰囲気との流通が遮断されてい
るので、導体層に対する酸化の進行が抑制される。した
がって、導体層の側部の形状は良好に保たれ、導体層の
コーナ部における電界集中は緩和される。さらに、ポリ
シリコンサイドウォールスペーサも酸化によって酸化膜
を形成するので、第１導体層と第２導体層との間の絶縁
耐圧が向上する。

【図面の簡単な説明】

第1A図、第1B図、第1C図、第1D図、第1E図、第1F図、第
1G図、第1H図、第1I図、第1J図および第1K図は、この発
明に従った製造工程の一例を順に示す断面図である。 第2A図、第2B図、第2C図、第2D図、第2E図および第2F図
は、この発明に従った製造工程の他の例を順に示す断面
図である。 第3A図、第3B図、第3C図、第3D図、第3E図、第3F図およ
び第3G図は、本発明の実施例ではないが、参考となる製
造工程を順に示す断面図である。 第４図は、EEPROMのブロック図である。 第５図は、フラッシュEEPROMの１つのメモリセルに対応
する等価回路図である。第６図は、第５図に示されたメ
モリセルを用いた４ビット構成の場合の等価回路図であ
る。 第７図は、フラッシュEEPROMの１つのメモリセルの断面
図である。 第8A図、第8B図、第8C図、第8D図、第8E図および第8F図
は、第７図に示した構造のメモリセルを製造するための
従来の工程を順に示す断面図である。 図において、50はシリコン基板、50aは第２ゲート酸化
膜、51は第１ゲート酸化膜、52は第１ポリシリコン層、
53はシリコン酸化膜、54はシリコン窒化膜、55はシリコ
ン酸化膜、56はフォトレジスト、57は第２ポリシリコン
層、57aはサイドウォールポリシリコン層、58はシリコ
ン酸化膜、58aはサイドウォール酸化膜、59は第３ポリ
シリコン層を示す。 なお、各図において、同一の番号は同一または相当の要
素を示す。

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 (56)参考文献 特開 昭64−11370（ＪＰ，Ａ) 特開 昭56−104468（ＪＰ，Ａ) 特開 昭63−233569（ＪＰ，Ａ) 特開 昭63−40322（ＪＰ，Ａ) 特開 昭62−78852（ＪＰ，Ａ) 特開 昭62−78853（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】一方の導体層が他方の導体層の上に乗り上
   げている構造を有している半導体装置の製造方法であっ
   て、 基板の主表面上に第１酸化膜を形成する工程と、 前記第１酸化膜の上に第１導体層を形成する工程と、 前記第１導体層の上に第２酸化膜を形成する工程と、 前記第２酸化膜の上に窒化膜を形成する工程と、 前記窒化膜と第２酸化膜と第１導体層とをマスクを用い
   てエッチングすることによって所定の形状にパターニン
   グする工程と、 パターニングされた前記窒化膜と第２酸化膜と第１導体
   層との積層体の側部に、ポリシリコンからなるサイドウ
   ォールスペーサを形成する工程と、 前記積層体および前記ポリシリコンサイドウォールスペ
   ーサをマスクにして前記第１酸化膜をエッチングするこ
   とによって、マスクから露出している第１酸化膜を除去
   する工程と、 前記エッチングによって露出した前記基板の主表面上に
   熱酸化法よって第３酸化膜を形成し、前記ポリシリコン
   サイドウォールスペーサを酸化してサイドウォール酸化
   膜を形成する工程と、 前記積層体および前記サイドウォール酸化膜の上に第２
   導体層を形成する工程と、 を備える、半導体装置の製造方法。