KR0172830B1 - 다비트 디램의 접지 배선 형성방법 - Google Patents
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Abstract
본 발명은 다비트 디램(DRAM)의 접지 배선 형성방법에 관한 것으로, 특히 접지 노이즈 및 소프트 에러 방지에 적당하도록 한 다비트 디램(DRAM)의 접지 배선 형성방법에 관한 것이다.
본 발명은 다전원을 사용하는 디램의 접지 배선 형성방법에 있어서, 종래의 VDD레이아웃은 그대로 형성하고 Vss 라인은 형성하지 않은채 절연막을 증착한 다음 접지할 영역에만 비아콘택홀을 형성한 후, 칩 전체에 Vss 라인을 위한 금속층을 형성함으로써 종래의 기술에서와 같이 패드 주위에 Vss 라인이 형성되어 있지 않아 레이아웃의 면적을 감소시킬 수 있으며, 필요에 따라서 접지 패드를 1개로 줄여 나머지 패드를 제거함으로써 칩면적을 감소시킬 수 있다.
또한, 칩 전체가 금속층으로 형성되었기 때문에 알파 입자에 의한 소프트 에러를 방지할 수 있다.
Description
제1도는 종래의 다비트 디램(DRAM)의 접지 배선 레이아웃도.
제2도는 제1도의 A-A'선상에 따른 회로도.
제3도는 제1도의 A-A'선상에 따른 회로도.
제4도는 본 발명의 다비트 디램(DRAM)의 접지 배선 레이아웃도.
제5도는 제4도의 A-A'선상에 따른 회로도.
제6도는 제4도의 A-A'선상에 따른 단면도.
* 도면의 주요부분에 대한 부호의 설명
61 : 기판 62 : 열산화막
63 : 질화막 패턴 64 : 게이트산화막
65 : 게이트전극 66 : 측벽절연막
67 : 제 2 절연막 67a : 콘택홀
68 : 제 1 금속층 69 : 제 3 절연막
69a : 제 1 비아콘택홀 70a, 70b : 제 2 금속패턴
71 : 제 4 절연막 71a : 제 2 비아콘택홀
72 : 제 3 금속층
본 발명은 다비트 디램(DRAM)의 접지 배선 형성방법에 관한 것으로, 특히 접지 노이지 및 소프트 에러 방지에 적당하도록 한 다비트 디램(SRAM)의 접지 배선 형성방법에 관한 것이다.
종래의 다비트 디램(DRAM)의 접지 배선 레이아웃도이고, 제2도는 제1도의 A-A'선상에 따른 회로도이며, 제3도는 제1도의 A-A'선상에 따른 단면도를 나타낸 것이다.
제3도(a)와 같이 P웰과 N웰이 형성된 기판(31)상에 열산화막(32)과 질화막을 차례로 증착한 후, 감광막을 도포하여 소정의 마스크 공정에 따라 감광막 패턴을 형성하고 에칭으로 소자분리영역의 질화막을 제거한다.
이어서 상기 감광막 패턴을 제거함으로써 질화막 패턴(33)을 형성한다.
이 공정에 따라 소자형성영역(활성영역)과 소자분리영역(필드영역)을 정의한다.
이어서 제3도(b)에서와 같이 상기 소자분리영역 하단에 채널스톱용으로 각각 붕소(B)와 인(P)을 주입한 후, 열산화막(32)을 성장시켜 소자분리영역에 필드산화막을 형성하고, 상기 질화막 패턴(33) 및 본질의 열산화막(32)을 제거한다.
이어서 상기 전면에 산화막과 폴리실리콘층을 차례로 증착하여, 마스크 공정에 의해 패터닝한 후 게이트산화막(34) 및 게이트전극(35)을 형성한다.
이어서 제3도(c)에서와 같이 상기 전면에 감광막을 도포하여 마스크 공정에 따라 P웰영역에는 소오스/드레인용인 저농도의 n형영역(n-)이 형성되도록 비소를 이온주입한다.
이어서 교대로 N웰영역에 소오스/드레인용인 저농도 p형영역(p-)이 형성되도록 붕소를 이온주입한다.
이어서 제3도(d)에서와 같이 상기 전면에 제 1 절연막을 증착하고 에치백하여 측벽절연막(36)을 형성한 후, 마스크 공정에 따라 P웰영역에는 소오스/드레인용인 고농도의 n형영역(n+)이 형성되도록 비소를 이온주입한다.
이어서 교대로 N웰영역에 소오스/드레인용인 고농도 p형영역(p+)이 형성되도록 붕소를 이온주입한다.
그리고, 상기 전면에 제 2 절연막(37)을 증착하여 소오스/드레인 및 오미 콘택층인 불순물영역이 노출되도록 상기 제 2 절연막(37)을 선택적으로 제거하여 콘택홀(37a)을 형성한다.
이어서 제3도(e)에서와 같이 상기 전면에 제 1 금속층(38)을 증착하고, 노광 및 현상공정을 수행하여 이웃하는 소오스/드레인과 오믹콘택을 연결하기 위한 배선이 형성되도록 상기 제 1 금속층(38)을 선택적으로 제거한다.
이어서 제3도(f)에서와 같이 상기 전면에 제 3 절연막(39)을 증착하고 노광 및 현상공정을 수행하여 선택적으로 패터닝하여 제 1 비아콘택홀(39a)을 형성한 후, 상기 전면에 제 2 금속층을 증착하고 노광 및 현상공정을 수행하여 선택적으로 패터닝하여 패드 주위에 접지 배선라인(40)을 형성한다.
그러나 상기와 같은 종래의 다비트 디램(DRAM)의 접지 배선 형성방법에 있어서는, 접지 노이즈를 제거하기 위해 접지 배선 폭을 넓혀 칩 둘레를 따라 접지 배선라인이 형성되어 있기 때문에 칩 면적이 증가하는 것과, 알파 입자에 의한 소프트 에러가 발생하는 문제점이 있었다.
본 발명은 상기 상술한 문제점을 해결하기 위해 안출한 것으로서, 다비트 디램(DRAM)의 접지 배선에 있어서, 접지 노이즈 및 소프트 에러를 방지하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 다비트 디램(DRAM)의 접지 배선 형성방법은 씨모스(COMS) 주변회로를 가지는 다비트 디램(DRAM)에 있어서, NMOS와 PMONS가 형성된 P웰과 N웰영역의 이웃하는 소오스/드레인 및 오믹콘택영역을 연결하는 제 1 금속층을 형성하는 공정, 상기 제 1 금속층상에 접지될 영역에만 제 1 비아콘택홀을 가지는 제 1 절연막을 형성하는 공정, 상기 제 1 비아콘택홀 및 그에 인접한 제 1 절연막상에 제 2 금속층을 형성하는 공정, 상기 제 2 금속층상에 제 2 비아콘택홀을 가지는 제 2 절연막을 형성하는 공정, 상기 제 2 비아콘택홀을 포함한 전면에 접지 배선라인을 위한 제 3 금속층을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명하면 다음과 같다.
본 발명의 다비트 디램(DRAM)의 접지 배선 형성방법은 제4도, 제5도, 제6도를 참조하여 설명하면 다음과 같다.
제4도는 종래의 다비트 디램(DRAM)의 접지 배선 레이아웃도이고, 제5도는 제4도의 A-A'선상에 따른 회로도이며, 제6도는 제4도의 A-A'선상에 따른 단면도를 나타낸 것이다.
먼저, 제6도(a)와 같이 P웰과 N웰이 형성된 기판(61)상에 열산화막(62)과 질화막을 차례로 증착한 후, 감광막을 도포하여 소정의 마스크 공정에 따라 감광막 패턴을 형성하고 에칭으로 소자분리영역의 질화막을 제거한다.
이어서 상기 감광막 패턴을 제거함으로써 질화막 패턴(63)을 형성한다.
이 공정에 따라 소자형성영역(활성영역)과 소자분리영역(필드영역)을 정의한다.
이어서 제6도(b)에서와 같이 상기 소자분리영역 하단에 채널스톱용으로 각각 붕소(B)와 인(P)을 주입한 후, 열산화막(62)을 성장시켜 소자분리영역에 필드산화막을 형성하고, 상기 질화막 패턴(63) 및 본질의 열산화막(62)을 제거한다.
이어서 상기 전면에 게이트산화막과 폴리실리콘층을 차례로 증착하여, 마스크 공정에 의해 패터닝한 후 게이트산화막(64) 및 게이트전극(65)을 형성한다.
이어서 제6도 (c)에서와 같이 상기 전면에 감광막을 도포하여 마스크 공정에 따라 P웰영역에는 소오스/드레인용인 저농도의 n형영역(n-)이 형성되도록 비소를 이온주입한다.
이어서 교대로 N웰영역에는 소오스/드레인용이 저농 p형영역(p-)이 형성되도록 붕소를 이온주입한다.
이어서 제6도(d)에서와 같이 상기 전면에 제 1 절연막을 증착하여 에치백하여 측벽절연막(66)을 형성한 후, 상기 전면에 감광막을 도포하여 마스크 공정에 따라 P웰영역에는 소오스/드레인용인 고농도의 n형영역(n+)이 형성되도록 비소를 이온주입한다.
이어서 교대로 N웰영역에는 소오스/드레인용인 고농도 p형영역(p+)이 형성되도록 붕소를 이온주입한다.
그리고, 상기 전면에 제 2 절연막(67)을 증착하여 소오스/드레인 및 오믹콘택층인 불순물영역이 노출되도록 상기 제 2 절연막(67)을 선택적으로 제거하여 콘택홀(67a)을 형성한다.
이어서 제6도(e)에서와 같이 상기 전면에 제 1 금속층(68)을 증착하고, 노광 및 현상공정을 수행하여 이웃하는 소오스/드레인과 오미콘택층을 연결하기 위한 배선이 형성되도록 제 1 금속층(68)을 선택적으로 제거한다.
이어서 제6도(f)에서와 같이 상기 전면에 제 3절연막(69)을 증착하고 노광 및 현상공정을 수행하여 선택적으로 패터닝하여 제 1 비아콘택홀(69a)을 형성한 후, 상기 전면에 제 2 금속층을 형성한다.
이때 상기 제 1 비아콘택홀(69a)은 제 1 금속층(68)과 접지될 영역에만 형성한다.
이어서, 상기 제 2 금속층을 선택적으로 패터닝하여 상기 제 1 비아콘택홀(69a)과 제 3 절연막(69)상에 제 2 금속패턴(70a, 70b)을 형성한다.
이어서 제6도(g)에서와 같이 상기 전면에 제4절연막(71)을 증착하고, 노광 및 현상공정을 수행하여 상기 선택적으로 패터닝된 제 2 금속패턴(70a, 70b)상에 제 2 비아콘택홀(71a)을 형성한 후, 제6도(h)에서와 같이 상기 전면에 배선용(Vss)인 제 3 금속층(72)을 형성한다.
따라서, 본 발명의 다전원을 사용하는 디램의 접지 배선 형성방법에 있어서는 종래의 VDD레이아웃은 그대로 형성하고, Vss 라인은 형성하지 않은 채 절연막을 증착한 다음, 접지할 영역에만 비아콘택홀을 형성한 후, 칩 전체에 Vss 라인을 위한 금속층을 형성함으로써 본 발명(제4도 참조)은 종래의 1도에서와 같이 패드 주위에 Vss 라인이 형성되어 있지 않아 레이아웃의 면적이 감소된다.
또한, 칩 전체가 금속층으로 형성되었기 때문에 알파 입자에 의한 소프트 에러를 방지하게 되는 것이다. 그리고, 필요에 따라 접지 패드를 1개로 줄여 나머지 패드를 제거함으로써 칩면적이 감소된다.
상기와 같은 본 발명의 다비트 디램(DRAM)의 접지 배선 형성방법은 다음과 같은 효과가 있다.
첫째, 종래의 제1도에서와 같이 패드 주위에 Vss 라인이 형성되어 있지 않아 레이아웃의 면적을 감소시키며, 접지 노이즈를 해결할 수 있다.
또한, 필요에 따라서 접지 패드를 1개로 줄여 나머지 패드를 제거함으로써 칩면적으로 감소시킬 수 있다.
둘째, 칩 전체가 금속층으로 형성되었기 때문에 알파 입자에 의한 소프트 에러를 방지할 수 있다.
Claims (1)
- 씨모스(CMOS) 주변회로를 가지는 다비트 디램(DRAM)에 있어서, NMOS와 PMOS가 형성된 P웰과 N웰영역의 이웃하는 소오스/드레인 및 오믹콘택영역을 연결하는 제 1 금속층을 형성하는 공정, 상기 제 1 금속층상의 접지될 영역에만 제 1 비아콘택홀을 가지는 제 1 절연막을 형성하는 공정, 상기 제 1 비아콘택홀 및 그에 인접한 제 1 절연막상에 제 2 금속층을 형성하는 공정, 상기 제 2 금속층상에 제 2 비아콘택홀을 가지는 제 2 절연막을 형성하는 공정, 상기 제 2 비아콘택홀을 포함한 전면에 배선라인을 위한 제 3 금속층을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 다비트 디램(DRAM)의 접지 배선 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950013023A KR0172830B1 (ko) | 1995-05-24 | 1995-05-24 | 다비트 디램의 접지 배선 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950013023A KR0172830B1 (ko) | 1995-05-24 | 1995-05-24 | 다비트 디램의 접지 배선 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960043211A KR960043211A (ko) | 1996-12-23 |
| KR0172830B1 true KR0172830B1 (ko) | 1999-02-01 |
Family
ID=19415239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950013023A KR0172830B1 (ko) | 1995-05-24 | 1995-05-24 | 다비트 디램의 접지 배선 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0172830B1 (ko) |
-
1995
- 1995-05-24 KR KR1019950013023A patent/KR0172830B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR960043211A (ko) | 1996-12-23 |
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