JPH04239745A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04239745A JPH04239745A JP613891A JP613891A JPH04239745A JP H04239745 A JPH04239745 A JP H04239745A JP 613891 A JP613891 A JP 613891A JP 613891 A JP613891 A JP 613891A JP H04239745 A JPH04239745 A JP H04239745A
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- 239000004065 semiconductor Substances 0.000 title claims description 21
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 238000002955 isolation Methods 0.000 claims abstract description 51
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 22
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 26
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 2
- 150000004767 nitrides Chemical class 0.000 abstract description 32
- 229920005591 polysilicon Polymers 0.000 abstract description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052710 silicon Inorganic materials 0.000 abstract description 8
- 239000010703 silicon Substances 0.000 abstract description 8
- 241000293849 Cordylanthus Species 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に半導体装置における素子分離領域の形成方法
に関する。
関し、特に半導体装置における素子分離領域の形成方法
に関する。
【０００２】
【従来の技術】半導体基板，特にシリコン基板上に形成
される集積回路は、高密度化，大容量化の一途を辿り、
特にＳＲＡＭの様な集積回路では、１Ｍビットから４Ｍ
ビット又はそれ以上へと集積度が増大してきており、な
おかつ高速化，低消費電力化が図られている。大規模な
集積回路は、多くの素子を１チップ上に形成する必要が
ある。一方、製品のコストや歩留りの観点からは、チッ
プサイズを極力小さくする必要がある。チップサイズの
縮小は、メモリセルサイズをいかに小さくするかが鍵で
ある。特に、ＳＲＡＭの様な微細な加工技術を要するメ
モリセルの縮小は、素子と素子とを分離する素子分離領
域の縮小が重要の要素となってくる。
される集積回路は、高密度化，大容量化の一途を辿り、
特にＳＲＡＭの様な集積回路では、１Ｍビットから４Ｍ
ビット又はそれ以上へと集積度が増大してきており、な
おかつ高速化，低消費電力化が図られている。大規模な
集積回路は、多くの素子を１チップ上に形成する必要が
ある。一方、製品のコストや歩留りの観点からは、チッ
プサイズを極力小さくする必要がある。チップサイズの
縮小は、メモリセルサイズをいかに小さくするかが鍵で
ある。特に、ＳＲＡＭの様な微細な加工技術を要するメ
モリセルの縮小は、素子と素子とを分離する素子分離領
域の縮小が重要の要素となってくる。
【０００３】第１の従来技術の説明として、従来、素子
分離は アイ・イー・イー・イートランザクション
オン エレクトロン デバイシズ １９８２年
４月発行， ＥＤ−２９ 巻， ４号， ５６１−５６
７ ページ （ ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮ
ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ， ｐｐ．５
６１−５６７， ＶＯＬ．ＥＤ−２９， ＮＯ．４，
ＡＰＲＩＬ １９８２ ）に提案されているような形成
方法が用いられている。図７〜図９は、その製造方法の
概要を工程順に示す断面図である。なお説明文中、シリ
コン酸化膜は酸化膜と呼称し、シリコン窒化膜は窒化膜
と呼称する。 酸化膜２，ポリシリコン膜３，窒化膜４を、シリコン基
板１上に積層し〔図７〕、フォトレジスト膜６をマスク
に用いて、素子分離領域となる領域の窒化膜４を開口し
、イオン注入によりチャネルストッパー９を形成する〔
図８〕。その後、フォトレジスト膜６を除去し、露出し
た部分のポリシリコン膜３を酸化して素子分離酸化膜１
０を形成するものである〔図９〕。この素子分離領域の
形成方法は、バーズビークと呼ばれる横方向の酸化膜の
食い込みが小さく、微細な素子分離領域を形成するには
きわめて有効な方法である。
分離は アイ・イー・イー・イートランザクション
オン エレクトロン デバイシズ １９８２年
４月発行， ＥＤ−２９ 巻， ４号， ５６１−５６
７ ページ （ ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮ
ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ， ｐｐ．５
６１−５６７， ＶＯＬ．ＥＤ−２９， ＮＯ．４，
ＡＰＲＩＬ １９８２ ）に提案されているような形成
方法が用いられている。図７〜図９は、その製造方法の
概要を工程順に示す断面図である。なお説明文中、シリ
コン酸化膜は酸化膜と呼称し、シリコン窒化膜は窒化膜
と呼称する。 酸化膜２，ポリシリコン膜３，窒化膜４を、シリコン基
板１上に積層し〔図７〕、フォトレジスト膜６をマスク
に用いて、素子分離領域となる領域の窒化膜４を開口し
、イオン注入によりチャネルストッパー９を形成する〔
図８〕。その後、フォトレジスト膜６を除去し、露出し
た部分のポリシリコン膜３を酸化して素子分離酸化膜１
０を形成するものである〔図９〕。この素子分離領域の
形成方法は、バーズビークと呼ばれる横方向の酸化膜の
食い込みが小さく、微細な素子分離領域を形成するには
きわめて有効な方法である。
【０００４】一方、第２の従来技術として、従来の素子
分離法として用いられているＬＯＣＯＳ法ではバーズビ
ーク量が多いため、図１０〜図１２に説明するように選
択酸化のマスクに用いる窒化膜の側面に別途窒化膜によ
るサイドウォールを形成し、バーズビーク量を抑えよう
とする方法もある。即ち、シリコン基板１上に酸化膜２
，窒化膜４，酸化膜５の積層構造を有する膜を〔図１０
〕、素子分離領域となる領域の酸化膜５，窒化膜４を除
去した後、チャネルストッパー９を形成し、窒化膜サイ
ドウォール８を形成し〔図１１〕、酸化を行ない素子分
離酸化膜１０を形成するものである〔図１２〕。この方
法も素子分離酸化膜を形成する領域を、マスクより狭く
出来るため、微細な素子分離領域を形成するには有効の
方法である。
分離法として用いられているＬＯＣＯＳ法ではバーズビ
ーク量が多いため、図１０〜図１２に説明するように選
択酸化のマスクに用いる窒化膜の側面に別途窒化膜によ
るサイドウォールを形成し、バーズビーク量を抑えよう
とする方法もある。即ち、シリコン基板１上に酸化膜２
，窒化膜４，酸化膜５の積層構造を有する膜を〔図１０
〕、素子分離領域となる領域の酸化膜５，窒化膜４を除
去した後、チャネルストッパー９を形成し、窒化膜サイ
ドウォール８を形成し〔図１１〕、酸化を行ない素子分
離酸化膜１０を形成するものである〔図１２〕。この方
法も素子分離酸化膜を形成する領域を、マスクより狭く
出来るため、微細な素子分離領域を形成するには有効の
方法である。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
第１の従来技術の製造方法では、フォトレジスト膜を加
工する技術限界以下の微細な素子分離は、形成すること
が出来ないと言う問題点があった。又、バーズビークの
食い込み量が小さいとは言え、更に微細な素子では、こ
の食い込み量を更に小さくする必要があり、必ずしもこ
の量を独立に制御出来ないという問題点があった。又、
第２の従来技術の製造方法では、側壁に形成する窒化膜
サイドウォール幅により、バーズビーク量は調整できる
が、窒化膜サイドウォール形成のエッチバックの際、基
板の直上に形成されている酸化膜が除去されていまい、
基板表面に反応性イオンエッチングなどにより損傷を与
え、このためリーク電流が増加して良好な素子分離特性
が得られないという問題点があった。本発明の目的は上
記の問題点を解決し、フォトリソグラフィーに加工限界
以下の微細な素子分離を提供し、かつバーズビーク量を
独立に制御し、リーク電流の少ない素子分離の製造方法
を提供することにある。
第１の従来技術の製造方法では、フォトレジスト膜を加
工する技術限界以下の微細な素子分離は、形成すること
が出来ないと言う問題点があった。又、バーズビークの
食い込み量が小さいとは言え、更に微細な素子では、こ
の食い込み量を更に小さくする必要があり、必ずしもこ
の量を独立に制御出来ないという問題点があった。又、
第２の従来技術の製造方法では、側壁に形成する窒化膜
サイドウォール幅により、バーズビーク量は調整できる
が、窒化膜サイドウォール形成のエッチバックの際、基
板の直上に形成されている酸化膜が除去されていまい、
基板表面に反応性イオンエッチングなどにより損傷を与
え、このためリーク電流が増加して良好な素子分離特性
が得られないという問題点があった。本発明の目的は上
記の問題点を解決し、フォトリソグラフィーに加工限界
以下の微細な素子分離を提供し、かつバーズビーク量を
独立に制御し、リーク電流の少ない素子分離の製造方法
を提供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は半導体装置の素子分離領域の形成において、半
導体基板の一主面上に第１のシリコン酸化膜，多結晶シ
リコン膜，第１のシリコン窒化膜，および第２のシリコ
ン酸化膜を順次形成する工程と、素子分離領域の形成予
定領域の第２のシリコン酸化膜と第１のシリコン窒化膜
とを除去する工程と、イオン注入により、半導体基板の
表面の素子分離領域の形成予定領域にチャネルストッパ
ーを形成する工程と、全面に第２のシリコン窒化膜を形
成する工程と、第２のシリコン窒化膜を、第２のシリコ
ン酸化膜をストッパーとしてエッチバックし、素子分離
領域の形成予定領域の外周における第２のシリコン酸化
膜並びに第１のシリコン窒化膜の側面に、第２のシリコ
ン窒化膜からなるサイドウォールを形成する工程と、第
２のシリコン酸化膜を除去する工程と、素子分離領域の
形成予定領域に露出した多結晶シリコン膜を熱酸化して
素子分離酸化膜を形成し、素子分離領域の形成予定領域
に素子分離領域を形成する工程と、第２のシリコン窒化
膜，並びに第１のシリコン窒化膜，および多結晶シリコ
ン膜，および第１のシリコン酸化膜を順次除去する工程
と、を有している。
造方法は半導体装置の素子分離領域の形成において、半
導体基板の一主面上に第１のシリコン酸化膜，多結晶シ
リコン膜，第１のシリコン窒化膜，および第２のシリコ
ン酸化膜を順次形成する工程と、素子分離領域の形成予
定領域の第２のシリコン酸化膜と第１のシリコン窒化膜
とを除去する工程と、イオン注入により、半導体基板の
表面の素子分離領域の形成予定領域にチャネルストッパ
ーを形成する工程と、全面に第２のシリコン窒化膜を形
成する工程と、第２のシリコン窒化膜を、第２のシリコ
ン酸化膜をストッパーとしてエッチバックし、素子分離
領域の形成予定領域の外周における第２のシリコン酸化
膜並びに第１のシリコン窒化膜の側面に、第２のシリコ
ン窒化膜からなるサイドウォールを形成する工程と、第
２のシリコン酸化膜を除去する工程と、素子分離領域の
形成予定領域に露出した多結晶シリコン膜を熱酸化して
素子分離酸化膜を形成し、素子分離領域の形成予定領域
に素子分離領域を形成する工程と、第２のシリコン窒化
膜，並びに第１のシリコン窒化膜，および多結晶シリコ
ン膜，および第１のシリコン酸化膜を順次除去する工程
と、を有している。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１〜図６は本発明の一実施例による素子分離領域
の形成方法を説明するための工程順の断面図であり、ｐ
型のシリコン基板を用いたｎチャネル型の素子の分離領
域を形成する例である。ｐチャネル型は単にｎをｐに置
き換えればよい。説明文中シリコン酸化膜は酸化膜と呼
称し、シリコン窒化膜は窒化膜と呼称する。
る。図１〜図６は本発明の一実施例による素子分離領域
の形成方法を説明するための工程順の断面図であり、ｐ
型のシリコン基板を用いたｎチャネル型の素子の分離領
域を形成する例である。ｐチャネル型は単にｎをｐに置
き換えればよい。説明文中シリコン酸化膜は酸化膜と呼
称し、シリコン窒化膜は窒化膜と呼称する。
【０００８】まず、ボロン濃度１Ｅ１５ｃｍ−３程度の
ｐ型導電性を有するシリコン基板１上に、酸化膜２を形
成する。酸化膜２の膜厚は７〜５０ｎｍ程度あればよい
。 次に、ポリシリコン膜３を形成し、窒化膜４，酸化膜５
を形成する〔図１〕。ポリシリコン膜３の膜厚は４０〜
１００ｎｍ，窒化膜４の膜厚は２００〜３００ｎｍ，酸
化膜５の膜厚は２００〜３００ｎｍ程度あればよい。次
に、フォトレジスト膜６をマスクにした反応性イオンエ
ッチングにより、素子分離領域を形成する領域の酸化膜
５，及び窒化膜４を除去する〔図２〕。次に、フォトレ
ジスト膜６を除去した後、窒化膜７を形成する〔図３〕
。窒化膜７の膜厚は、所望の素子分離幅に応じて変えれ
ばよい。次に、窒化膜７をエッチバックし、窒化膜サイ
ドウォール８を形成する。この時、酸化膜５はエッチバ
ックのストッパーとして働く。また、エッチバックの際
、酸化膜５，および窒化膜４が除去された領域では、ポ
リシリコン膜３がストッパーとして働くため、直接基板
に損傷を与えることはない。続いて、酸化膜２，ポリシ
リコン膜３，窒化膜４，酸化膜５，および窒化膜サイド
ウォール８をマスクとしてボロンをイオン注入し、チャ
ネルストッパー９を形成する〔図４〕。なおチャネルス
トッパー９はフォトレジスト膜６を除去する前に形成し
ても良い。次に、酸化膜５を選択的に除去し、熱酸化を
行ない、素子分離酸化膜１０を形成する〔図５〕。次に
、窒化膜４，窒化膜サイドウォール８，ポリシリコン膜
３，および酸化膜１を除去することにより、素子分離領
域が形成される〔図６〕。
ｐ型導電性を有するシリコン基板１上に、酸化膜２を形
成する。酸化膜２の膜厚は７〜５０ｎｍ程度あればよい
。 次に、ポリシリコン膜３を形成し、窒化膜４，酸化膜５
を形成する〔図１〕。ポリシリコン膜３の膜厚は４０〜
１００ｎｍ，窒化膜４の膜厚は２００〜３００ｎｍ，酸
化膜５の膜厚は２００〜３００ｎｍ程度あればよい。次
に、フォトレジスト膜６をマスクにした反応性イオンエ
ッチングにより、素子分離領域を形成する領域の酸化膜
５，及び窒化膜４を除去する〔図２〕。次に、フォトレ
ジスト膜６を除去した後、窒化膜７を形成する〔図３〕
。窒化膜７の膜厚は、所望の素子分離幅に応じて変えれ
ばよい。次に、窒化膜７をエッチバックし、窒化膜サイ
ドウォール８を形成する。この時、酸化膜５はエッチバ
ックのストッパーとして働く。また、エッチバックの際
、酸化膜５，および窒化膜４が除去された領域では、ポ
リシリコン膜３がストッパーとして働くため、直接基板
に損傷を与えることはない。続いて、酸化膜２，ポリシ
リコン膜３，窒化膜４，酸化膜５，および窒化膜サイド
ウォール８をマスクとしてボロンをイオン注入し、チャ
ネルストッパー９を形成する〔図４〕。なおチャネルス
トッパー９はフォトレジスト膜６を除去する前に形成し
ても良い。次に、酸化膜５を選択的に除去し、熱酸化を
行ない、素子分離酸化膜１０を形成する〔図５〕。次に
、窒化膜４，窒化膜サイドウォール８，ポリシリコン膜
３，および酸化膜１を除去することにより、素子分離領
域が形成される〔図６〕。
【０００９】以上の方法により、フォトリソグラフィー
の限界以下の微細な素子分離領域が形成出来る。更に、
バーズビークが入っても予じめ食い込み量が判っている
ならば、それに応じて窒化膜サイドウォール８（窒化膜
７）の膜厚を調整することにより、出来上り寸法を独自
に制御できる。
の限界以下の微細な素子分離領域が形成出来る。更に、
バーズビークが入っても予じめ食い込み量が判っている
ならば、それに応じて窒化膜サイドウォール８（窒化膜
７）の膜厚を調整することにより、出来上り寸法を独自
に制御できる。
【００１０】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法は、半導体装置の素子分離領域の形成方法に
おいて、フォトリソグラフィーの限界以下の微細の素子
分離領域を再現性良く形成出来る。更に、出来上りの寸
法を任意に制御でき、リーク電流も抑えられるので、微
細な素子分離領域を必要とするデバイスの歩留りを向上
させることができる。
の製造方法は、半導体装置の素子分離領域の形成方法に
おいて、フォトリソグラフィーの限界以下の微細の素子
分離領域を再現性良く形成出来る。更に、出来上りの寸
法を任意に制御でき、リーク電流も抑えられるので、微
細な素子分離領域を必要とするデバイスの歩留りを向上
させることができる。
【図１】本発明の一実施例を説明するための途中工程に
おける断面図である。
おける断面図である。
【図２】本発明の一実施例を説明するための途中工程に
おける断面図である。
おける断面図である。
【図３】本発明の一実施例を説明するための途中工程に
おける断面図である。
おける断面図である。
【図４】本発明の一実施例を説明するための途中工程に
おける断面図である。
おける断面図である。
【図５】本発明の一実施例を説明するための途中工程に
おける断面図である。
おける断面図である。
【図６】本発明の一実施例を説明するための最終工程に
おける断面図である。
おける断面図である。
【図７】第１の従来技術による半導体装置の製造方法を
説明するための途中工程における断面図である。
説明するための途中工程における断面図である。
【図８】第１の従来技術による半導体装置の製造方法を
説明するための途中工程における断面図である。
説明するための途中工程における断面図である。
【図９】第１の従来技術による半導体装置の製造方法を
説明するための最終工程における断面図である。
説明するための最終工程における断面図である。
【図１０】第２の従来技術による半導体装置の製造方法
を説明するための途中工程における断面図である。
を説明するための途中工程における断面図である。
【図１１】第２の従来技術による半導体装置の製造方法
を説明するための途中工程における断面図である。
を説明するための途中工程における断面図である。
【図１２】第２の従来技術による半導体装置の製造方法
を説明するための最終工程における断面図である。
を説明するための最終工程における断面図である。
１ シリコン基板
２，５ 酸化膜
３ ポリシリコン膜
４，７ 窒化膜
６ フォトレジスト膜
８ 窒化膜サイドウォール
９ チャネルストッパー
１０ 素子分離酸化膜
Claims (2)
- 【請求項１】半導体装置における素子分離領域の製造方
法において、半導体基板の一主面上に第１のシリコン酸
化膜，多結晶シリコン膜，第１のシリコン窒化膜，およ
び第２のシリコン酸化膜を順次積み重ねる姿態に形成す
る工程と、素子分離領域の形成予定領域の前記第２のシ
リコン酸化膜と前記第１のシリコン窒化膜とを除去する
工程と、イオン注入により、前記半導体基板の表面の前
記素子分離領域の形成予定領域にチャネルストッパーを
形成する工程と、全面に第２のシリコン窒化膜を形成す
る工程と、前記第２のシリコン窒化膜を、前記第２のシ
リコン酸化膜をストッパーとしてエッチバックし、前記
素子分離領域の形成予定領域の外周における前記第２の
シリコン酸化膜並びに前記第１のシリコン窒化膜の側面
に、前記第２のシリコン窒化膜からなるサイドウォール
を形成する工程と、前記第２のシリコン酸化膜を除去す
る工程と、前記素子分離領域の形成予定領域に露出した
前記多結晶シリコン膜を熱酸化して素子分離酸化膜を形
成し、前記素子分離領域の形成予定領域に素子分離領域
を形成する工程と、前記第２のシリコン窒化膜，並びに
前記第１のシリコン窒化膜，および前記多結晶シリコン
膜，および前記第１のシリコン酸化膜を順次除去する工
程と、を有することを特徴とする半導体装置の製造方法
。 - 【請求項２】半導体装置における素子分離領域の製造方
法において、半導体基板の一主面上に第１のシリコン酸
化膜，多結晶シリコン膜，第１のシリコン窒化膜，およ
び第２のシリコン酸化膜を順次積み重ねる姿態に形成す
る工程と、素子分離領域の形成予定領域の前記第２のシ
リコン酸化膜と前記第１のシリコン窒化膜とを除去する
工程と、全面に第２のシリコン窒化膜を形成する工程と
、前記第２のシリコン窒化膜を、前記第２のシリコン酸
化膜をストッパーとしてエッチバックし、前記素子分離
領域の形成予定領域の外周における前記第２のシリコン
酸化膜並びに前記第１のシリコン窒化膜の側面に、前記
第２のシリコン窒化膜からなるサイドウォールを形成す
る工程と、イオン注入により、前記半導体基板の表面の
前記素子分離領域の形成予定領域にチャネルストッパー
を形成する工程と、前記第２のシリコン酸化膜を除去す
る工程と、前記素子分離領域の形成予定領域に露出した
前記多結晶シリコン膜を熱酸化して素子分離酸化膜を形
成し、前記素子分離領域の形成予定領域に素子分離領域
を形成する工程と、前記第２のシリコン窒化膜，並びに
前記第１のシリコン窒化膜，および前記多結晶シリコン
膜，および前記第１のシリコン酸化膜を順次除去する工
程と、を有することを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP613891A JPH04239745A (ja) | 1991-01-23 | 1991-01-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP613891A JPH04239745A (ja) | 1991-01-23 | 1991-01-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04239745A true JPH04239745A (ja) | 1992-08-27 |
Family
ID=11630149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP613891A Pending JPH04239745A (ja) | 1991-01-23 | 1991-01-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04239745A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6225148B1 (en) | 1998-07-08 | 2001-05-01 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating semiconductor device |
-
1991
- 1991-01-23 JP JP613891A patent/JPH04239745A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6225148B1 (en) | 1998-07-08 | 2001-05-01 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating semiconductor device |
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