JPH02288359A - シリコン基板中に１つの導電タイプのウェルを形成する方法 - Google Patents

シリコン基板中に１つの導電タイプのウェルを形成する方法

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Andrew D Strachan
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マーティン、アンドルー、ヘンリー
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシリコン基板内に１つの導電タイプのウェルを
形成する方法に関する。特に、本発明はＣＭＯ５構造内
に２個のウェルを形成する方法に関する。
〔従来の技術〕
従来のＣＭＯ３半導体装置においてはウェルの境界の通
常のツインウェル構成のＮ形つェルとＰ形つェルの間に
一般に約２０００Ａの段差が設けである。これらツイン
ウェル間の境界にホトレジスト層を与えるときこの段差
により境界のいずれかの側の幅１０ミクロンまでの領域
においてホトレジストの厚さに変化が生じる。ホトレジ
ストの写真リトグラフ露光中に生じる大在波効果により
、水銀Ｇライン露光装置を用いた場合にはホトレジスト
の厚さに約６００Ａの変化によって設計寸法と実際に印
刷される寸法との間に０．１５μｍまでの変化が生じる
。最近まではウェルの境界近辺におけるこの寸法制御の
欠陥は、そのような変化が全設計線幅の１０％より小（
−船釣な設計上の許容差は１０％）であるから重視され
ていない。
しかしながら、現在では線幅は、０．１５μｍの変化が
全設計寸法の１５％を越えるようなレベルまで減少して
いる。そのような線幅の変化はウェルの境界のいずれか
の側において１０ミクロン幅の領域内から重要な回路を
排除することになる。
これまではそのような回路配置についてのこの制限は、
ウェルの境界に近い活性回路の配置を本来許さない周知
のバルクＣＭＯＳラッチアップ現象の故に重大な設計上
の障害とはなっていない。
しかしながら、ＣＭＯＳラッチアップにおけるエピタキ
シャルシリコン基板の使用および他の開発により、ウェ
ルの境界にまたがるＮおよびＰチャンネルのソースとド
レン間のスペースを約１２ミクロンから４ミクロン以下
まで減少させることが可能となっている。ＣＭＯＳラフ
チアツブにおける進歩を充分に利用するためには、ウェ
ルの境界に隣接（すなわち境界から２−１０ミクロン以
内）した領域を完全に利用しうるようにするためにウェ
ル境界に関連した線幅変化を減少させるための技術が必
要である。
更に、周知のデバイスにおけるウェル境界での約２００
０人の段差はそのデバイスの平面度を低下させる。現代
のＶＬＳ　Ｉデバイスは性能、機能および信頼度につい
ての目標を達成するために多くの相互接続レベルにいて
信頼性の高いものになりつつある。そのようなすてべの
点は相互接続レベル間の誘電層の平面性に大きく依存す
る。従ってデバイス全体の平面度を高めるための技術が
いぜんとして求められている。
本発明は次の段階からなる、シリコン基板内に１つの導
電タイプのウェルを形成する方法を提供する。
（ａ）　　第１の導電タイプのドーパントでドーピング
された第１表面領域と逆の第２の導電タイプのドーパン
トでドーピングされた第２の表面領域をＨするシリコン
２！仮であって、この第１および第２表面領域を上記シ
リコン基板上に成長させた酸化物層の第１部分およびそ
の部分より薄い第２部分で夫々覆われた基板を用意する
段階、（ｂ）　　この基板を酸化して上記第１および第
２部分の厚さの差が減少するように上記酸化物層の厚さ
を増加する段階、 （Ｃ）　　段階（ｂ）の前、この段階中あるいはその後
にこの基板を加熱して上記第１導電タイプのドーパント
を拡散せてこの基板内に第１導電タイプのウェルを形成
すると共に、上記第２導電タイプのドーパントを基板中
に拡散させる段階、（ｄ）　　この酸化物層を除去して
上記ウェルの境界領域に段差を有する基板表面を露出す
る段階。
〔実施例〕
第１図において、シリコンウェハ基板２はその上に約５
００Ａの厚さの酸化物層４を成長させるべく周知の方法
でまず酸化される。約１０００Ａの厚さのシリコン窒化
物（Ｓ１３Ｎ４）層６をＣＶＤによりこの酸化物層上に
付着する。これらの層４，６は次にホトレジスト層８を
用いてパターン化されそしてこの構造体をエツチングし
、ホトレジスト層８をそのままとしこのシリコンの、酸
化物層４の内の約３５０人の残留層１１により覆われそ
して次に形成されるべきウェルを限定するための領域１
０を露光する。次に、一つの導電タイプのドーパント１
２を領域１０に注入する。
このドーパント１２は究極的には形成されるウェルを限
定するために用いられる。この注入は一般に１２５Ｋｅ
Ｖ　（イオン当り）で２．７Ｘ１０１２イオン／　ｃｊ
のボロン注入である。結果としての構造を第１図に示し
ており、ここまでの段階は従来のものである。
以下の説明においてはＮ形シリコン基板に逆にドーピン
グされて形成されるＰ形つェルとＮ形擬似ウェルを備え
たツインウェルの形成プロセスについて説明する。従っ
て、ドーパント１２はＰ形つェルを形成するためにＰ形
ドーパントである。
しかしながら、この方法はＰ形基板にＮ形つェルおよび
Ｐ形擬似ウェルを与えるように容品に変更出来る。
第２図においてホトレジスト層８を除去しそして厚さ約
３０００Ａの酸化物マスク１４を例えば周知の熱処理に
より領域１０の注入層１２の上に成長させる。このマス
ク１４はツインウェルを形成スるための従来のプロセス
によりつくられる約４０００−５０００Ａである酸化物
マスクより薄く、この厚さの差の意味については後述す
る。
第３図において次にシリコン窒化物層６が例えば高温の
オルト燐酸により除去されてＮ形擬似ウェルを形成する
領域の上に約５０ＯＡそしてＰ形つェルをつくる領域１
０の上に約３０００Ａの前の酸化物マスクを残す。注入
ドーパント１２とは逆の導電タイプのドーパントを次に
基板２の領域１６に領域１０を囲むように注入する。こ
の領域１６はＰ形つェルに隣接してＮ形擬似ウェルを限
定するために例えば燐であるＮ形ドーパントを注入され
ている。このＮ形ドーパントは酸化物マスク１４に隣接
する元の酸化物層４の部分を通して注入される。酸化物
マスク１４は基板の領域１０へのＮ形ドーパントの注入
を防市する。Ｎ形擬似注入のｖＡｆｆｉはツインウェル
をつくるための従来のプロセスのそれと同じであって例
えば３．７×１０１２燐イオン／Ｃ−であるが、注入エ
ネルギーは本発明における薄い酸化物マスク１４を貫通
する注入を排除するために周知のプロセスと比較して約
１２０ＫｃＶから６０ＫｃＶ　（イオン当り）に低下す
る。
第４図においてＮ形擬似ウェルを限定するＮ形注入部１
８はＰ形つェルを限定するＰ形注入部１２を囲んでいる
。
本発明の方法の次の段階は注入物質を活性化してドライ
ブする（ウェルドライブ−イン）ことおよび酸化物マス
ク１４と元の酸化物層４の残部との間に段差２０を小さ
くするためこの基板を酸化することである。このウェル
ドライブ−イン段階と酸化段階は１段階または任意の順
序の２段階プロセスで行うことが出来る。好適な実施例
ではこれら両段階は１段階プロセスで行われる。このプ
ロセスを次に述べる。しかしながら例示を簡潔にするた
めに第４図は酸化後の基板を、第５図は次のウェルドラ
イブ−イン後の基板を示している。
勿論この酸化とウェルドライブインは同時に生じるもの
である。
この方法において、１段階プロセスにおけるウェルドラ
イブイン前の酸化段階は１つのサイクル中子室のペリオ
ドで水素と酸素を導入（蒸気／酸素雰囲気をつくるため
）した蒸気雰囲気内で基板を加熱して行われる。ウェル
ドライブインは次にこれらガスを、一般には窒素である
不活性雰囲気に切換えることにより完成する。これは従
って両段術について一般に約１２００℃である同一の温
度サイクルに維持する。蒸気は、必要であればドライ酸
化を用いることも出来るが、酸化段階の時間を短縮する
ために用いられる。この酸化段階において、酸化物マス
ク１４と元の酸化物層４の間の段差２０は酸化物層４が
マスク１４よりその成長速度が著しく高いめたに著しく
減少する。この成長速度の差は、酸化速度が酸化物の厚
さの増加により低下することにより生じる。それ故、酸
化物層４の厚さが約５００人であるＮ形擬似ウェル領域
内の酸化速度は厚さ約３０００人の酸化物マスクのＰ形
つェル領域におけるよりはじめは著しく高い。これによ
り、Ｎ形擬似ウェル領域内の酸化物の厚さが増加すると
拡散速度限界の利点は低下するがシリコン段差ははじめ
に減少する。この初期段階後のシリコンの酸化は、Ｎ形
ドーピング（すなわち燐）はＰ形ドーピング（すなわち
ボロン）に対し酸化を加速するためにＮ形擬似ウェル領
域内では僅かに高い速度で接続する。このプロセスにお
いて、水蒸気と酸素による酸化は２つの酸化物層４と１
４の上面間に約４００人の最終段差２０を与えるために
約３０分間行われる。約６０分より長い酸化段階はウェ
ル注入線量をドーパントの偏析を補償するために変化さ
せないかぎり不適当である。これはまた酸化物内にスタ
ック欠陥を生じさせることにもなる。酸化物層４と１４
の表面の段差２０は約４００八まで減少するから、シリ
コン／酸化物界面（これは究極的にウェルの境界に段差
２２をつくる）における対応する段差２２はシリコン上
の酸化物の成長機構により約４００Ａまで同様に減少す
る。ウェルドライブインでは注入されるドーパント１２
と１８は活性化されてシリコン基板に拡散し、Ｎ形擬似
ウェル２６で囲まれたＰ形つェル２４を限定する。これ
を第５図に示す。
第６図において、ウェル形成の最終段階は例えば１０：
１のＨ２Ｏ：ＨＦに入れることにより酸化物マスク１４
で形成される酸化物と元の酸化物層４の残りの部分のす
べてを除去することである。
最終ウェル構造を第６図に示す、ウェル領域２８と隣接
するシリコン表面３０との間の境界に約４００人の段差
２２がある。その後従来のＣＭＯＳプロセス段階をＣＭ
ＯＳ半導体デバイスの形成に用いることが出来る。
〔発明の効果〕
第６図から、酸化物が除去された後のウェル境界の段差
が約４００人であり、これは従来のウェル形成プロセス
の約２０００人と比較すると大きく異なることがわかる
。従って本発明はウェル境界でのトポグラフィの変化を
最少にすることにより従来技術の前記問題に対する解決
を与えるものである。ウェル境界での４００への段差に
より、ライン幅にウェルの段差が影響するような領域は
境界のいずれかの側での１０ミクロンから２ミクロンへ
と減少する。更に、影響される領域内のライン幅の変化
は０．１５ミクロンから０，０５ミクロン以下に減少し
た。このような改善はウェルのエツジから僅かに２ミク
ロンに厳密な回路を配置しつるに充分以上のものである
。これは従来の、特に全ＣＭＯ８（６トランジスタ）静
１１″、ランダムアクセスメモリ（ＳＲＡＭ）セルのよ
うな回路において非常に大きな面積の節約を与えるもの
である。
本発明者はまた４００人の段差は写真製版段階における
以降の層のダークフィールド整合用の適正なコントラス
トを確実にするに充分であることを見い出した。
本発明はまた約２０００Ａの従来の値と比較して約４０
０人までウェルの段差を減少することにより従来のツイ
ンウェルＣＭＯ３構造に関連した大規模トポグラフィ変
化が除去されそしてこれがデバイスの収量および回路の
信頼性の両方を改善する構造の平坦化を得るためのプロ
セスを著しく簡略化することが出来るという点でプロセ
ス上の利点を与える。
本発明の他の利点はプロセスがデバイスの収縮度と信頼
度を改善するための付加的なプロセス段階を必要としな
い標準形の自己整合ツインウェル法の変形であることで
ある。
上述のようにこの従来の方法では厚さ４００〇−５００
０Ａの酸化物マスクが基板上に成長される。この酸化物
の厚さはウェルのドライブイン中に酸化物から押し出さ
れるＮ形ドーパント（すなわち燐）によるＰ形つェルへ
の貝人が生じないようにするためにこれまで用いられて
いたものである。事実、本発明者は厚さ３０００人の酸
化物マスクでこの効果を防止するに充分であり、基板の
消費部分を少くすることにより、ウェルドライブイン中
に減少されるべき段差を最少にするものであることを見
い出した。
更に、周知のプロセスでは擬似ウェルを形成するための
ドーパントの注入（すなわち、第３図の対応する注入段
階による）後に従来の方法ではＰ形つェルの上の酸化物
から注入されたＮ形ドーパント（すなわち燐）を除去す
るために厚さ約３０００への酸化物マスクをディッピン
グで除去することであった。本発明では酸化段階がウェ
ルドライブインに加えられるから、酸化剤に対する燐の
拡散係数がウェルドライブイン温度（約１２００℃）に
おいて少くとも数桁小さく、従って酸化フロントか燐が
インタフェースに拡散して偏析するよりも著しく高速に
発達するために、酸化物内の燐はＰ形つェルへと偏析出
来ない。がくして本発明はウェルドライブイン前の従来
のディッピング段階を省略出来るという利点を更に有す
る。
本発明は以降の層のダークフィールドアライメント用の
適正なコントラストを保証するがシリコン表面の使用を
最適化しうるようにするためにウェル境界でのホトレジ
ストの厚さの変化を低下させるようにＮ形およびＰ形つ
ェル間の段差を最小値へとくり返し制御する方法を与え
るものである。
【図面の簡単な説明】
第１図は酸化物層の成長、シリコン窒化物層の付着、パ
ターンをもつホトレジストの適用、露出されたシリコン
窒化物のエツチングおよびそれに続くドーパントの注入
後のシリコンウェハの構造の断面図、第２図はホトレジ
ストを除去しそして更に酸化物層を成長させた後の第１
図の構造、第３図はシリコン窒化物の除去後であってド
ーパント注入中の第２図の構造、第４図はこの構造の酸
化後の第３図の構造、第５図はウェルドライブイン後の
第４図の構造、第６図は酸化物除去後の第５図の構造、
を示す図である。 ２・・・シリコンウェハ基板、４・・・酸化物層、６・
・・シリコン窒化物層、８・・・ホトレジスト層、１２
・・・Ｐ形ドーパント注入部、１４・・・酸化物マスク
、１８・・・Ｎ形ドーパント注入部、２０・・・段差。

Claims (1)

  1. 【特許請求の範囲】 １、下記段階から成るシリコン基板中に１つの導電タイ
    プのウェルを形成する方法。 （ａ）第１の導電タイプのドーパントでドーピングされ
    た第１表面領域と逆の第２の導電タイプのドーパントで
    ドーピングされた第２の表面領域を有するシリコン基板
    であって、この第１および第２の表面領域を上記シリコ
    ン基板上に成長させた酸化物層の第１部分およびその部
    分より薄い第２部分で夫々覆われた基板を用意する段階
    、（ｂ）この基板を酸化して上記第１および第２部分の
    厚さの差が減少するように上記酸化物層の厚さを増加す
    る段階、 （ｃ）段階（ｂ）の前、段階中あるいは後にこの基板を
    加熱して上記第１の導電タイプのドーパントを拡散せて
    この基板内に第１導電タイプのウェルを形成すると共に
    、上記第２の導電タイプのドーパントを基板中に拡散さ
    せる段階、 （ｄ）この酸化物層を除去して上記ウェルの境界領域に
    段差を有する基板表面を露出する段階。 ２、前記酸化段階（ｂ）および加熱段階（ｃ）は酸化と
    加熱を異なる雰囲気内で行うようにして１段階で行うご
    とくなった請求項１記載の方法。 ３、前記酸化と加熱段階は実質的に同一温度で行うごと
    くした請求項２記載の方法。 ４、前記酸化段階（ｂ）は前記基板を酸化雰囲気内で約
    １２００℃で加熱することにより行われるごとくなった
    請求項２または３記載の方法。 ５、前記酸化段階（ｂ）は約３０分間行われるごとくな
    った請求項４記載の方法。 ６、前記酸化段階（ｂ）の前に前記酸化物層の第１およ
    び第２部分の厚さが夫々約３０００Åおよび５００Åで
    あるごとくなった請求項１乃至５の１に記載する方法。 ７、前記段差の高さは約４００Åである請求項１乃至６
    の１に記載の方法。 ８、前記段階（ａ）の前に、前記酸化物層はほぼ均一の
    厚さであり、その前記第１部分はその第２部分をマスク
    層でマスクしそして前記シリコン基板の前記第１表面領
    域に酸化物を選択的に成長させることにより形成するご
    とくなった請求項１乃至７の１に記載の方法。 ９、前記第２導電タイプのドーパントは前記酸化物層の
    第１および第２部分の形成後に前記シリコン基板の第２
    表面領域に注入され、前記第１部分がドーパント注入に
    対し第１表面領域をマスクするように作用するごとくし
    た請求項１乃至８の１に記載の方法。 １０、前記第２導電タイプのドーパントは ６０ＫｅＶ／イオンのエネルギーをもって注入されるご
    とくなった請求項９記載の方法。 １１、前記シリコン基板の第２表面領域は前記ウェルと
    は逆の導電タイプの仮ウェル内に含まれるごとくなった
    請求項１乃至１０の１に記載の方法。
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