DE69519079T2 - Fabrikation einer integrierten Schaltung mit Zwillingswannen - Google Patents
Fabrikation einer integrierten Schaltung mit ZwillingswannenInfo
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- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 239000000758 substrate Substances 0.000 claims description 19
- 239000000463 material Substances 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 14
- 239000002019 doping agent Substances 0.000 claims description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 4
- 229910052796 boron Inorganic materials 0.000 claims description 4
- 238000011109 contamination Methods 0.000 claims description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
- Formation Of Insulating Films (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
- Die vorliegende Erfindung betrifft Verfahren zur Herstellung von integrierten Schaltungen.
- Vielfach werden integrierte CMOS-Schaltungen mittels eines als "Zwillingswannen-"Verfahren bezeichneten Verfahrens hergestellt. Bei dem Zwillingswannenverfahren werden benachbarte Wannen vom n- und p-Typ gebildet, mit nachfolgender Ausbildung von komplementären Vorrichtungen in diesen Wannen.
- Bei einem typischen Zwillingswannenverfahren wird ein Teil des Substrats abgedeckt, typischerweise mit Schichten aus Siliciumdioxid und Siliciumnitrid. Dann läßt man auf das abgedeckte Substrat eine Dotierspezies, etwa Bor, einwirken. Üblicherweise erfolgt ein Ionenimplantationsprozeß. Durch den Ionenimplantationsprozeß wird eine p-Wanne in jenen Teilen des Substrats ausgebildet, die durch Siliciumdioxid und Siliciumnitrid nicht abgedeckt worden sind. Nach Ausbildung der p-Wanne läßt man auf die p-Wanne ein Dickoxid aufwachsen, und die vorher gebildete Siliciumnitridschicht wird entfernt. So wird beispielsweise der in Fig. 1 dargestellte Aufbau gebildet.
- In Fig. 1 bezeichnet Bezugsziffer 11 ein Substrat, bei dem es sich um Silicium, dotiertes Silicium, epitaktisches Silicium usw. handeln kann. Bezugsziffer 13 bezeichnet eine p-Wanne, die durch das soeben beschriebene Verfahren gebildet worden ist. Bezugsziffer 15 bezeichnet eine Dickoxidschicht, die über der p-Wanne 13 gebildet worden ist. Bezugsziffer 17 bezeichnet eine Siliciumdioxidschicht. Die die Siliciumdioxidschicht 17 vorher bedeckende Siliciumnitridschicht ist entfernt worden. Eine typische Dicke für Oxid 15 beträgt 4000 Å (10 Å = 1 nm); dagegen beläuft sich eine typische Dicke der Oxidschicht 17 auf 1000 Å. Der nächste Schritt besteht in der Bildung einer n-Wanne, indem eine Dotierspezies vom n-Typ auf den in Fig. 1 dargestellten Aufbau gelenkt wird. Natürlich muß dabei die Dicke des Oxids 15 so groß sein, daß die p-Wanne 13 während der Implantation der n-Wanne geschützt wird.
- Nach der Implantation der n-Wanne erfolgt ein Wanneneintreiben. Bei dem Eintreiben handelt es sich um eine thermische Behandlung, die die Dotierstoffe aktiviert und die Dotierstoffe tiefer in das Substrat hineindiffundieren läßt. Wichtig ist während des Eintreibeschritts, daß die Dicke des Oxids 17 so groß ist, daß keine Gegendotierung der bereits gebildeten n-Wanne durch Bor aus der Umgebung erfolgen kann. Ist jedoch die Dicke der Schicht 17 erheblich größer, so muß die Dicke der Schicht 15 auch entsprechend erhöht werden, um für ausreichenden Schutz der p-Wanne während der Implantation der n-Wanne zu sorgen. Leider tritt, wenn Schicht 17 und 15 erheblich dicker ausgebildet werden, eine unerwünschte Höhendifferenz an der Grenze zwischen der n- und der p-Wanne nach Entfernung der Schichten 15 und 17 bei späterer Bearbeitung auf. Diese Höhendifferenz ist unerwünscht, da sie zu lithographischen und dielektrischen Planarisierungsproblemen bei den späteren Schritten in der Herstellung von integrierten Schaltungen führt.
- Es ist daher von den an der Entwicklung von integrierten Schaltungen Interessierten nach Methoden zum hinreichenden Schutz der p-Wanne während der Implantation der n-Wanne sowie auch zum ausreichenden Schutz der n-Wanne vor Kontamination während nachfolgender thermischer Wanneneintreibschritte gesucht worden.
- Aus der unter der Nummer 0254973 veröffentlichten Europäischen Patentanmeldung ist ein Verfahren zur Herstellung von integrierten Zwillingslappenvorrichtungen, insbesondere Zwillingswannen-cmos-Vorrichtungen mit einem selbstausgerichteten Trenngraben unter Verwendung von zwei Abdeckschritten zur Bildung der Wannen und des Grabens der CMOS bekannt. Man erhält die Grabenmaske mit mindestens einer auf dem Substrat abgeschiedenen Abdeckschicht und indem man im Grabenbereich über ein mit Hilfe der Wannenmasken selbstausgerichtet entstandenes Fenster verfügt, wobei die Wannenmasken so bemessen sind, daß sie einander und ideal im Grabenbereich überlappen und das Grabenmaskenfenster begrenzen.
- Aus der Europäischen Patentanmeldung Nr. 0391561 ist ein Verfahren zur Ausbildung einer Mulde eines Leitfähigkeitstyps in einem Siliciumsubstrat bekannt.
- Erfindungsgemäß wird daher ein Verfahren zur Herstellung von integrierten Schaltungen gemäß Anspruch 1 umschrieben.
- Beispielhaft wird bei der Erfindung ein erster Teil eines Substrats abgedeckt und dann in einem zweiten Teil des Substrats eine Wanne eines ersten Leitfähigkeitstyps ausgebildet. Dann wird über den zweiten Teil des Substrats eine Materialschicht gebildet und in dem ersten Teil des Substrats eine Wanne eines zweiten Leitfähigkeitstyps ausgebildet. Danach werden der erste und der zweite Teil des Substrats mit einer zweiten Materialschicht bedeckt. Sowohl auf die Wanne des ersten Typs als auch jene des zweiten Typs läßt man eine erhöhte Temperatur einwirken. Die zweite Materialschicht dient dem Schutz der Wannen vor einer Kontamination durch einen Umgebungsdotierstoff. Die erste und die zweite Materialschicht werden entfernt und in den Wannen werden Transistoren ausgebildet.
- Bei Fig. 1, 2 und 3 handelt es sich um Querschnittansichten, die zum Verständnis eines Ausführungsbeispiels der vorliegenden Erfindung beitragen.
- Sowohl die n- als auch die p-Wanne können mit Hilfe der Erfindung des Anmelders, die anhand von Fig. 2 zu erfassen ist, hinreichend geschützt werden. Bezugsziffer 11 bezeichnet ein Substrat. Im allgemeinen ist unter Substrat ein Materialkörper zu verstehen, auf dem weitere Materialschichten ausgebildet sein können.
- Bezugsziffer 13 bezeichnet eine p-Wanne. Bezugsziffer 21 bezeichnet ein thermisch gebildetes Oxid, das typischerweise eine Dicke von 1000-3000 Å aufweisen kann. Bezugsziffer 23 bezeichnet ein thermisches Oxid, das beispielsweise eine Dicke von 100-300 Å aufweisen kann.
- p-Wanne 13 ist auf vorstehend beschriebene Weise gebildet worden. Das thermische Oxid 21 (das viel dünner ist als das in Fig. 1 abgebildete thermische Oxid 15) ist über der p-Wanne 13 gebildet worden. Dann ist n-Wanne 27 durch Ionenimplantation einer Dotierspezies vom n-Typ gebildet worden. Die Dicke des Oxids 21 hat sich als ausreichend zum Schutz der p-Wanne 13 erwiesen. Ein typisches Implantat vom n-Typ in ist: Phosphoriges bei 30 KEV, 4,5 E12.
- Nach Ausbildung der n-Wanne 27 wird Schicht 25 ganzflächig über den Oxiden 23 und 21 abgeschieden. Erwünscht als Schicht 25 ist plasmaunterstütztes TEOS. Andere Vorstufen können auch eingesetzt werden. Das plasmaunterstützte TEOS wird bei verhältnismäßig niedriger Temperatur gebildet. Schicht 25 schützt n- Wanne 27 vor Kontamination durch Bor aus der Umgebung während des nächsten Schritts, nämlich einem thermischen Wanneneintreiben.
- Nach erfolgtem thermischem Wanneneintreiben wird Schicht 25 entfernt, beispielsweise durch Naßätzen. Der daraus hervorgehende Aufbau ist in Fig. 3, mit p-Wanne 13 und n-Wanne 27, veranschaulicht. Die Höhendifferenz zwischen p-Wanne 13 und n-Wanne 27 (d. h. die Höhendifferenz zwischen den Oberflächen 31 und 33) ist vergleichsweise klein, nämlich lediglich die Differenz zwischen den Eindringtiefen der Oxide 21 und 23.
Claims (5)
1. Verfahren zur Herstellung von integrierten
Schaltungen, bei dem:
ein erster Teil eines Substrats (11) abgedeckt
wird;
in einem zweiten Teil des Substrats eine Wanne
(13) eines ersten Leitfähigkeittyps ausgebildet wird;
über dem zweiten Teil des Substrats eine
Schicht (21) aus einem ersten Material gebildet wird;
in dem ersten Teil des Substrats eine Wanne
(27) eines zweiten Leitfähigkeittyps ausgebildet wird;
der erste Teil und die Schicht aus erstem
Material über dem zweiten Teil des Substrats mit einer
ganzflächig abgeschiedenen Schicht (25) aus zweitem
Material bedeckt wird;
die Wannen des ersten (13) und zweiten (27)
Leitfähigkeitstyps einem thermischen
Wanneneintreibschritt unterworfen werden, wobei die Schicht (25) aus
zweitem Material dazu dient, die erste (13) und zweite
(27) Wanne vor einer Kontamination durch einen
Umgebungsdotierstoff zu schützen;
die Schichten aus erstem (21) und zweitem (25)
Material entfernt werden.
2. Verfahren nach Anspruch 1, wobei es sich bei
der Schicht (21) aus erstem Material um ein thermisches
Oxid handelt.
3. Verfahren nach Anspruch 1, bei dem die Schicht
(25) aus zweitem Material aus plasmaunterstütztem TEOS
gebildet wird.
4. Verfahren nach Anspruch 1, bei dem es sich bei
dem Umgebungsdotierstoff um Bor handelt.
5. Verfahren nach Anspruch 1, bei dem die Schicht
(21) aus erstem Material eine Dicke zwischen 1000 und
3000 Å (100 und 300 nm) aufweist.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US35225794A | 1994-12-08 | 1994-12-08 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE69519079D1 DE69519079D1 (de) | 2000-11-16 |
DE69519079T2 true DE69519079T2 (de) | 2001-03-15 |
Family
ID=23384405
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE69519079T Expired - Fee Related DE69519079T2 (de) | 1994-12-08 | 1995-12-05 | Fabrikation einer integrierten Schaltung mit Zwillingswannen |
Country Status (5)
Country | Link |
---|---|
EP (1) | EP0716443B1 (de) |
JP (1) | JP3300588B2 (de) |
KR (1) | KR100378448B1 (de) |
DE (1) | DE69519079T2 (de) |
TW (1) | TW288157B (de) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100416002B1 (ko) | 2001-08-31 | 2004-01-24 | 삼성전자주식회사 | 디스플레이장치의 다이나믹포커스 조정회로 |
KR100817417B1 (ko) * | 2006-12-26 | 2008-03-27 | 동부일렉트로닉스 주식회사 | 고전압 씨모스 소자 및 그 제조 방법 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IT1213457B (it) * | 1986-07-23 | 1989-12-20 | Catania A | Procedimento per la fabbricazione di dispositivi integrati, in particolare dispositivi cmos adoppia sacca. |
GB8907897D0 (en) * | 1989-04-07 | 1989-05-24 | Inmos Ltd | Forming wells in semiconductor devices |
-
1995
- 1995-12-05 EP EP95308767A patent/EP0716443B1/de not_active Expired - Lifetime
- 1995-12-05 DE DE69519079T patent/DE69519079T2/de not_active Expired - Fee Related
- 1995-12-07 KR KR1019950047251A patent/KR100378448B1/ko not_active IP Right Cessation
- 1995-12-08 JP JP31983995A patent/JP3300588B2/ja not_active Expired - Fee Related
- 1995-12-22 TW TW084113783A patent/TW288157B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
DE69519079D1 (de) | 2000-11-16 |
TW288157B (de) | 1996-10-11 |
EP0716443B1 (de) | 2000-10-11 |
KR960026069A (ko) | 1996-07-20 |
EP0716443A1 (de) | 1996-06-12 |
JP3300588B2 (ja) | 2002-07-08 |
KR100378448B1 (ko) | 2003-06-02 |
JPH08222642A (ja) | 1996-08-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |