DE69102719T2 - Halbleiterbauelement mit MOS Transitor und dessen Herstellungsverfahren. - Google Patents

Halbleiterbauelement mit MOS Transitor und dessen Herstellungsverfahren.

Info

Publication number
DE69102719T2
DE69102719T2 DE69102719T DE69102719T DE69102719T2 DE 69102719 T2 DE69102719 T2 DE 69102719T2 DE 69102719 T DE69102719 T DE 69102719T DE 69102719 T DE69102719 T DE 69102719T DE 69102719 T2 DE69102719 T2 DE 69102719T2
Authority
DE
Germany
Prior art keywords
mos transistor
channel mos
layer
insulation layer
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE69102719T
Other languages
English (en)
Other versions
DE69102719D1 (de
Inventor
Noriaki Sato
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Application granted granted Critical
Publication of DE69102719D1 publication Critical patent/DE69102719D1/de
Publication of DE69102719T2 publication Critical patent/DE69102719T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82385—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

  • Die Erfindung bezieht sich allgemein auf ein Halbleiterbauelement und ein Verfahren zur Herstellung eines Halbleiterbauelementes und insbesondere auf ein Halbleiterbauelement, das einen Metall-Oxid-Halbleiter(MOS)-Transistor auf einem Substrat aufweist, und ein Verfahren zum Herstellen eines solchen Halbleiterbauelementes, das eine hohe Intregrationsdichte und verbesserte Eigenschaften aufweist.
  • Zur Verbesserung der Integrationsdichte integrierter Schaltungen (ICs) besteht seit kurzem der Wunsch, einen P-Kanal-MOS-Transistor mit vergrabenen Kanal in einen mit Oberflächenkanal zu ändern. Aus diesem Grunde ist es notwendig eine Gate- Elektrode anstelle aus N-Polysilizium aus P-Polysilizium zu bilden. Um die Gate- Elektrode als P-Typ zu bilden, werden Ionen-Implantation und thermische Diffusion durchgeführt, wobei jedoch das Problem auftritt, daß die P-Störstellen und insbesondere Bor (B) leicht die Gate-Elektrode durchdringen und den Kanalbereich erreichen. Das zuvor beschriebene Problem wird durch ein großes Rp der P-Störstellen wie B verursacht und durch die Tatsache, daß die Diffusion innerhalb Siliziumdioxid (SiO&sub2;) leicht erfolgt, wobei Rp die Ionenimplantationstiefe von der Oberfläche aus angibt.
  • Der Oberbegriff der unabhängigen Ansprüche 1 und 10 bezieht sich auf die Offenbarung der Druckschrift JP-A-57 107 067, da dieser Stand der Technik die Herstellung eines CMOS-Halbleiterbauelementes offenbart. In dieser Druckschrift ist offenbart, zuerst eine P-Wanne für den N-Kanal MOS-Transistor auszubilden, danach eine erste Gate-Struktur für den P-Kanal MOS-Transistor auszubilden und schließlich eine Trennung vorzunehmen, um die zweite Gate Struktur auszubilden.
  • In der Druckschrift EP-A-0 218 408 ist eine CMOS-Struktur offenbart, bei der Polysilizium-Gateelektroden auf einem Einkristall-Siliziumsubstrat ausgebildet sind. Die Gate-Struktur ist von zwei oder drei Schichten bedeckt, die auf dem Substrat und den Gate-Elektroden aufgetragen sind. Ein anisotropischer Trockenplasma-Ätzprozeß wird zum Abtragen des größten Teils der dritten Schicht verwendet. Die zweite Schicht wirkt als eine Ätzsperre für den Ätzprozeß. Während des Plasma-Ätzprozesses bleiben die Bereiche entlang der Gate-Seiten stehen, um Seitenwände zu bilden. Auf diese Weise werden Masken für einen Source/Drain-Implantations-Prozeß ausgebildet.
  • Als ein Verfahren zur Überwindung des zuvor beschriebenen Problemes ist ein Verfahren zum Ausbilden einer Gate-Isolationsschicht eines P-Kanal-MOS-Transistors aus einer zusammengesetzten Schicht aus SiO&sub2; und Siliziumnitrid (Si&sub3;N&sub4;)-Schichten bekannt, um das Eindiffundieren von P-Störstellen in den Kanalbereich zu unterdrücken, anstelle des Ausbildens der Gate-Isolationsschicht des P-Kanal-MOS- Transistors allein aus einer SiO&sub2;-Schicht Im Vergleich mit der SiO&sub2;-Schicht neigen die P-Störstellen viel weniger dazu in die Si&sub3;N&sub4;-Schicht einzudiffundieren und das Si&sub3;N&sub4; wirkt bezüglich der Störstellendiffusionen als Bremse.
  • Ein übliches Verfahren zur Herstellung eines Halbleiterbauelementes wird nachfolgend unter Bezugnahme auf die Fig. 1A bis 1F beschrieben.
  • Das vollständige Halbleiterbauelement enthält gemäß Fig. 1F ein Silizium (Si)-Substrat 31, eine SiO&sub2; Feld-Oxidschicht 32, einen P-Kanal-MOS-Transistorbereich 33, in dem ein P-Kanal-MOS-Transistor ausgebildet ist, und einen N-Kanal-MOS-Transistorbereich 34, in dem ein N-Kanal-MOS-Transistor ausgebildet ist. Eine N-Wanne 35 ist in dem P-Kanal-MOS-Transistorbereich 33 ausgebildet, und eine P-Wanne 36 ist in dem N-Kanal-MOS-Transistorbereich 34 ausgebildet. Eine Siliziumschicht 37 ist aus SiO&sub2; oder dgl. hergestellt, eine Siliziumnitridschicht 38 ist aus Si&sub3;N&sub4; oder dgl. hergestellt, und eine Siliziumoxidschicht 39 ist aus SiO&sub2; oder dgl. hergestellt. Eine Gate- Isolationsschicht 40 ist aus der Siliziumoxidschicht 37 und 39 und der Siliziumnitridschicht 38 zusammengesetzt. Eine Gate-Isolationsschicht 41 ist aus SiO&sub2; oder dgl. hergestellt, und eine Polysiliziumschicht 42 ist vorgesehen, um eine Gate- Elektrode auszubilden. Eine Gate-Elektrode 43 ist in dem P-Kanal-MOS- Transistorbereich 33 ausgebildet, und eine Gate-Elektrode 44 ist in dem N-Kanal-MOS- Transistorbereich 34 ausgebildet. Eine Substrat-Diffusionsschicht 45 ist in dem P-Kanal-MOS-Transistorbereich 33 ausgebildet und wirkt als Source/Drain- Diffusionsschicht. Eine Substrat-Diffusionsschicht 46 ist in dem N-Kanal-MOS- Transistorbereich 34 ausgebildet und wirkt als Source/Drain-Diffusionsschicht. Eine Zwischenschicht-Isolationsschicht 47 ist aus Phosphor-Silikatglas (PSG) oder dgl. hergestellt. Ein Kontaktloch 48 ist in der Zwischenschicht-Isolationsschicht 47 ausgebildet, und eine Zwischenverbindungsschicht 49 ist aus Aluminium (Al) oder dgl. hergestellt.
  • Das in Fig. 1F dargestellte Halbleiterbauelement wird wie folgt hergestellt.
  • Zunächst wird, wie in Fig. 1A dargestellt, das Substrat 31 mittels Lokaloxidation des Siliziums (LOCOS) selektiv thermisch oxidiert, um somit die Feld-Oxidschicht 32 als einen Isolationsbereich auszubilden und um den P-Kanal-MOS-Transistorbereich 33 und den N-Kanal-MOS-Transistorbereich 34 als aktive Bereiche auszubilden. Um in einem Bereich, in dem ein P-Kanal-MOS-Transistor ausgebildet ist N-Störstellen zu implantieren und um in einem Bereich, in dem ein N-Kanal-MOS-Transistor ausgebildet ist P-Störstellen zu implantieren, wird Ionenimplantation angewendet, und wobei die N-Wanne 35 und die P-Wanne 36 mittels eines thermischen Prozesses ausgebildet sind. Danach wird die aus SiO&sub2; hergestellte Siliziumoxidschicht 37 mittels thermischer Oxidation auf der gesamten Oberfläche beispielsweise ausgebildet. Si&sub3;N&sub4; ist auf der Siliziumoxidschicht 37 mittels eines Chemical-Vapor-Deposition-Verfahrens (CVD- Verfahren) beispielsweise aufgetragen, um die Silizium-Nitridschicht 38 auszubilden. Danach wird die Silizium-Nitridschicht 38 mittels thermischer Oxidation beispielsweise oxidiert, um somit auf der Oberfläche der Silizium-Nitridschicht 38 die Siliziumoxidschicht 39, die aus SiO&sub2; hergestellt ist, auszubilden.
  • Danach werden wie in Fig. 1B dargestellt, die Siliziumoxidschicht 39, die Siliziumnitridschicht 38 und die Siliziumoxidschicht 37 auf dem N-Kanal-MOS- Transistorbereich 34 beispielsweise mittels reaktiven Ionenätzen (RIE) selektiv geätzt. Anschließend wird die Gate-Isolationsschicht 40 auf der Siliziumoxidschicht 37 hergestellt, die Siliziumnitridschicht 38 und die Siliziumoxidschicht 39 sind in dem P-Kanal-MOS-Transistorbereich 33 ausgebildet, während das Substrat 31 in dem N-Kanal-MOS-Transistorbereich 34 frei bleibt.
  • Danach wird, wie in Fig. 1C dargestellt, die aus SiO&sub2; hergestellte Isolationsschicht 41 in dem N-Kanal-MOS-Transistorbereich 34 beispielsweise mittels thermischer Oxidation ausgebildet. In diesem Stadium wird die Siliziumnitridschicht 38 weiterhin oxidiert und die Dicke der Siliziumoxidschicht 39 erhöht.
  • Danach wird, wie in Fig. 1D dargestellt, eine Polysiliziumschicht 42 aufgetragen, um die freie Oberfläche im P-Kanal-MOS-Transistorbereich 33 und im N-Kanal-MOS- Transistorbereich 34 beispielsweise mittels CVD-Verfahren abzudecken. Diese Polysiliziumschicht 42 wird als Gate-Elektrode verwendet und deren spezifischer Widerstand mittels Störstellendotierung darin vermindert.
  • Danach wird, wie in Fig. 1E dargestellt, die Polysiliziumschicht 42 und die Gate- Isolationsschicht 40 und 41 der jeweiligen P-Kanal-MOS-Transistorbereiche 33 und des N-Kanal-MOS-Transistorbereichs 34 beispielsweise mit dem RIE-Verfahren selektiv geätzt, um somit die Gate-Elektrode 43 in dem P-Kanal-MOS-Transistorbereich 33 und die Gate-Elektrode 44 in dem N-Kanal-MOS-Transistorbereich 34 auszubilden. In diesem Stadium liegt das Substrat 31 (N-Wanne oder P-Wanne 36) in dem P-Kanal- MOS-Transistorbereich 33 und dem N-Kanal-MOS-Transistorbereich 34 frei. Die Gate- Elektrode 43 des P-Kanal-MOS-Transistorbereichs 33 und die Gate-Elektrode 44 des N-Kanal-MOS-Transistorbereichs 34 können unabhängig voneinander ausgebildet werden. Die Gate-Elektroden 44 des N-Kanal-MOS-Transistorbereichs 34 können beispielsweise nach der Gate-Elektrode 43 des P-Kanal-MOS-Transistorbereichs 33 ausgebildet werden.
  • Zusätzlich ist es möglich die Siliziumoxidschicht 37 oder die Gate-Isolationsschicht 41 bei einem Ätzen der Gate-Elektrode unter Verwendung eines Ätzmittels, das eine hohe Selektivität aufweist, abzutragen.
  • Als nächstes werden die Substrat-Diffusionsschicht 45, die die Source/Drain- Diffusionsschicht bildet, in dem P-Kanal-MOS-Transistorbereich 33 ausgebildet und die Substrat-Diffusionsschicht 46, die die Source/Drain-Diffusionsschicht bildet in dem N-Kanal-MOS-Transistorbereich 34 ausgebildet. Zusätzlich wird die Zwischenschicht- Isolationsschicht 47, die aus SiO&sub2; und PSG aufgebaut ist, auf der gesamten Oberfläche ausgebildet, um den P-Kanal-MOS-Transistorbereich 33 und den N-Kanal-MOS- Transistorbereich 34 auszubilden. Die Kontaktlöcher 48 werden in der Zwischenschicht- Isolationsschicht 47 und der Substrat-Diffusionsschicht 45 und 46 ausgebildet, um so die Gate-Elektroden 43 und 44 freizulegen. Danach wird die Al-Zwischenverbindungsschicht 49 ausgebildet, um einen Kontakt mit der Substrat- Diffusionsschicht 45 und 46 und den Gate-Elektroden 43 und 44 über die Kontaktlöcher 48 herzustellen. Somit wird das vollständige Halbleiterbauelement erhalten, wie es in Fig. 1F dargestellt ist.
  • Gemäß dem üblichen Verfahren besteht jedoch das Problem, daß es unmöglich ist, die Gate-Isolationsschichten 40 und 41 des jeweiligen P-Kanal-MOS-Transistors und des N-Kanal-MOS-Transistors unabhängig voneinander auszubilden. Weiterhin besteht das Problem, daß die Dicke der Gate-Isolationsschichten 40 und 41 nicht auf gewünschte Werte eingestellt werden kann und daß es unmöglich ist, die Schwellenspannung Vth oder dgl. des MOS-Transistors zu optimieren.
  • Die Dicke der Gate-Isolationsschichten 40 und 41 können aus den folgenden Gründen nicht auf gewünschte Werte eingestellt werden. Wenn die Siliziumnitridschicht 38, die in dem P-Kanal-MOS-Transistorbereich 33 ausgebildet ist, um als Diffusionsbremse zu wirken, bei einer hohen Temperatur von 1000ºC oxidiert wird, wird beispielsweise die Dicke der SiO&sub2;-Gate-Isolationsschicht 41 in dem N-Kanal-MOS-Transistorbereich 43 größer als der gewünschte Wert. Wenn andererseits versucht wird die Dicke der Gate- Isolationsschicht 41 in dem N-Kanal-MOS-Transistorbereich 34 auf den gewünschten Wert einzustellen, kann eine SiO&sub2;-Schicht nicht mit ausreichender Dicke auf der Siliziumnitridschicht 38 in dem P-Kanal-MOS-Transistorbereich 33 ausgebildet werden, und die Dicke der Siliziumoxidschicht 39 wird geringer als der gewünschte Wert, wodurch die Spannungsfestigkeit gering wird. Die Oxidation der Siliziumnitridschicht 38 wird bei hoher Temperatur durchgeführt, um den von dem Trap der Siliziumnitridschicht verursachten Leckstrom zu stoppen und um den anfänglichen Kurzschluß durch wechselseitiges Kompensieren der nadelförmigen Lunker, die in jeder Schicht der Mehrschicht-Isolationsschicht bestehen, zu verhindern. Zusätzlich wird ebenfalls die Oxidation der Siliziumnitiridschicht 38 ebenfalls durchgeführt, um die Dicke der Siliziumoxidschicht 39 zu erhöhen, und um die Spannungsfestigkeit zu verbessern, so daß die von "heißen Trägern" verursachten Störungen zu unterdrücken und um die Lebensdauer des Bauelementes somit zu fördern.
  • Somit ist es Gegenstand der Erfindung ein neues und geeignetes Halbleiterbauelement und ein Verfahren zum Herstellen des Halbleiterbauelementes vorzusehen, bei denen die beschriebenen Probleme beseitigt werden.
  • Weiterhin besteht der Gegenstand der Erfindung genauer darin, ein Verfahren zum Herstellen eines Halbleiterbauelementes vorzusehen, das einen CMOS-Schaltkreis mit zumindest einem N-Kanal-MOS-Transistor und einem P-Kanal-MOS-Transistor enthält, wobei Schritte vorgesehen sind, einen Isolationsbereich, einen P-Kanal-MOS- Transistorbereich und einen N-Kanal-MOS-Transistorbereich in einem Halbleitersubstrat auszubilden, in dem der P-Kanal-MOS-Transistorbereich eine N-Wanne in dem Halbleitersubstrat und der N-Kanal-MOS-Transistorbereich eine P-Wanne in dem Halbleitersubstrat aufweist, nacheinanderfolgend eine erste Isolationsschicht und eine erste Leiterschicht auf dem Halbleitersubstrat auszubilden, so daß der N-Kanal-MOS-Transistorbereich abgedeckt ist, eine erste Gate-Elektrode und eine erste Gate-Isolationsschicht des N-Kanal-MOS-Transistors auf der P-Wanne in dem N-Kanal-MOS-Transistorbereich durch selektives Ätzen der ersten Leiterschicht und der ersten Isolationsschicht auszubilden, nacheinanderfolgend eine zweite Isolationsschicht und eine zweite Leiterschicht auf dem Halbleitersubstrat auszubilden, so daß zumindest der P-Kanal-MOS-Transistorbereich abgedeckt ist, und eine zweite Gate-Elektrode und eine zweite Gate-Isolationsschicht des P-Kanal-MOS-Transistors auf der N-Wanne in dem P-Kanal-MOS-Transistorbereichs durch selektives Ätzen der zweiten Leiterschicht und der zweiten Isolationsschicht auszubilden. Gemäß dem erfindungsgemäßen Verfahren ist es möglich, die Gate-Isolationsschichten des P-Kanals und des N-Kanal- MOS-Transistors mit der gewünschten Dicke auszubilden. Somit kann die Schwellenspannung und dgl. der Transistoren optimiert werden und wodurch die Transistoreigenschaften verbessert sind.
  • Noch ein weiterer Gegenstand der Erfindung ist es, ein Halbleiterbauelement vorzusehen, das ein Halbleitersubstrat, eine P-Wanne, die in dem Halbleitersubstrat ausgebildet ist, eine Gate-Isolationsschicht, die auf dem Halbleitersubstrat ausgebildet ist, N-Diffusionsgebiete, die in der P-Wanne auf beiden Seiten der Gate- Isolationsschicht ausgebildet sind, eine Gate-Elektrode, die auf der Gate- Isolationsschicht ausgebildet ist, wobei die Gate-Elektrode Ober- und Seiten-Oberflächen aufweist und die Gate-Elektrode und die N-Diffusionsgebiete jeweils Gate, Source und Drain des N-Kanal-MOS-Transistors bilden, eine Isolationsschicht, die einen Bereich des N-Diffusionsbereiches, die Seiten-Oberflächen und die Gate- Elektrode und zumindest einen Bereich der Ober-Oberfläche der Gate-Elektrode abdecken, und eine Seitenwandschicht, die aus einem Isolationsmaterial hergestellt ist und auf der Isolationsschicht ausgebildet ist, um eine leichte Abdeckung der Seite der Gate-Elektrode vorzusehen, enthält. Aufgrund des erfindungsgemäßen Halbleiterbauelementes ist es möglich, durch das Vorsehen der Isolationsschicht die Gate-Elektrode des N-Kanal-MOS-Transistors zu schützen.
  • Ein weiterer erfindungsgemäßer Gegenstand ist es, ein Halbleiterbauelement vorzusehen, das einen CMOS-Schaltkreis aufweist, der zumindest einen P-Kanal-MOS- Transistor und einen N-Kanal-MOS-Transistor enthält. Das Halbleiterbauelement enthält ein Halbleitersubstrat, und von einer Isolationsschicht getrennt einen P-Kanal- MOS-Transistorbereich und einen N-Kanal-MOS-Transistorbereich, die auf dem Halbleitersubstrat ausgebildet sind. Der P-Kanal-MOS-Transistorbereich enthält eine N-Wanne, die in dem Halbleitersubstrat ausgebildet ist, eine erste Gate- Isolationsschicht, die auf dem Halbleitersubstrat ausgebildet ist, P-Diffusionsbereiche, die in der N-Wanne auf beiden Seiten der ersten Gate-Isolationsschicht ausgebildet sind und eine erste Gate-Elektrode, die auf der ersten Gate-Isolationsschicht ausgebildet sind, wobei die erste Gate-Elektrode und die P-Diffusionsbereiche jeweils Gate, Source und Drain des P-Kanal-MOS-Transistors bilden. Der N-Kanal-MOS-Transistorbereich enthält eine P-Wanne, die in dem Halbleitersubstrat ausgebildet ist, eine zweite Gate- Isolationsschicht, die in dem Halbleitersubstrat ausgebildet ist, N-Diffusionsbereiche, die in der P-Wanne auf beiden Seiten der zweiten Gate-Isolationsschicht ausgebildet sind, eine zweite Gate-Elektrode, die auf der zweiten Gate-Isolationsschicht ausgebildet ist, wobei die zweite Gate-Elektrode Ober-und Seiten-Oberfläche und die zweite Gate- Elektrode und die N-Diffusionsbereiche jeweils Gate, Source und Drain des N-Kanal- MOS-Transistors bilden, eine Isolationsschicht, die einen Teil des N-Diffusionsbereiches, die Seiten-Oberflächen der Gate-Elektrode und zumindest einen Bereich der Ober-Oberfläche der Gate-Elektrode abdecken, wobei die Isolationsschicht aus demselben Material hergestellt ist wie der erste Gate-Isolator, und eine Seitenwandschicht, die aus demselben Material wie die erste Gate-Elektrode hergestellt ist, und die auf der Isolationsschicht ausgebildet ist, um eine leichte Abdeckung über der Seite der zweiten Gate-Elektrode vorzusehen.
  • Weitere Gegenstände der Erfindung und Merkmale werden aus der nachfolgenden detaillierten Beschreibung im Zusammenhang mit den dazugehörenden Zeichnungen ersichtlich.
  • Fig. 1A bis 1F sind Schnittansichten, um ein Ausführungsbeispiel eines üblichen Halbleiterherstellungsverfahrens zu erläutern;
  • Fig. 2A bis 2J sind Schnittansichten, um ein Ausführungsbeispiel eines erfindungsgemäßen Halbleiterbauelement-Herstellungsverfahrens zu erläutern.
  • Ein erfindungsgemäßes Ausführungsbeispiel eines Herstellungsverfahrens eines Halbleiterbauelementes wird unter Bezugnahme auf Fig. 2A bis 2J beschrieben. Dieses Ausführungsbeispiel des Verfahrens erzeugt ein Ausführungsbeispiel eines erfindungsgemäßen Halbleiterbauelementes, das in Fig. 2J dargestellt ist.
  • Das Ausführungsbeispiel des Halbleiterbauelementes, das in Fig. 2J dargestellt ist, enthält ein Halbleitersubstrat 1, das aus Si oder dgl. hergestellt ist, eine Feld- Oxidschicht 2, die aus SiO&sub2; oder dgl. hergestellt ist, einen P-Kanal-MOS- Transistorbereich 3, einen N-Kanal-MOS-Transistorbereich 4, eine N-Wanne 5, und eine P-Wanne 6.
  • Eine erste Isolationsschicht 7 ist zum Bilden der Gate-Isolationsschicht des N-Kanal- MOS-Transistors aus SiO&sub2; oder dgl. hergestellt, und eine Gate-Isolationsschicht 7a des N-Kanal-MOS-Transistors ist aus SiO&sub2; oder dgl. hergestellt. Eine erste Leiterschicht 8 ist zum Bilden der Gate-Elektrode des N-Kanal-MOS-Transistors aus Polysilizium oder dgl. hergestellt und eine erste Gate-Elektrode 8a des N-Kanal-MOS-Transistors ist aus Polysilizium oder dgl. hergestellt.
  • Eine Siliziumoxidschicht 9 ist, um die Gate-Isolationsschicht des P-Kanal-MOS- Transistors auszubilden, aus SiO&sub2; oder dgl. hergestellt. Eine Siliziumnitridschicht 10 ist aus Si&sub3;N&sub4; oder dgl. hergestellt, um die Gate-Isolationsschicht des P-Kanal-MOS- Transistors auszubilden. Eine schwach dotierte Diffusionsschicht 11 ist beispielsweise eine n-Schicht und eine Siliziumoxidschicht 12, ist aus SiO&sub2; oder dgl. hergestellt, um die Gate-Isolationsschicht des P-Kanal-MOS-Transistors auszubilden. Eine zweite Isolationsschicht 13 ist aus der Siliziumoxidschicht 9, der Siliziumnitridschicht 10 und der Siliziumoxidschicht 12 aufgebaut. Eine zweite Leiterschicht 14 ist aus Polysilizium oder dgl. hergestellt, um die Gate-Elektrode des P-Kanal-MOS-Transistors auszubilden. Eine zweite Gate-Elektrode 15 des P-Kanal-MOS-Transistors ist aus Polysilizium oder dgl. hergestellt. Eine Seitenwandschicht 16 ist aus Polysilizium oder dgl. hergestellt. Eine zweite Gate-Isolationsschicht 17 ist aus der Siliziumoxidschicht 9, der Siliziumnitridschicht 10 und der Siliziumoxidschicht 12 aufgebaut. Eine p&spplus;-Substrat- Diffusionsschicht 18 wirkt als Source/Drain-Diffusionsschicht des P-Kanal-MOS- Transistors. Eine hochdotierte Diffusionsschicht 19 ist beispielsweise eine n&spplus;-Schicht. Eine Substrat-Diffusionsschicht 20 wirkt als die Diffusionsschichten 11 und 12, die als Source/Drain des N-Kanal-MOS-Transistors wirken. Eine Zwischenschicht- Isolationsschicht 21 ist aus PSG oder dgl. hergestellt. Kontaktlöcher 22 sind in der Zwischenschicht-Isolation sschicht 21 ausgebildet, und eine Zwischenverbindungsschicht 23 ist aus Al oder dgl. hergestellt.
  • Wie In Fig. 2A dargestellt, ist zuerst eine Siliziumnitridschicht für das LOCOS- Verfahren ausgebildet, und danach werden die N-Wanne 5 und die P-Wanne 6 in dem jeweiligen P-Kanal-MOS-Transistorbereich 3 und dem N-Kanal-MOS-Transistorbereich 4 ausgebildet. Danach wird das Substrat 1 mittels LOCOS-Verfahren selektiv der thermischen Oxidation ausgesetzt. Somit ist beispielsweise eine Feld-Oxidationsschicht 2 von 500 nm als Isolationsbereich ausgebildet, und der P-Kanal-MOS- Transistorbereich 3 und der N-Kanal-MOS-Transistorbereich 4 sind als aktive Bereiche ausgebildet.
  • Wie in Fig. 2B dargestellt, wird als nächstes das Substrat 1 im P-Kanal-MOS- Transistorbereich 3 und N-Kanal-MOS-Transistorbereich 4 mittels thermischer Oxidation beispielsweise oxidiert, um somit die erste Isolationsschicht 7 auszubilden. Die Isolationsschicht 7, die die Gate-Isolationsschicht des N-Kanal-MOS-Transistors bildet, weist beispielsweise eine Dicke von 10 nm auf und ist auf dem Substrat 1 so ausgebildet, daß sie den N-Kanal-MOS-Transistorbereich 4 abdeckt. Danach wird mittels CVD-Verfahren auf der ersten Isolationsschicht 7 beispielsweise Polysilizium aufgetragen, um somit eine erste Leiterschicht 8 auszubilden. Diese erste Leiterschicht 8 weist zum Ausbilden der ersten Gate-Elektrode des N-Kanal-MOS-Transistors beispielsweise eine Dicke von 250 nm auf.
  • Wie in Fig. 2C dargestellt, wird dann die erste Leiterschicht und die erste Isolationsschicht 7 beispielsweise mittels eines RIE-Verfahrens selektiv geätzt, um somit die erste Gate-Elektrode 8a und die erste Gate-Isolationsschicht 7a in dem N-Kanal-MOS-Transistorbereich 4 auszubilden.
  • Wie in Fig. 2D dargestellt, wird als nächstes die Siliziumoxidschicht 9 beispielsweise mittels thermischer Oxidation ausgebildet. Die Siliziumoxidschicht 9 weist zum Ausbilden der Gate-Isolationsschicht des P-Kanal-MOS-Transistors beispielsweise eine Dicke von 5 nm auf. Eine Si&sub3;N&sub4;-Schicht ist beispielsweise mittels CVD-Verfahren auf der Siliziumoxidschicht 9 aufgetragen, um somit die Siliziumnitridschicht 10, die beispielsweise eine Dicke von 9 nm aufweist, auszubilden.
  • Wie in Fig. 2E dargestellt, werden danach nur in dem N-Kanal-MOS-Transistorbereich 4 P-Störstellen wie As in das Substrat 1 implantiert, um somit die n-Diffusionsschicht 11 auszubilden. Zum Implantieren der P-Störstellen in das Substrat 1 wird beispielsweise eine eine Widerstandsmaske verwendende Ionimplantation eingesetzt.
  • Wie in Fig. 2F dargestellt, wird als nächstes die Siliziumnitridschicht 10 mittels thermischer Oxidation selektiv oxidiert, um somit die Siliziumoxidschicht 12, die aus SiO&sub2; besteht und beispielsweise eine Dicke von 5 nm aufweist, auszubilden. Die Siliziumoxidschicht 12 ist mittels Oxidation des Oberflächenbereiches der Siliziumnitridschicht 10 ausgebildet. Danach wird zum Abdecken des P-Kanal-MOS- Transistorbereichs 3 die zweite Isolationsschicht 13, die aus der Siliziumoxidschicht 9, der Siliziumnitridschicht 10 und der Siliziumoxidschicht 12 aufgebaut ist, ausgebildet.
  • Wie in Fig. 2G dargestellt, wird Polysilizium auf der zweiten Isolationsschicht 13 mittels eines CVD-Verfahrens aufgetragen, um somit die zweite Leiterschicht 14 auszubilden. Die zweite Leiterschicht 14 hat beispielsweise eine Dicke von 250 nm.
  • Wie in Fig. 2H dargestellt, wird als nächstes die zweite Leiterschicht 14 beispielsweise mittels eines RIE-Verfahrens selektiv geätzt, um somit die zweite Gate-Elektrode 15 in dem P-Kanal-MOS-Transistorbereich 3 und die Seitenwandschicht 16 auf der Seitenwand der ersten Gate-Elektrode 8a auszubilden. Danach wird die zweite Isolationsschicht, die aus der Siliziumoxidschicht 12, der Siliziumnitridschicht 10 und der Siliziumoxidschicht 9 aufgebaut ist, beispielsweise selektiv mittels eines RIE- Verfahrens geätzt, um somit die zweite Gate-Isolationsschicht 17 in dem P-Kanal-MOS- Transistorbereich 3 auszubilden. Diese zweite Gate-Isolationsschicht 17 ist aus der Siliziumoxidschicht 12, der Siliziumnitridschicht 10 und der Siliziumoxidschicht 9 aufgebaut. In diesem Zustand liegt das Substrat 1 im P-Kanal-MOS-Transistorbereich 3 und N-Kanal-MOS-Transistorbereich 4 frei.
  • Wie in Fig. 2I dargestellt, wird dann die p&spplus;-Substrat-Diffusionsschicht 18, die Source/Drain bildet, in dem P-Kanal-MOS-Transistorbereich 3 ausgebildet, und die N&spplus;-Diffusionsschicht 19 ist in dem N-Kanal-MOS-Transistorbereich 4 ausgebildet, um somit die Substrat-Diffusionsschicht 20, die aus den Diffusionsschichten 11 und 19 aufgebaut sind, auszubilden, und die Source/Drain bildet.
  • Die Zwischenschicht-Isolationsschicht 21, die aus SiO&sub2; und PSG aufgebaut ist, wird danach ausgebildet, und die Kontaktlöcher 22 werden in der Zwischenschicht- Isolationsschicht 21 ausgebildet, so daß die Substrat-Diffusionsschichten 18 und 20 und die ersten und zweiten Gate-Elektroden 8a und 15 freiliegen. Die Zwischenverbindungsschicht 23, die aus Al hergestellt ist, ist so ausgebildet, daß ein Kontakt zu den Substrat-Diffusionsschichten 18 und 20 und über die Kontaktlöcher 22 zu den ersten und zweiten Gate-Elektroden 8a und 15 hergestellt ist. Somit ist das Halbleiterbauelement, das in Fig. 2J dargestellt ist, vervollständigt. Normalerweise überragt die Siliziumnitridschicht 10 und ist mit einem Bereich eines anderen in dem Substrat 1 ausgebildeten Elements verbunden. D.h., die Siliziumnitridschicht 10 ist aus derselben Schicht hergestellt, die einen Bereich eines anderen Elementes auf demselben Substrat 1 bildet. Zusätzlich kann die Siliziumnitridschicht 10 des N-Kanal-MOS- Transistors mit der Siliziumnitridschicht 10 (oder 17) des P-Kanal-MOS-Transistors als ein Teil des Halbleiterbauelementes verbunden sein.
  • Daher ist in diesem Ausführungsbeispiel die erste Gate-Isolationsschicht 7a des N-Kanal-MOS-Transistors vor der zweiten Gate-Isolationsschicht 17 des P-Kanal-MOS- Transistor ausgebildet. Mit anderen Worten, die erste Gate-Isolationsschicht 7a des N-Kanal-MOS-Transistors und die zweite Gate-Isolationsschicht 17 des P-Kanal-MOS- Transistors sind mittels unabhängiger Prozesse ausgebildet. Aus diesem Grund können die ersten und zweiten Gate-Isolationsschichten 7a und 17 jeweils mit den gewünschten Werten ausgebildet werden, und die Schwellenspannung Vth und dgl. der beiden Transistoren kann optimiert werden.
  • Da die Siliziumnitridschicht 10 auf der Seitenwand der ersten Gate-Elektrode 8a in dem N-Kanal-MOS-Transistorbereich 4 ausgebildet ist, um somit als eine Isolationsschicht zu wirken, ist es zusätzlich möglich, die Spannungsfestigkeit zwischen der ersten Gate- Elektrode 8a und der Zwischenverbindungsschicht 23 zu verbessern. Da die Siliziumoxidschicht 9, die Siliziumnitridschicht 10 und die Siliziumoxidschicht 12 auf der Seitenwand der ersten Gate-Elektrode 8a ausgebildet sind, ist es weiterhin möglich, die von "heißen Trägern" verursachte Störung zu unterdrücken und somit die Haltbarkeit der Transistoren und die Lebensdauer des Bauelementes zu verbessern.
  • In dem beschriebenen Ausführungsbeispiel ist die Zwischenschicht-Isolationsschicht 21 ausgebildet, um die Seitenwandschicht 16 in dem Zustand, in dem die Seitenwandschicht 16, wie in Fig. 2I dargestellt, stehengelassen wurde, abzudecken.
  • In einem besten erfindungsgemäßen Modus, ist das anisotropische Ätzen in Fig. 2C und/oder 2H unter Verwendung unterschiedlicher Ätzgase zum Ätzen der Polysiliziumschicht und der Oxidschicht ausgeführt. Mit anderen Worten, die Polysiliziumschicht 8 wird in Fig. 2C beispielsweise mittels eines anisotropischen Ätzens bei Verwendung eines ersten Ätzgases geätzt, um die erste Gate-Elektrode 8a auszubilden und dieses Ätzen wird an der ersten Isolationsschicht 7 gestoppt. Danach wird ein anisotropisches Ätzen, das ein zweites Ätzgas verwendet, das vom ersten Ätzgas unterschiedlich ist, ausgeführt, um die erste Isolationsschicht 7 zu ätzen, um die erste Gate-Isolationsschicht 7a auszubilden. Das anisotropische Ätzen, das unterschiedliche Ätzgase verwendet, kann zum Bilden der zweiten Gate-Elektrode 15 in Fig. 2H gleichzeitig ausgeführt werden.
  • In dem vorhergehenden Ausführungsbeispiel ist beschrieben, daß der N-Kanal-MOS- Transistor eine LDD-Struktur aufweist. Die Erfindung ist jedoch nicht auf solch eine Struktur beschränkt und kann entsprechend auf den P-Kanal-MOS-Transistor und die übliche Source/Drain-Diffusionsschicht-Struktur angewendet werden. Weiterhin können die ersten und zweiten Gate-Elektroden 8a und 15 jeweils aus einem anderen Material als Polysilizium hergestellt werden, wie beispielsweise Silicid und Polycid.
  • Die zweite Isolationschicht 13 kann aus einem Siliziumnitrid wie beispielsweise Si&sub3;N&sub4; oder einen Siliziumnitridoxid wie beispielsweise SiON hergestellt sein. Weiterhin kann eine Mehrschicht-Struktur als zweite Isolationsschicht 13 verwendet werden, und die Mehrschicht-Struktur kann aus SiO&sub2;/Si&sub3;N&sub4;/SiO&sub2;, SiON/SiO&sub2;, SiO&sub2;Si&sub3;N&sub4;, SiO&sub2;/Si&sub3;N&sub4;, SiO&sub2;/SiON, Si&sub3;N&sub4;/SiO&sub2; oder dgl. sein.
  • Die Strukturen der Halbleiterbauelemente, die in den Fig. 2J und 3 dargestellt sind, zeigen die folgenden vorteilhaften Merkmale. Da die Siliziumnitridschicht 11 einen oberen Bereich der ersten Gate-Elektrode 8a abdeckt, ist es somit möglich, Chemikalien und dgl. daran zu hindern, in einem Zustand nach dem Bilden der ersten Gate-Elektrode 8a von der ersten Gate-Elektrode 8a aufgenommen zu werden, insbesondere dann, wenn die erste Gate-Elektrode 8a aus Polysilizium hergestellt ist. Das Vorsehen der Siliziumnitridschicht 11 schützt zusätzlich den oberen Bereich der ersten Gate-Elektrode 8a in einem Zustand nach dem Bilden der ersten Gate-Elektrode 8a vor Oxidation. Daher wirkt die Siliziumnitridschicht 11 als eine Schutzschicht, um die erste Gate- Elektrode 8a zu schützen, und einen Schutz der Eigenschaften des Halbleiterbauelementes (MOS-Transistors) vor Verschlechterung ist ermöglicht.

Claims (15)

1. Verfahren zum Herstellen eines Halbleiterbauelementes, das einen CMOS- Schaltkreis aufweist, der zumindest einen N-Kanal-MOS-Transistor und einen P-Kanal-MOS-Transistor aufweist, wobei das Verfahren die Schritte umfaßt, einen Isolationsbereich (2), einen P-Kanal-MOS-Transistorbereich (3) und einen N-Kanal-MOS-Transistorbereich (4) in einem Halbleitersubstrat (1) auszubilden, wobei der P-Kanal-MOS-Transistorbereich eine N-Wanne (5) in dem Halbleitersubstrat aufweist, der N-Kanal-MOS-Transistorbereich eine P-Wanne (6) in dem Halbleitersubstrat aufweist, wobei die Schritte vorgesehen sind:
nacheinanderfolgend eine erste Isolationsschicht (7) und eine erste Leiterschicht (8) auf dem Halbleitersubstrat (1) auszubilden, so daß der N-Kanal-MOS- Transistorbereich (4) abgedeckt ist;
dadurch gekeimzeichnet,
daß mittels selektivem Ätzen der ersten Leiterschicht (8) und der ersten Isolationsschicht (7) eine erste Gate-Elektrode (8a) und eine erste Gate- Isolationsschicht (7a) des N-Kanal-MOS-Transistors in der P-Wanne (6) im N-Kanal-MOS-Transistorbereich ausgebildet werden,
daß nacheinanderfolgend eine zweite Isolationsschicht (13) und eine zweite Leiterschicht (14) auf dem Halbleitersubstrat ausgebildet werden, so daß zumindest der P-Kanal-MOS-Transistorbereich (3) abgedeckt ist; und
daß mittels selektivem Ätzen der zweiten Leiterschicht und der zweiten Isolationsschicht eine zweite Gate-Elektrode (15) und eine zweite Gate- Isolationsschicht (17) des P-Kanal-MOS-Transistors in der N-Wanne (5) im P-Kanal-MOS-Transistorbereich ausgebildet werden, wobei der Schritt des Ausbildens der zweiten Isolationsschicht (13) und der zweiten Leiterschicht (14) auch die zweite Isolationsschicht und die zweite Leiterschicht über der ersten Gate- Elektrode (8a) und der ersten Gate-Isolationsschicht (7a) ausbildet und wobei der Schritt des Ausbildens der zweiten Gate-Elektrode (15) und der zweiten Gate- Isolationsschicht (17) eine Seitenwand-Schicht (16) an einer Seitenwand der ersten Gate-Elektrode ausbildet, wenn die zweite Leiterschicht zum Ausbilden der zweiten Gate-Elektrode selektiv geätzt wird.
2. Verfahren zum Herstellen des Halbleiterbauelementes nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt des Ausbildens der zweiten Gate-Elektrode (15) und der zweiten Gate-Isolationsschicht (17) die zweite Leiterschicht (14) mittels eines anisotropischen Ätzens selektiv ätzt.
3. Verfahren zum Herstellen des Halbleiterbauelementes nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß weiterhin der Schritt vorgesehen ist, die Seitenwandschicht (16) zu entfernen.
4. Verfahren zum Herstellen des Halbleiterbauelementes nach Anspruch 1, dadurch gekennzeichnet, daß weiterhin die Schritte vorgesehen sind: Ausbilden von P-Diffusionsbereichen (18) in der N-Wanne (5) auf beiden Seiten der zweiten Gate-Elektrode (15) als Source und Drain des P-Kanal-MOS-Transistors und von N-Diffusionsbereichen (20) in der P-Wanne (6) auf beiden Seiten der Gate-Elektrode (8a) als Source und Drain des N-Kanal-MOS-Transistors, Ausbilden einer Zwischenschicht- Isolationsschicht (21) über dem N-Kanal-MOS-Transistorbereich (4) und dem P-Kanal-MOS-Transistorbereichs (3); Ausbilden von Kontaktlöchern (22) in der Zwischenschicht-Isolationsschicht, so daß ein Kontaktloch eine Oberfläche der ersten Gate-Elektrode freilegt, und ein anderes Kontaktloch eine Oberfläche der zweiten Gate-Elektrode freilegt; und Ausbilden einer Zwischenverbindungsschicht (23) auf der Zwischenschicht-Isolationsschicht, um einen Kontakt zur ersten und zweiten Gate-Elektrode uber die jeweiligen Kontaktlöcher herzustellen.
5. Verfahren zum Herstellen des Halbleiterbauelementes nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Schritt des Ausbildens der ersten Gate-Elektrode (8a) und der ersten Gate- Isolationsschicht (7a) ein anisotropisches Ätzen ausführt, um unter Verwendung als wechselnd verschiedener Ätzgase die erste Leiterschicht (8) und die erste Isolationsschicht (7) zu ätzen.
6. Verfahren zum Herstellen des Halbleiterbauelementes nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der Schritt des Ausbildens der zweiten Gate-Elektrode (15) und der zweiten Gate-Isolationsschicht (17) ein anisotropisches Ätzen ausführt, um unter Verwendung als wechselnd verschiedener Ätzgase die zweite Leiterschicht (14) und die zweite Isolationsschicht (13) zu ätzen.
7. Verfahren zum Herstellen des Halbleiterbauelementes nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die erste und die zweite Isolationsschicht (8, 14) jeweils aus einem Material hergestellt ist, das aus der Gruppe ausgewählt ist, die aus Polysilizium, Silicid und Polycid besteht
8. Verfahren zum Herstellen des Halbleiterbauelementes nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die zweite Isolationsschicht (13) aus einem Material hergestellt ist, das aus der Gruppe ausgewählt ist, die aus Si&sub3;N&sub4; und SiON besteht.
9. Verfahren zum Herstellen des Halbleiterbauelementes nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die zweite Isolationsschicht (13) eine Mehrschicht-Struktur aufweist, die aus einer Gruppe ausgewählt ist, die aus
SiO&sub2;/Si&sub3;N&sub4;/SiO&sub2;, SiON/SiO&sub2;, SiO&sub2;Si&sub3;N&sub4;, SiO&sub2;/Si&sub3;N&sub4;, SiO&sub2;/SiON und Si&sub3;N&sub4;/SiO&sub2; besteht.
10. Halbleiterbauelement mit einer CMOS-Schaltung, die zumindest einen P-Kanal- MOS-Transistor und einen N-Kanal-MOS-Transistor enthält, wobei das Halbleiterbauelement ein Halbleitersubstrat (1) aufweist; wobei ein P-Kanal-MOS- Transistorbereich (3) und ein N-Kanal-MOS-Transistor-Bereich (4), die mittels eines Isolationsbereiches (2) isoliert sind, auf dem Halbleitersubstrat ausgebildet sind,
wobei der P-Kanal-MOS-Transistor-Bereich eine N-Wanne (5), die in dem Halbleitersubstrat (1) ausgebildet ist, eine zweite Gate-Isolationsschicht (17), die auf dem Halbleitersubstrat ausgebildet ist,
P-Diffusionsbereiche (18), die in der N-Wanne auf beiden Seiten der zweiten Gate- Isolationsschicht ausgebildet sind, und eine zweite Gate-Elektrode (15) aufweist, die auf der zweiten Gate-Isolationsschicht ausgebildet ist, wobei die zweite Gate- Elektrode und die P-Diffusionsbereiche jeweils Gate, Source und Drain des P-Kanal-MOS-Transitors bilden, wobei der N-Kanal-MOS-Transistorbereich eine P-Wanne (6), die in dem Halbleitersubstrat ausgebildet ist, eine erste Gate- Isolationsschicht (7a), die auf dem Halbleitersubstrat ausgebildet ist, N-Diffusionsbereiche (20), die in der P-Wanne auf beiden Seiten der Gate- Isolationsschicht ausgebildet sind, und eine erste Gate-Elektrode (8a) aufweist, die auf der ersten Gate-Isolationsschicht ausgebildet ist, wobei die erste Gate-Elektrode Ober- und Seiten-Oberflächen aufweist, wobei die erste Gate-Elektrode und die N-Diffusionsbereiche jeweils Gate, Source und Drain des N-Kanal-MOS- Transistors bilden, dadurch gekennzeichnet, daß der N-Kanal-MOS-Transistorbereich eine Isolationsschicht (9, 10, 12), die einen Teil des N-Diffusionsbereichs (20), die Seiten-Oberflächen des Gates (7a, 8a) und zumindest einen Teil der Ober-Oberfläche der ersten Gate-Elektrode (8a) abdeckt, wobei die Isolationsschicht mit der zweiten Gate-Isolationsschicht (17) identisch ist, und eine Seitenwand-Schicht (16) aufweist, die aus demselben Material wie die zweite Gate-Elektrode (15) hergestellt ist, die auf der Isolationsschicht (9, 10, 12) ausgebildet ist, um eine leichte Abdeckung um die Seiten der ersten Gate-Elektrode vorzusehen und um in Kombination mit der Isolationsschicht (9, 10, 12) die Seitenwand des ersten Gates (7a, 8a) auszubilden.
11. Halbleiterbauelement nach Anspruch 10, dadurch gekennzeichnet, daß die erste und die zweite Gate-Elektrode (8a, 15) jeweils aus einem Material hergestellt sind, das aus der Gruppe ausgewählt ist, die aus Polysilizium, Silicid und Polycid besteht.
12. Halbleiterbauelement nach Anspruch 10 oder 11, dadurch gekennzeichnet, daß die Isolationsschicht (10) aus einem Material hergestellt ist, das aus einer Gruppe ausgewählt ist, die aus Si&sub3;N&sub4; und SiON besteht.
13. Halbleiterbauelement nach Anspruch 10 oder 11, dadurch gekennzeichnet, daß die Isolationschicht (10) eine Mehrschicht-Struktur aufweist, die aus einer Gruppe ausgewählt ist, die aus
SiO&sub2;/Si&sub3;N&sub4;/SiO&sub2;, SiON/SiO&sub2;, SiO&sub2;Si&sub3;N&sub4;, SiO&sub2;/Si&sub3;N&sub4;, SiO&sub2;/SiON und Si&sub3;N&sub4;/SiO&sub2; besteht.
14. Halbleiterbauelement nach einem der Ansprüche 10 bis 13, wobei weiterhin ein weiteres Element vorgesehen ist, das auf dem Halbleitersubstrat (1) ausgebildet ist, und wobei die Isolationsschicht (10) sich so erstreckt, daß sie einen Teil des Elementes anschließt und ausbildet.
15. Halbleiterbauelement nach einem der Ansprüche 10 bis 14, dadurch gekennzeichnet, daß die Isolationsschicht (9, 10, 12) mit dem zweiten Gate-Isolator (17) an einem Teil des Halbleiterbauelementes angeschlossen ist.
DE69102719T 1990-03-09 1991-03-08 Halbleiterbauelement mit MOS Transitor und dessen Herstellungsverfahren. Expired - Fee Related DE69102719T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP02058919A JP3125929B2 (ja) 1990-03-09 1990-03-09 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
DE69102719D1 DE69102719D1 (de) 1994-08-11
DE69102719T2 true DE69102719T2 (de) 1995-02-23

Family

ID=13098233

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69102719T Expired - Fee Related DE69102719T2 (de) 1990-03-09 1991-03-08 Halbleiterbauelement mit MOS Transitor und dessen Herstellungsverfahren.

Country Status (4)

Country Link
EP (1) EP0445836B1 (de)
JP (1) JP3125929B2 (de)
KR (1) KR940008026B1 (de)
DE (1) DE69102719T2 (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05315604A (ja) * 1992-05-13 1993-11-26 Matsushita Electron Corp 半導体装置の製造方法
JP2982895B2 (ja) * 1997-02-06 1999-11-29 日本電気株式会社 Ｃｍｏｓ半導体装置およびその製造方法
JP3185880B2 (ja) * 1998-10-16 2001-07-11 日本電気株式会社 半導体記憶装置およびその製造方法
JP2003197767A (ja) 2001-12-21 2003-07-11 Toshiba Corp 半導体装置及びその製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0123384A1 (de) * 1983-02-25 1984-10-31 Western Digital Corporation Struktur eines integrierten komplementären Feldeffektstromkreises mit isolierten Toren und Verfahren zur Herstellung dieser Struktur
EP0218408A3 (de) * 1985-09-25 1988-05-25 Hewlett-Packard Company Verfahren zum Herstellen einer schwach dotierten Drainstruktur (LLD) in integrierten Schaltungen

Also Published As

Publication number Publication date
EP0445836A1 (de) 1991-09-11
KR940008026B1 (ko) 1994-08-31
JPH03259564A (ja) 1991-11-19
DE69102719D1 (de) 1994-08-11
EP0445836B1 (de) 1994-07-06
JP3125929B2 (ja) 2001-01-22
KR910017654A (ko) 1991-11-05

Similar Documents

Publication Publication Date Title
DE69623679T2 (de) Verfahren zur Herstellung einer Grabenstruktur für die Isolation in einer integrierten Schaltung
US5258645A (en) Semiconductor device having MOS transistor and a sidewall with a double insulator layer structure
US5880502A (en) Low and high voltage CMOS devices and process for fabricating same
DE60019913T2 (de) Halbleiterbauelement und Herstellungsverfahren
DE68922817T2 (de) Halbleiteranordnungen mit eng beabstandeten Gebieten, hergestellt unter Verwendung eines selbstausrichtenden Umkehrbildverfahrens.
DE102005046624B3 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE69930894T2 (de) Elektrisch isolierte Halbleiter-Anordnungen
EP0268941B1 (de) MOS-Feldeffekt-Transistorstruktur mit extrem flachen Source/- Drain-Zonen und Silizid-Anschlussbereichen, sowie Verfahren zu ihrer Herstellung in einer integrierten Schaltung
DE10236682A1 (de) Halbleitervorrichtung
US4549340A (en) Method of making CMOS semiconductor device using specially positioned, retained masks, and product formed thereby
EP0453644B1 (de) Verfahren zur Herstellung einer Öffnung in einem Halbleiterschichtaufbau und dessen Verwendung zur Herstellung von Kontaktlöchern
DE19525069C1 (de) Verfahren zur Herstellung einer integrierten CMOS-Schaltung
DE69133446T2 (de) BiCMOS-Verfahren mit Bipolartransistor mit geringem Basis-Rekombinationsstrom
DE19535629C1 (de) Verfahren zur Herstellung einer integrierten CMOS-Schaltung
DE10107012A1 (de) Verfahren zur Herstellung eines Polysilicium-Kondensators unter Verwendung von FET- und bipolaren Basis-Polysiliciumschichten
DE19907070A1 (de) Halbleitervorrichtung und zugehöriges Herstellungsverfahren
DE3780936T2 (de) Verfahren zum herstellen einer halbleitervorrichtung.
DE69226212T2 (de) Herstellungsverfahren einer integrierten Schaltung mit einer Ladungsverschiebeanordnung
DE10233195A1 (de) Halbleitervorrichtung mit Grabenisolierung und Verfahren zu deren Herstellung
DE102018206851A1 (de) Halbleiterbauteil mit Grabenisolation
DE69102719T2 (de) Halbleiterbauelement mit MOS Transitor und dessen Herstellungsverfahren.
DE69027894T2 (de) Halbleiteranordnung und Verfahren zu deren Herstellung
EP0693775A2 (de) Verfahren zur Herstellung von MOS-Transistoren und Bipolartransistoren auf einer Halbleiterscheibe
DE19749378A1 (de) MOS-Transistor und Verfahren zu dessen Herstellung
EP0240781A2 (de) Verfahren zum Herstellen von Flankenmaskierschichten an den Gate-Elektroden von MOS-Transistoren mit schwach-dotierten Drain-Anschlussgebieten

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee