JPS61112365A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS61112365A JPS61112365A JP59233113A JP23311384A JPS61112365A JP S61112365 A JPS61112365 A JP S61112365A JP 59233113 A JP59233113 A JP 59233113A JP 23311384 A JP23311384 A JP 23311384A JP S61112365 A JPS61112365 A JP S61112365A
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
この発明は、半導体技術さらには半導体集積回路装置に
おける素子分離に適用して特に有効な技 術に関
し、例えば相補型ＭＩＳ集積回路化された半導体記憶装
置における素子分離に利用して有効な技術に関する。
おける素子分離に適用して特に有効な技 術に関
し、例えば相補型ＭＩＳ集積回路化された半導体記憶装
置における素子分離に利用して有効な技術に関する。
［背景技術］
従来、半導体集積回路、特にＭｒＳ集積回路においては
、一般に素子間の分離が、選択酸化法による分離領域に
よって行なわれている。
、一般に素子間の分離が、選択酸化法による分離領域に
よって行なわれている。
一方、相補型ＭＩＳＦＥＴ（絶縁ゲート型電界効果トラ
ンジスタ）からなるＣＭＩＳ集積回路においては、ＣＭ
ＩＳ構造内部に構成される寄生サイリスタに電流が流れ
続けてしまうというラッチアップ現象が問題とされてい
る。このラッチアップ現象は、外部から入出力端子に入
って来るノイズ等により寄生サイリスタがトリガされて
発生するものと一般に考えられている。
ンジスタ）からなるＣＭＩＳ集積回路においては、ＣＭ
ＩＳ構造内部に構成される寄生サイリスタに電流が流れ
続けてしまうというラッチアップ現象が問題とされてい
る。このラッチアップ現象は、外部から入出力端子に入
って来るノイズ等により寄生サイリスタがトリガされて
発生するものと一般に考えられている。
しかしながら、選択酸化法による分離領域が適用された
ＣＭＩＳ集積回路では、酸化膜の下面すなわち酸化膜と
基板との界面に沿ってリークする電流によってラッチア
ップが生じ易くなっているということが本発明者によっ
て明らかにされた。
ＣＭＩＳ集積回路では、酸化膜の下面すなわち酸化膜と
基板との界面に沿ってリークする電流によってラッチア
ップが生じ易くなっているということが本発明者によっ
て明らかにされた。
そこで、本発明者は、第２図に示すように素子分離領域
となる部分の基板表面を削って溝を形成し、この溝の内
側に酸化膜１１ａを形成してから溝の中をポリシリコン
（多結晶シリコン）のような誘電体１１ｂｔ”埋めるこ
とによって、素子分離領域１１とする公知のトレンチ・
アイソレーシヨン技術をＣＭＩＳ集積回路に適用してラ
ッチアップを抑制することを考えた。
となる部分の基板表面を削って溝を形成し、この溝の内
側に酸化膜１１ａを形成してから溝の中をポリシリコン
（多結晶シリコン）のような誘電体１１ｂｔ”埋めるこ
とによって、素子分離領域１１とする公知のトレンチ・
アイソレーシヨン技術をＣＭＩＳ集積回路に適用してラ
ッチアップを抑制することを考えた。
トレンチ・アイソレーシヨンによる分離領域は。
選択酸化法による分離領域に比べて基板表面からの深さ
が深いので、分離領域下に沿ったリーク電流が小さくな
り、ラッチアップが起きにくくなると期待される。
が深いので、分離領域下に沿ったリーク電流が小さくな
り、ラッチアップが起きにくくなると期待される。
しかしながら、トレンチ・アイソレーシヨンによる素子
分離技術では、溝の内側あるいは埋込みポリシリコン表
面に酸化膜を形成する際に酸化膜の膨張によって溝の側
壁に結晶欠陥が発生するため、全面的に適用するとＬＳ
Ｉの信頼性が低下する。また、トレンチ・アイソレーシ
ヨンを適用すると、チャンネルストッパ層を形成する際
に溝の内壁に対してイオン注入が充分になされないため
、第２図に示すように、半導体基板１０上に周囲をトレ
ンチ・アイソレーシヨン領域１１で分離された領域にＭ
Ｉ Ｓ ＦＥＴを形成した場合、ゲート電極１２下で
アイソレーション領域１１の側壁Ａに沿ってソース、ド
レイン領域１３ａ、１３ｂ間に、叛 リーク電流が流れ易くなるという不都合があることが分
かった。
分離技術では、溝の内側あるいは埋込みポリシリコン表
面に酸化膜を形成する際に酸化膜の膨張によって溝の側
壁に結晶欠陥が発生するため、全面的に適用するとＬＳ
Ｉの信頼性が低下する。また、トレンチ・アイソレーシ
ヨンを適用すると、チャンネルストッパ層を形成する際
に溝の内壁に対してイオン注入が充分になされないため
、第２図に示すように、半導体基板１０上に周囲をトレ
ンチ・アイソレーシヨン領域１１で分離された領域にＭ
Ｉ Ｓ ＦＥＴを形成した場合、ゲート電極１２下で
アイソレーション領域１１の側壁Ａに沿ってソース、ド
レイン領域１３ａ、１３ｂ間に、叛 リーク電流が流れ易くなるという不都合があることが分
かった。
［発明の目的］
この発明の目的は、ＣＭＩＳ集積回路もしくはＣＭＩＳ
回路を含む半導体集積回路において、ラッチアップ現象
の発生を抑制する半導体技術を提供することにある。゛ この発明の他の目的は、ＣＭＩＳ集積回路もしくはＣＭ
ＩＳ回路を含む半導体集積回路において、リーク電流を
抑え、かつ回路の信頼性を高くできるような半導体技術
を提供することにある。
回路を含む半導体集積回路において、ラッチアップ現象
の発生を抑制する半導体技術を提供することにある。゛ この発明の他の目的は、ＣＭＩＳ集積回路もしくはＣＭ
ＩＳ回路を含む半導体集積回路において、リーク電流を
抑え、かつ回路の信頼性を高くできるような半導体技術
を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。
ついては、本明細書の記述および添附図面から明かにな
るであろう。
［発明の概要］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなりち、例えば少なくとも周辺部がＣＭＩＳ回路化さ
れた半導体メモリのような半導体集積回路において、ラ
ッチア・ツブ現象を誘起し易い入出力回路の内部もしく
はその周囲をトレンチ・アイソレーシヨン領域で分離す
るとともに、ＣＭＩＳ回路でない部分もしくはメモリア
レイの内部は。
れた半導体メモリのような半導体集積回路において、ラ
ッチア・ツブ現象を誘起し易い入出力回路の内部もしく
はその周囲をトレンチ・アイソレーシヨン領域で分離す
るとともに、ＣＭＩＳ回路でない部分もしくはメモリア
レイの内部は。
選択酸化法による分離領域で分離を行なうようにするこ
とによって、ラッチアップの起き易い部分では深いアイ
ソレーション領域で分離するとともに、ラッチアップの
問題とならない部分では、リーク電流の少ない選択酸化
法による分離領域で分離を行なうようにして、上記目的
を達成するものである。
とによって、ラッチアップの起き易い部分では深いアイ
ソレーション領域で分離するとともに、ラッチアップの
問題とならない部分では、リーク電流の少ない選択酸化
法による分離領域で分離を行なうようにして、上記目的
を達成するものである。
［実施例］
第１図は、本発明を半導体メモリに適用した場合の一実
施例を示す。同図において、実線１０は単結晶シリコン
基板のような半導体基板を示す。
施例を示す。同図において、実線１０は単結晶シリコン
基板のような半導体基板を示す。
鎖線１ａ、ｌｂで囲まれた回路ブロックは、ダイナミッ
クＲＡＭ （ランダム・アクセス・メモリ）では、一つ
の選択用スイッチＭＩＳＦＥＴと情報電荷蓄積用キャパ
シタとからなるメモリセルがマトリックス状に配設され
てなるメモリアレイで、この実施例では、特に制限され
ないが、メモリアレイは２つのマットに分割されている
。そして、各メモリアレイの一側には、内部のビット線
を後述のデータ入出力バッファに接続させるためのカラ
ム・スイッチ列がそれぞれ配設されている。
クＲＡＭ （ランダム・アクセス・メモリ）では、一つ
の選択用スイッチＭＩＳＦＥＴと情報電荷蓄積用キャパ
シタとからなるメモリセルがマトリックス状に配設され
てなるメモリアレイで、この実施例では、特に制限され
ないが、メモリアレイは２つのマットに分割されている
。そして、各メモリアレイの一側には、内部のビット線
を後述のデータ入出力バッファに接続させるためのカラ
ム・スイッチ列がそれぞれ配設されている。
また、上記メモリアレイｌａ、ｌｂは、ＥＰＲＯＭ（エ
レクトリカリ・プログラマブル・リード・オンリ・メモ
リ）のような読出し専用のメモリでは、ＦＡＭＩＳ（フ
ローティングゲート・アバランシェＭＩＳＦＥＴ）もし
くはＭＮＯＳ （メタル・ナイトライド・オキサイド・
セミコンダクタ）のような記憶素子と選択用スイッチＭ
Ｉ Ｓ ＦＥＴとからなるメモリセルがマトリックス
状に配設されてなる。
レクトリカリ・プログラマブル・リード・オンリ・メモ
リ）のような読出し専用のメモリでは、ＦＡＭＩＳ（フ
ローティングゲート・アバランシェＭＩＳＦＥＴ）もし
くはＭＮＯＳ （メタル・ナイトライド・オキサイド・
セミコンダクタ）のような記憶素子と選択用スイッチＭ
Ｉ Ｓ ＦＥＴとからなるメモリセルがマトリックス
状に配設されてなる。
さらに、スタティックＲＡＭのようなメモリでは、４素
子あるいは６素子で構成されたフリップフロップ型のメ
モリセルがマトリックス状に配設されてメモリアレイｌ
ａ、ｌｂが構成されている。
子あるいは６素子で構成されたフリップフロップ型のメ
モリセルがマトリックス状に配設されてメモリアレイｌ
ａ、ｌｂが構成されている。
また、第１図において、実線２ａ、２ｂ、２ｃで囲まれ
た各回路ブロックは、アドレスバッファやデータ入力バ
ッファのような入力回路、実線３ａ、３ｂ、３ｃで囲ま
れた各回路ブロックは、データ出カバソファのような出
力回路で、この実施例では、入力回路２ａ〜２ｃおよび
出力回路３ａ〜３ｃは、ＣＭＩＳ回路構成にされている
ものとする。
た各回路ブロックは、アドレスバッファやデータ入力バ
ッファのような入力回路、実線３ａ、３ｂ、３ｃで囲ま
れた各回路ブロックは、データ出カバソファのような出
力回路で、この実施例では、入力回路２ａ〜２ｃおよび
出力回路３ａ〜３ｃは、ＣＭＩＳ回路構成にされている
ものとする。
さらに、第１図において、破線４ａ、４ｂで囲まれた回
路ブロックは、外部から供給されるアドレス信号をデコ
ードして、上記メモリアレイｌａ。
路ブロックは、外部から供給されるアドレス信号をデコ
ードして、上記メモリアレイｌａ。
ｌｂ内の対応する一本のワード線を選択レベルにさせる
ロウ・アドレス・デコーダおよびメモリアレイ内の各ビ
ット線をカラムスイッチを介してデータ人出カバソファ
に接続させるカラム・アドレス・デコーダのようなデコ
ーダ回路である。特に制限されないが、この実施例では
、デコーダ回路４ａ、４ｂもＣＭＩＳ回路構成にされて
いるものとする。
ロウ・アドレス・デコーダおよびメモリアレイ内の各ビ
ット線をカラムスイッチを介してデータ人出カバソファ
に接続させるカラム・アドレス・デコーダのようなデコ
ーダ回路である。特に制限されないが、この実施例では
、デコーダ回路４ａ、４ｂもＣＭＩＳ回路構成にされて
いるものとする。
上記のような構成の半導体メモリにおいては。
入力回路２ａ〜２ｃおよび出力回路３ａ〜３ｃの部分に
は、外部端子からノイズが入って来やすい。
は、外部端子からノイズが入って来やすい。
また、出力回路３ａ〜３ｃには、比較的大きな電流が流
され、出力レベルが変化するとき電源電圧にノイズがの
り易い。
され、出力レベルが変化するとき電源電圧にノイズがの
り易い。
そのため、入力回路２ａ〜２ｃおよび出力回路３ａ〜３
ｃは、ＣＭＩＳ回路に構成されていると外部からのノイ
ズおよび内部で発生する電源電圧ノイズによって、メモ
リアレイｌａ、ｌｂやデコーダ回路４ａ、４ｂ等他の回
路部分に比べて非常にラッチアップが発生し易くなって
いる。
ｃは、ＣＭＩＳ回路に構成されていると外部からのノイ
ズおよび内部で発生する電源電圧ノイズによって、メモ
リアレイｌａ、ｌｂやデコーダ回路４ａ、４ｂ等他の回
路部分に比べて非常にラッチアップが発生し易くなって
いる。
そこで、この実施例では、上記入力回路２ａ〜２ｃおよ
び出力回路３ａ〜３ｃについては、これを構成する素子
の間および回路の周囲を、第２図（Ｂ）に示したような
構造のトレンチ・アイソレーシヨン領域で分離しである
。
び出力回路３ａ〜３ｃについては、これを構成する素子
の間および回路の周囲を、第２図（Ｂ）に示したような
構造のトレンチ・アイソレーシヨン領域で分離しである
。
また、デコーダ回路４ａ、４ｂは、ＣＭＩＳ回路で構成
されているが、入出力回路のように直接外部からノイズ
が入って来ることはない。そのため、ラッチアップを起
こすおそれはあるものの入出力回路はど起こり易くない
。そこで、この実施例では、周辺の入力回路２ａ〜２ｃ
および出力回路３ａ〜３ｃから基板表面の絶縁膜の界面
に沿ってリーク電流が流九で来て寄生サイリスタがトリ
ガされないようにするため、デコーダ回路４ａ。
されているが、入出力回路のように直接外部からノイズ
が入って来ることはない。そのため、ラッチアップを起
こすおそれはあるものの入出力回路はど起こり易くない
。そこで、この実施例では、周辺の入力回路２ａ〜２ｃ
および出力回路３ａ〜３ｃから基板表面の絶縁膜の界面
に沿ってリーク電流が流九で来て寄生サイリスタがトリ
ガされないようにするため、デコーダ回路４ａ。
４ｂについてはその回路形成領域の周囲にのみ、トレン
チ・アイソレーシヨン領域を形成するとともに、回路内
部の素子間は選択酸化法による分離領域で分離を行なう
ようにしである。
チ・アイソレーシヨン領域を形成するとともに、回路内
部の素子間は選択酸化法による分離領域で分離を行なう
ようにしである。
さらに、この実施例では、メモリアレイｌａ。
１ｂ内のリーク電流あるいは基板電位の変動の影響を受
けてデコーダ回路４ａ、４ｂ内あるいはメモリアレイと
デコーダ回路間でラッチアップが生じるのを防止するた
め、メモリアレイ１ ａ、、 １ ｂの周囲にもトレ
ンチ・アイソレージコン領域を設けである。
けてデコーダ回路４ａ、４ｂ内あるいはメモリアレイと
デコーダ回路間でラッチアップが生じるのを防止するた
め、メモリアレイ１ ａ、、 １ ｂの周囲にもトレ
ンチ・アイソレージコン領域を設けである。
ただし、メモリアレイｌａ、ｌｂは、Ｎチャンネル型の
ＭＩＳＦＥＴのみで構成されることが多い。また、完全
ＣＭＩＳ構成のスタティックＲＡＭにおいても、メモリ
アレイ内ではラッチアップはほとんど生じることがない
。従って、実施例のような構成のメモリにおいては、メ
モリアレイ１ａ、ｌｂの周囲もしくはデコーダ回路４ａ
、４ｂの周囲のいずれか一方にのみトレンチ・アイソレ
ーシヨン領域を設けるようにしてもよい。
ＭＩＳＦＥＴのみで構成されることが多い。また、完全
ＣＭＩＳ構成のスタティックＲＡＭにおいても、メモリ
アレイ内ではラッチアップはほとんど生じることがない
。従って、実施例のような構成のメモリにおいては、メ
モリアレイ１ａ、ｌｂの周囲もしくはデコーダ回路４ａ
、４ｂの周囲のいずれか一方にのみトレンチ・アイソレ
ーシヨン領域を設けるようにしてもよい。
しかるに、半導体メモリ特にダイナミックＲＡＭでは、
メモリアレイ内のラッチアップよりもリーク電流の方が
問題となる。そこで、トレンチ・アイソレーシヨン領域
で囲まれた上記メモリアレイ１ａ、１ｂ内の各素子間は
、デコーダ回路と同じく選択酸化法による分離領域で分
離を行なうようになっている。
メモリアレイ内のラッチアップよりもリーク電流の方が
問題となる。そこで、トレンチ・アイソレーシヨン領域
で囲まれた上記メモリアレイ１ａ、１ｂ内の各素子間は
、デコーダ回路と同じく選択酸化法による分離領域で分
離を行なうようになっている。
すなわち、トレンチ・アイソレーシヨンは、前述したよ
うにラッチアップ強度を高くする作用を有するが１分離
領域の側壁に沿ってリーク電流が流れ易い。これに対し
、選択酸化法による分離領域は、トレンチ・アイソレー
シヨンに比べてラッチアップを引き起こす酸化膜の界面
に沿って流れるリーク電流は大きいが、第２図に示した
ような分離領域の側壁に沿ってソース、ドレイン間で流
れるリーク電流は非常に小さい。
うにラッチアップ強度を高くする作用を有するが１分離
領域の側壁に沿ってリーク電流が流れ易い。これに対し
、選択酸化法による分離領域は、トレンチ・アイソレー
シヨンに比べてラッチアップを引き起こす酸化膜の界面
に沿って流れるリーク電流は大きいが、第２図に示した
ような分離領域の側壁に沿ってソース、ドレイン間で流
れるリーク電流は非常に小さい。
そのため、上記実施例のような構成によれば、リーク電
流が問題となるメモリアレイ１ａ、１ｂ内では１選択酸
化法による分離領域による分離によってリーク電流を有
効に抑えることができるとともに、ラッチアップを起こ
し易い入力回路２ａ〜２ｃや出力回路３ａ〜３Ｃでは、
トレンチ・アイソレージ目ンによる素子分離が行なわれ
ているためラッチアップが起きにくくされる。
流が問題となるメモリアレイ１ａ、１ｂ内では１選択酸
化法による分離領域による分離によってリーク電流を有
効に抑えることができるとともに、ラッチアップを起こ
し易い入力回路２ａ〜２ｃや出力回路３ａ〜３Ｃでは、
トレンチ・アイソレージ目ンによる素子分離が行なわれ
ているためラッチアップが起きにくくされる。
しかも、最も集積度の高いメモリアレイ内の素子間分離
を選択酸化法による分離領域で行なっているため、これ
をトレンチ・アイソレーシヨンで行なった場合に比べて
、溝の周囲のシリコン基板に結晶欠陥が発生してデバイ
スの信頼性が低下するのを抑制することができる。
を選択酸化法による分離領域で行なっているため、これ
をトレンチ・アイソレーシヨンで行なった場合に比べて
、溝の周囲のシリコン基板に結晶欠陥が発生してデバイ
スの信頼性が低下するのを抑制することができる。
さらに、ＥＰＲＯＭのような半導体メモリでは、記憶素
子へのデータの書込みの際にホットキャリアが発生し、
これが基板側に流れて基板電位が浮き上がり、それによ
って周辺のデコーダ回路等でラッチアップが誘起される
ようなことがある。ところが、上記実施例では、メモリ
アレイ１ａ、１ｂの周囲にトレンチ・アイソレーシヨン
領域が設け６ｈｌｂｚ６ｔ＝ｐｈ・９“″領域２貫通す
６ Ｊ： ’ｌ ｔ 、＋、アイソレーショ
ン領域を形成しておくことにより、メモリアレイ側での
基板電位の変動が周辺回路に伝わりにくくなって、ラッ
チアップが誘起されないようになる。
子へのデータの書込みの際にホットキャリアが発生し、
これが基板側に流れて基板電位が浮き上がり、それによ
って周辺のデコーダ回路等でラッチアップが誘起される
ようなことがある。ところが、上記実施例では、メモリ
アレイ１ａ、１ｂの周囲にトレンチ・アイソレーシヨン
領域が設け６ｈｌｂｚ６ｔ＝ｐｈ・９“″領域２貫通す
６ Ｊ： ’ｌ ｔ 、＋、アイソレーショ
ン領域を形成しておくことにより、メモリアレイ側での
基板電位の変動が周辺回路に伝わりにくくなって、ラッ
チアップが誘起されないようになる。
また、相補型のＭ Ｉ Ｓ ＦＥＴのソース、ドレイン
領域を、基板上に気相成長法により形成されたエピタキ
シャル層に形′成することによって、ラッチアップ強度
を高めることができることが知られている。従って、そ
のような技術と本発明とを組み合わせることにより、さ
らにラッチアップ強度を高くすることができる。
領域を、基板上に気相成長法により形成されたエピタキ
シャル層に形′成することによって、ラッチアップ強度
を高めることができることが知られている。従って、そ
のような技術と本発明とを組み合わせることにより、さ
らにラッチアップ強度を高くすることができる。
なお上記実施例では１本発明の適用対象となった半導体
メモリの主要構成回路ブロックのみを図示して説明した
が、上記回路ブロック以外にも外部制御信号に基づいて
適当な内部制御信号を形成するタイミングジェネレータ
や読出し、書込み制御回路さらにはリフレッシュ制御回
路等の付加回路が設けられるものであり、それらの回路
についても、上記実施例と同じ観点に立って分離方法を
決定してやればよい６ また、上記実施例では、メモリアレイ１ａ、１ｂの周囲
を一割してトレンチ・アイソレーシヨン領域で分離して
いるが、各メモリアレイ１ａ、１ｂ内をいくつかのブロ
ックに分けるようにアイソレーション領域を設けてもよ
い。
メモリの主要構成回路ブロックのみを図示して説明した
が、上記回路ブロック以外にも外部制御信号に基づいて
適当な内部制御信号を形成するタイミングジェネレータ
や読出し、書込み制御回路さらにはリフレッシュ制御回
路等の付加回路が設けられるものであり、それらの回路
についても、上記実施例と同じ観点に立って分離方法を
決定してやればよい６ また、上記実施例では、メモリアレイ１ａ、１ｂの周囲
を一割してトレンチ・アイソレーシヨン領域で分離して
いるが、各メモリアレイ１ａ、１ｂ内をいくつかのブロ
ックに分けるようにアイソレーション領域を設けてもよ
い。
［効果］
少なくとも周辺部がＣＭＩＳ回路化された半導体メモリ
のような半導体集積回路において、ラッチアップ現象を
誘起し易い入出力回路の内部もしくはその周囲をトレン
チ・アイソレーシヨン領域で分離するとともに、ＣＭＩ
Ｓ回路でない部分もしくはメモリアレイの内部は、選択
酸化法による分離領域で分離を行なうようにしたので、
ラッチアップの起き易い部分では深いアイソレーション
領域で分離されるとともに、ラッチアップの問題となら
ない部分では、リーク電流の少ない選択酸化による分離
領域で分離がなされるという作用により、ラッチアップ
現象の発生が抑制されるとともに、リーク電流が減少さ
れ、かつ回路の信頼性も向上されるという効果がある。
のような半導体集積回路において、ラッチアップ現象を
誘起し易い入出力回路の内部もしくはその周囲をトレン
チ・アイソレーシヨン領域で分離するとともに、ＣＭＩ
Ｓ回路でない部分もしくはメモリアレイの内部は、選択
酸化法による分離領域で分離を行なうようにしたので、
ラッチアップの起き易い部分では深いアイソレーション
領域で分離されるとともに、ラッチアップの問題となら
ない部分では、リーク電流の少ない選択酸化による分離
領域で分離がなされるという作用により、ラッチアップ
現象の発生が抑制されるとともに、リーク電流が減少さ
れ、かつ回路の信頼性も向上されるという効果がある。
また、トレンチ・アイソレーシヨンをウェル分離に使用
することにより、ウェル形成時の横方向の拡散を防止す
ることができ、微細化ができるという効果もある。
することにより、ウェル形成時の横方向の拡散を防止す
ることができ、微細化ができるという効果もある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、トレンチ・アイ
ソレーシヨン領域の構造は、第２図（Ｂ）に示したよう
なものに限定、されず、溝の内側に形成される絶縁膜は
酸化膜のみでなく、酸化膜と窒化膜の二層あるいは三層
構造であってもよい。さらに、溝の形状は、Ｕ字状に限
定されるものでなく、基板に溝を掘って誘電体で埋める
構造であればＶ字状であってもよい。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、トレンチ・アイ
ソレーシヨン領域の構造は、第２図（Ｂ）に示したよう
なものに限定、されず、溝の内側に形成される絶縁膜は
酸化膜のみでなく、酸化膜と窒化膜の二層あるいは三層
構造であってもよい。さらに、溝の形状は、Ｕ字状に限
定されるものでなく、基板に溝を掘って誘電体で埋める
構造であればＶ字状であってもよい。
［利用分野］
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＣＭ■Ｓ構成の半導
体メモリに適用したものについて説明したが、それに限
定されるものでなく、例えば特に入出力回路部にのみ高
い電源電圧が印加されるようにされた液晶ドライバのよ
うなＣＭＩＳ集積回路、その他に利用することができる
。少なくともこの発明は、ラッチアップを生じ易い部分
と生じにくい部分を有するＣＭＩＳ集積回路もしくはＣ
ＭＩＳ回路を含む半導体集積回路一般に利用することが
できる。
をその背景となった利用分野であるＣＭ■Ｓ構成の半導
体メモリに適用したものについて説明したが、それに限
定されるものでなく、例えば特に入出力回路部にのみ高
い電源電圧が印加されるようにされた液晶ドライバのよ
うなＣＭＩＳ集積回路、その他に利用することができる
。少なくともこの発明は、ラッチアップを生じ易い部分
と生じにくい部分を有するＣＭＩＳ集積回路もしくはＣ
ＭＩＳ回路を含む半導体集積回路一般に利用することが
できる。
第１図は、本発明が適用される半導体メモリの概略構成
を示すブロック図、 第２図は、ＭＩＳＦＥＴの素子分離方法にトレンチ・ア
イソレーシヨンを適用した場合の一例を示すもので、同
図（Ａ）はその平面説明図、また同図（Ｂ）はＢ−Ｂ’
線に沿った断面図を示す。 Ｌａ、ｌｂ・・・・メモリアレイ、２ａ〜２Ｃ・・・・
入力回路、３ａ〜３ｃ・・・・出力回路、４ａ、４ｂ・
・・・デコーダ回路、１０・・・・半導体基板、１１・
・・・トレンチ・アイソレージ３ン領域、１１ａ・・・
・絶縁膜（酸化膜）、ｌｌｂ・・・・誘電体（ポリシリ
コン）、１２・・・・ゲート電極、１３ａ、１３ｂ・・
・・ソース、ドレイン領域。 第 １ 図 第 ２ 図 θ）
を示すブロック図、 第２図は、ＭＩＳＦＥＴの素子分離方法にトレンチ・ア
イソレーシヨンを適用した場合の一例を示すもので、同
図（Ａ）はその平面説明図、また同図（Ｂ）はＢ−Ｂ’
線に沿った断面図を示す。 Ｌａ、ｌｂ・・・・メモリアレイ、２ａ〜２Ｃ・・・・
入力回路、３ａ〜３ｃ・・・・出力回路、４ａ、４ｂ・
・・・デコーダ回路、１０・・・・半導体基板、１１・
・・・トレンチ・アイソレージ３ン領域、１１ａ・・・
・絶縁膜（酸化膜）、ｌｌｂ・・・・誘電体（ポリシリ
コン）、１２・・・・ゲート電極、１３ａ、１３ｂ・・
・・ソース、ドレイン領域。 第 １ 図 第 ２ 図 θ）
Claims (1)
- 【特許請求の範囲】 １、相補型ＭＩＳＦＥＴで構成された回路を含む半導体
集積回路装置において、前記回路の内部もしくは周囲の
アイソレーション領域がトレンチアイソレーシヨン領域
と選択酸化法による分離領域とにより選択的に形成され
たことを特徴とする半導体集積回路装置。 ２、相補型ＭＩＳＦＥＴで構成された回路を含む半導体
集積回路装置において、ラッチアップを生じ易い回路部
分は、その内部もしくは周囲がトレンチアイソレーシヨ
ン領域で分離がなされ、ラッチアップを生じにくい回路
部分は、内部素子間が選択酸化法による分離領域で分離
されるようにされてなることを特徴とする特許請求の範
囲第１項記載の半導体集積回路装置。 ３、上記半導体集積回路装置は、少なくとも周辺回路が
相補型ＭＩＳＦＥＴで構成されている半導体メモリであ
る場合において、そのメモリアレイ部は内部素子間が選
択酸化法による分離領域で分離され、その周辺の少なく
とも入出力回路は、内部素子間および周囲もしくはこれ
らの内の一方がトレンチ・アイソレーシヨン領域で分離
がなされていることを特徴とする特許請求の範囲第１項
、第２項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59233113A JPS61112365A (ja) | 1984-11-07 | 1984-11-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59233113A JPS61112365A (ja) | 1984-11-07 | 1984-11-07 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61112365A true JPS61112365A (ja) | 1986-05-30 |
Family
ID=16949970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59233113A Pending JPS61112365A (ja) | 1984-11-07 | 1984-11-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61112365A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0475852A2 (en) * | 1990-09-14 | 1992-03-18 | Fujitsu Limited | Semiconductor memory device having word line driver |
| KR100295999B1 (ko) * | 1997-06-20 | 2001-08-07 | 가네꼬 히사시 | 반도체장치및그제조방법 |
-
1984
- 1984-11-07 JP JP59233113A patent/JPS61112365A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0475852A2 (en) * | 1990-09-14 | 1992-03-18 | Fujitsu Limited | Semiconductor memory device having word line driver |
| EP0475852A3 (en) * | 1990-09-14 | 1995-10-11 | Fujitsu Ltd | Semiconductor memory device having word line driver |
| KR100295999B1 (ko) * | 1997-06-20 | 2001-08-07 | 가네꼬 히사시 | 반도체장치및그제조방법 |
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