JPH04343247A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04343247A JPH04343247A JP3144017A JP14401791A JPH04343247A JP H04343247 A JPH04343247 A JP H04343247A JP 3144017 A JP3144017 A JP 3144017A JP 14401791 A JP14401791 A JP 14401791A JP H04343247 A JPH04343247 A JP H04343247A
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Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、シリコン基板の表面を
選択酸化することにより、素子分離を行い、半導体装置
を製造する方法に関する。
選択酸化することにより、素子分離を行い、半導体装置
を製造する方法に関する。
【０００２】
【従来の技術】ウエハ表面に形成される素子相互の電気
的分離を行うために、素子分離が行われる。素子分離手
段として、シリコン基板の表面における素子分離を行い
たい領域に、逆バイアスのｐｎ接合部分を形成するｐｎ
接合素子分離法と、シリコン基板の表面に形成された素
子相互間領域の表面を選択的に酸化することにより素子
分離を行う方法（以下、「ＬＯＣＯＳ法」と言う）とが
知られている。ｐｎ接合素子分離法では、ｐｎ接合部分
に寄生容量が発生することから、寄生容量が問題となる
場合には、ＬＯＣＯＳ法が多く用いられている。
的分離を行うために、素子分離が行われる。素子分離手
段として、シリコン基板の表面における素子分離を行い
たい領域に、逆バイアスのｐｎ接合部分を形成するｐｎ
接合素子分離法と、シリコン基板の表面に形成された素
子相互間領域の表面を選択的に酸化することにより素子
分離を行う方法（以下、「ＬＯＣＯＳ法」と言う）とが
知られている。ｐｎ接合素子分離法では、ｐｎ接合部分
に寄生容量が発生することから、寄生容量が問題となる
場合には、ＬＯＣＯＳ法が多く用いられている。
【０００３】ＬＯＣＯＳ法には、シリコン基板の表面に
おける酸化すべき表面以外の部分に酸化阻止膜としての
窒化珪素膜を形成し、窒化珪素膜以外の表面を選択的に
酸化する通常ＬＯＣＯＳ法と、シリコン基板の表面にお
ける酸化すべき表面に凹溝を形成すると共に、凹溝以外
の部分に酸化阻止膜としての窒化珪素膜を形成し、凹溝
表面を選択的に酸化するＲｅｃｅｓｓｅｄ ＬＯＣＯ
Ｓ法とがある。
おける酸化すべき表面以外の部分に酸化阻止膜としての
窒化珪素膜を形成し、窒化珪素膜以外の表面を選択的に
酸化する通常ＬＯＣＯＳ法と、シリコン基板の表面にお
ける酸化すべき表面に凹溝を形成すると共に、凹溝以外
の部分に酸化阻止膜としての窒化珪素膜を形成し、凹溝
表面を選択的に酸化するＲｅｃｅｓｓｅｄ ＬＯＣＯ
Ｓ法とがある。
【０００４】Ｒｅｃｅｓｓｅｄ ＬＯＣＯＳ法は、シ
リコン基板の表面から深い部分までの素子分離が完全に
なると言う利点を有する反面、素子分離領域が広くなり
、回路の集積度を向上させることが困難になると言う問
題点を有している。また、通常ＬＯＣＯＳ法は、逆に、
シリコン基板の深い部分までの素子分離が不十分となる
が、素子分離領域を狭くすることが可能であると言う利
点を有している。そこで、通常ＬＯＣＯＳ法を用いて、
シリコン基板の表面から深い部分までの素子分離を行う
には、上述したｐｎ接合素子分離法を組み合わせるのが
一般的である。
リコン基板の表面から深い部分までの素子分離が完全に
なると言う利点を有する反面、素子分離領域が広くなり
、回路の集積度を向上させることが困難になると言う問
題点を有している。また、通常ＬＯＣＯＳ法は、逆に、
シリコン基板の深い部分までの素子分離が不十分となる
が、素子分離領域を狭くすることが可能であると言う利
点を有している。そこで、通常ＬＯＣＯＳ法を用いて、
シリコン基板の表面から深い部分までの素子分離を行う
には、上述したｐｎ接合素子分離法を組み合わせるのが
一般的である。
【０００５】シリコン基板表面には、種々のトランジス
タ回路が形成される。トランジスタ回路の種類によって
は、素子分離手段として、Ｒｅｃｅｓｓｅｄ ＬＯＣ
ＯＳ法が適している場合と、通常ＬＯＣＯＳ法が適して
いる場合とがある。例えば、ＭＯＳ回路を形成する場合
には、回路の集積度を向上させる要請から、通常ＬＯＣ
ＯＳ法が用いられる。また、バイポーラ回路を形成する
場合には、寄生容量を極力避ける目的から、Ｒｅｃｅｓ
ｓｅｄ ＬＯＣＯＳ法を用いることが好ましい。
タ回路が形成される。トランジスタ回路の種類によって
は、素子分離手段として、Ｒｅｃｅｓｓｅｄ ＬＯＣ
ＯＳ法が適している場合と、通常ＬＯＣＯＳ法が適して
いる場合とがある。例えば、ＭＯＳ回路を形成する場合
には、回路の集積度を向上させる要請から、通常ＬＯＣ
ＯＳ法が用いられる。また、バイポーラ回路を形成する
場合には、寄生容量を極力避ける目的から、Ｒｅｃｅｓ
ｓｅｄ ＬＯＣＯＳ法を用いることが好ましい。
【０００６】
【発明が解決しようとする課題】ＭＯＳ回路とバイポー
ラ回路とが、別々のシリコン基板表面に形成される場合
には、それぞれに適したＬＯＣＯＳ法を用いて素子分離
を行い、半導体装置を形成すればよい。ところが、バイ
ポーラ・アナログ・デジタル共存回路などのように、Ｃ
ＭＯＳ回路とバイポーラ回路とを隣接して同一シリコン
基板表面に形成する場合があり、この場合の素子分離が
問題となっている。
ラ回路とが、別々のシリコン基板表面に形成される場合
には、それぞれに適したＬＯＣＯＳ法を用いて素子分離
を行い、半導体装置を形成すればよい。ところが、バイ
ポーラ・アナログ・デジタル共存回路などのように、Ｃ
ＭＯＳ回路とバイポーラ回路とを隣接して同一シリコン
基板表面に形成する場合があり、この場合の素子分離が
問題となっている。
【０００７】従来の半導体装置の製造過程において、通
常ＬＯＣＯＳ法とＲｅｃｅｓｓｅｄＬＯＣＯＳ法とを組
み合わせて素子分離を行うことは、製造工程が増大する
と共に、他の製造工程との調整が煩雑になり、困難であ
った。そこで、従来では、ＣＭＯＳ回路とバイポーラ回
路とを隣接して同一シリコン基板表面に形成する場合に
は、素子分離手段として、通常ＬＯＣＯＳ法を用いてお
り、バイポーラ回路部での寄生容量の発生による若干の
性能低下は避けられなかった。
常ＬＯＣＯＳ法とＲｅｃｅｓｓｅｄＬＯＣＯＳ法とを組
み合わせて素子分離を行うことは、製造工程が増大する
と共に、他の製造工程との調整が煩雑になり、困難であ
った。そこで、従来では、ＣＭＯＳ回路とバイポーラ回
路とを隣接して同一シリコン基板表面に形成する場合に
は、素子分離手段として、通常ＬＯＣＯＳ法を用いてお
り、バイポーラ回路部での寄生容量の発生による若干の
性能低下は避けられなかった。
【０００８】本発明は、このような実状に鑑みてなされ
、製造工程を著しく増大させることなく、通常ＬＯＣＯ
Ｓ法とＲｅｃｅｓｓｅｄ ＬＯＣＯＳ法とを組み合わ
せて素子分離することが可能であり、寄生容量の低下を
図ることが可能な半導体装置の製造方法を提供すること
を目的とする。
、製造工程を著しく増大させることなく、通常ＬＯＣＯ
Ｓ法とＲｅｃｅｓｓｅｄ ＬＯＣＯＳ法とを組み合わ
せて素子分離することが可能であり、寄生容量の低下を
図ることが可能な半導体装置の製造方法を提供すること
を目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置の製造方法は、深い素子分
離領域となる部分に凹溝を形成し、その凹溝部分以外の
部分を酸化阻止膜で皮膜し、凹溝部分を選択酸化するこ
とにより、同時にウェル部分の拡散工程も行い、その後
、浅い素子分離領域となる部分と前記凹溝部分とを除き
、表面を酸化阻止膜で皮膜し、酸化阻止膜以外の表面を
選択酸化することを特徴とする。
に、本発明に係る半導体装置の製造方法は、深い素子分
離領域となる部分に凹溝を形成し、その凹溝部分以外の
部分を酸化阻止膜で皮膜し、凹溝部分を選択酸化するこ
とにより、同時にウェル部分の拡散工程も行い、その後
、浅い素子分離領域となる部分と前記凹溝部分とを除き
、表面を酸化阻止膜で皮膜し、酸化阻止膜以外の表面を
選択酸化することを特徴とする。
【００１０】
【作用】本発明の半導体装置の製造方法では、まず、Ｒ
ｅｃｅｓｓｅｄ ＬＯＣＯＳ法を行い、それと同時に
、ウェル部分の拡散工程を行うため、拡散工程を別途行
う必要はなく、工程の短縮を図ることが可能である。ま
た、通常ＬＯＣＯＳ法の前に、Ｒｅｃｅｓｓｅｄ Ｌ
ＯＣＯＳ法を行うため、凹溝部分が２度酸化されること
になり、この凹溝部分に充分な膜厚の酸化珪素膜が形成
され、その部分の素子分離が完全になり、その部分で寄
生容量の発生を防止できる。
ｅｃｅｓｓｅｄ ＬＯＣＯＳ法を行い、それと同時に
、ウェル部分の拡散工程を行うため、拡散工程を別途行
う必要はなく、工程の短縮を図ることが可能である。ま
た、通常ＬＯＣＯＳ法の前に、Ｒｅｃｅｓｓｅｄ Ｌ
ＯＣＯＳ法を行うため、凹溝部分が２度酸化されること
になり、この凹溝部分に充分な膜厚の酸化珪素膜が形成
され、その部分の素子分離が完全になり、その部分で寄
生容量の発生を防止できる。
【００１１】
【実施例】以下、本発明の一実施例に係る半導体装置の
製造方法について、図面を参照しつつ詳細に説明する。 図１〜図６は本発明の一実施例に係る半導体装置の製造
過程を示す概略断面図である。
製造方法について、図面を参照しつつ詳細に説明する。 図１〜図６は本発明の一実施例に係る半導体装置の製造
過程を示す概略断面図である。
【００１２】図１〜図６に示す実施例は、本発明の製造
方法を用いて、バイポーラ・アナログ・デジタル共存回
路などのように、ＣＭＯＳ回路とバイポーラ回路とを隣
接して同一シリコン基板表面に形成する例を示している
。
方法を用いて、バイポーラ・アナログ・デジタル共存回
路などのように、ＣＭＯＳ回路とバイポーラ回路とを隣
接して同一シリコン基板表面に形成する例を示している
。
【００１３】図１に示すように、本実施例では、Ｐ型の
シリコン基板２の表面に、ｎ＋ 型の埋め込み層４と、
ｎ− 型のエピタキシャル層６を形成する。埋め込み層
４は、基板表面にｎ型の不純物をドーピングすることに
より形成される。また、エピタキシャル層４は、基板表
面に、ｎ型の不純物をエピタキシャル成長させることに
より形成される。エピタキシャル層４の膜厚は、特に限
定されないが、２〜３μｍ程度が好ましい。
シリコン基板２の表面に、ｎ＋ 型の埋め込み層４と、
ｎ− 型のエピタキシャル層６を形成する。埋め込み層
４は、基板表面にｎ型の不純物をドーピングすることに
より形成される。また、エピタキシャル層４は、基板表
面に、ｎ型の不純物をエピタキシャル成長させることに
より形成される。エピタキシャル層４の膜厚は、特に限
定されないが、２〜３μｍ程度が好ましい。
【００１４】次に図２に示すように、エピタキシャル層
６の表面を熱酸化することにより、ＳｉＯ２から成る酸
化珪素膜８を形成すると共に、その酸化珪素膜８の表面
に、Ｓｉ３Ｎ４ から成る窒化珪素膜１０を、減圧ＣＶ
Ｄ法等の手段で形成する。酸化珪素膜８及び窒化珪素膜
１０の膜厚は、特に限定されないが、それぞれ５００オ
ングストローム、１０００オングストローム程度が好ま
しい。
６の表面を熱酸化することにより、ＳｉＯ２から成る酸
化珪素膜８を形成すると共に、その酸化珪素膜８の表面
に、Ｓｉ３Ｎ４ から成る窒化珪素膜１０を、減圧ＣＶ
Ｄ法等の手段で形成する。酸化珪素膜８及び窒化珪素膜
１０の膜厚は、特に限定されないが、それぞれ５００オ
ングストローム、１０００オングストローム程度が好ま
しい。
【００１５】窒化珪素膜１０の表面には、ホトレジスト
膜１２を所定のパターンで形成する。ホトレジスト膜１
２の形成パターンは、次工程でエッチングすべき部分以
外の表面を皮膜するように形成される。次に、図３に示
すように、ホトレジスト膜１２が皮膜されていない部分
を、例えばドライエッチングなどの手段でエッチングし
、深い素子分離領域となる予定部分に、凹溝１４を形成
する。エッチング深さは、特に限定されないが、窒化珪
素膜１０の表面から、好ましくは２０００〜４０００オ
ングストロームであり、埋め込み層４の近傍までエッチ
ングする。この凹溝１４は、ＣＭＯＳ回路形成領域２２
とバイポーラ回路形成領域２４との素子分離領域と、バ
イポーラ回路２４相互の素子分離領域とに形成される。
膜１２を所定のパターンで形成する。ホトレジスト膜１
２の形成パターンは、次工程でエッチングすべき部分以
外の表面を皮膜するように形成される。次に、図３に示
すように、ホトレジスト膜１２が皮膜されていない部分
を、例えばドライエッチングなどの手段でエッチングし
、深い素子分離領域となる予定部分に、凹溝１４を形成
する。エッチング深さは、特に限定されないが、窒化珪
素膜１０の表面から、好ましくは２０００〜４０００オ
ングストロームであり、埋め込み層４の近傍までエッチ
ングする。この凹溝１４は、ＣＭＯＳ回路形成領域２２
とバイポーラ回路形成領域２４との素子分離領域と、バ
イポーラ回路２４相互の素子分離領域とに形成される。
【００１６】エッチング工程後は、ホトレジスト膜１２
を除去し、Ｐ型ウェル部分となる部分１６と、Ｎ型ウェ
ル部分となる部分１８と、バイポーラ回路のコレクタと
なる部分２０とに、イオン注入法などで、不純物をドー
ピングさせる。
を除去し、Ｐ型ウェル部分となる部分１６と、Ｎ型ウェ
ル部分となる部分１８と、バイポーラ回路のコレクタと
なる部分２０とに、イオン注入法などで、不純物をドー
ピングさせる。
【００１７】次に、図４に示すように、エッチングによ
り形成された凹溝１４部分を、選択酸化する。酸化は、
熱酸化により行う。この第１回目の選択酸化は、Ｒｅｃ
ｅｓｓｅｄ ＬＯＣＯＳ法に相当する。熱酸化時の加
熱温度は、特に限定されないが、９５０〜１１００°Ｃ
である。第１回目の選択酸化により、凹溝１４には、厚
さ約数千オングストロームの酸化珪素膜８ａが形成され
る。この場合において、窒化珪素膜１０は、酸化阻止膜
として機能する。第１回目の選択酸化工程において、イ
オン注入された部分１６，１８，２０の拡散工程が同時
に行われ、Ｐ型ウェル部分１６ａ、Ｎ型ウェル部分１８
ａ及びバイポーラ回路のコレクタ部分２０ａが形成され
る。Ｐ型ウェル部分１６ａ及びＮ型ウェル部分１８ａは
、それぞれＣＭＯＳ回路におけるＰチャンネルＭＯＳ回
路領域及びＮチャンネルＭＯＳ回路領域に相当する。
り形成された凹溝１４部分を、選択酸化する。酸化は、
熱酸化により行う。この第１回目の選択酸化は、Ｒｅｃ
ｅｓｓｅｄ ＬＯＣＯＳ法に相当する。熱酸化時の加
熱温度は、特に限定されないが、９５０〜１１００°Ｃ
である。第１回目の選択酸化により、凹溝１４には、厚
さ約数千オングストロームの酸化珪素膜８ａが形成され
る。この場合において、窒化珪素膜１０は、酸化阻止膜
として機能する。第１回目の選択酸化工程において、イ
オン注入された部分１６，１８，２０の拡散工程が同時
に行われ、Ｐ型ウェル部分１６ａ、Ｎ型ウェル部分１８
ａ及びバイポーラ回路のコレクタ部分２０ａが形成され
る。Ｐ型ウェル部分１６ａ及びＮ型ウェル部分１８ａは
、それぞれＣＭＯＳ回路におけるＰチャンネルＭＯＳ回
路領域及びＮチャンネルＭＯＳ回路領域に相当する。
【００１８】次に、図５に示すように、凹溝１４の下方
部分２６，２８に、ｐｎ接合素子分離を行うためのイオ
ン注入を行う。イオン注入のためのエネルギーは、特に
限定されないが、酸化珪素膜１０を突き抜けてイオン注
入を行うために、３００ｋｅＶ以上であることが好まし
い。イオン注入に用いられる不純物としての元素として
は、例えばホウ素Ｂ、インジウムＩｎ等が用いられ、イ
オン注入された部分２６，２８は、図６に示すように、
第２回目の選択酸化により、不純物が拡散し、Ｐ型の素
子分離領域２６ａ，２８ａとなる。
部分２６，２８に、ｐｎ接合素子分離を行うためのイオ
ン注入を行う。イオン注入のためのエネルギーは、特に
限定されないが、酸化珪素膜１０を突き抜けてイオン注
入を行うために、３００ｋｅＶ以上であることが好まし
い。イオン注入に用いられる不純物としての元素として
は、例えばホウ素Ｂ、インジウムＩｎ等が用いられ、イ
オン注入された部分２６，２８は、図６に示すように、
第２回目の選択酸化により、不純物が拡散し、Ｐ型の素
子分離領域２６ａ，２８ａとなる。
【００１９】上記イオン注入工程後、またはその前に、
図５に示すように、窒化珪素膜１０をエッチングにより
パターニングし、浅い素子分離領域となる部分８ｂの酸
化珪素膜１０の表面を露出させる。浅い素子分離領域と
なる部分８ｂは、ＣＭＯＳ回路形成領域２２またはバイ
ポーラ回路形成領域２４内における各素子部分相互の素
子分離を行うための領域に相当する。
図５に示すように、窒化珪素膜１０をエッチングにより
パターニングし、浅い素子分離領域となる部分８ｂの酸
化珪素膜１０の表面を露出させる。浅い素子分離領域と
なる部分８ｂは、ＣＭＯＳ回路形成領域２２またはバイ
ポーラ回路形成領域２４内における各素子部分相互の素
子分離を行うための領域に相当する。
【００２０】窒化珪素膜１０のパターニング後、図６に
示すように、凹溝１４の表面及び浅い素子分離領域とな
る部分８ｂを選択酸化する。この第２回目の選択酸化は
、第１回目と同様に、例えば熱酸化により行われる。 この第２回目の選択酸化は、通常ＬＯＣＯＳ法に相当す
る。この第２回目の熱酸化時の加熱温度は、特に限定さ
れないが、８００〜９５０°Ｃ程度が好ましい。熱酸化
時には、窒化珪素膜１０は、酸化阻止膜としての機能を
有する。このような選択酸化により、凹溝１４の表面は
、２度の酸化が行われ、酸化膜の厚さが約１００００オ
ングストローム程度になる。また、浅い素子分離領域と
なる部分８ｂにおける酸化珪素膜の厚さは、約６０００
〜７０００オングストロームとなる。
示すように、凹溝１４の表面及び浅い素子分離領域とな
る部分８ｂを選択酸化する。この第２回目の選択酸化は
、第１回目と同様に、例えば熱酸化により行われる。 この第２回目の選択酸化は、通常ＬＯＣＯＳ法に相当す
る。この第２回目の熱酸化時の加熱温度は、特に限定さ
れないが、８００〜９５０°Ｃ程度が好ましい。熱酸化
時には、窒化珪素膜１０は、酸化阻止膜としての機能を
有する。このような選択酸化により、凹溝１４の表面は
、２度の酸化が行われ、酸化膜の厚さが約１００００オ
ングストローム程度になる。また、浅い素子分離領域と
なる部分８ｂにおける酸化珪素膜の厚さは、約６０００
〜７０００オングストロームとなる。
【００２１】酸化後には、窒化珪素膜１０は取り除かれ
る。そして、ＣＭＯＳ回路形成領域２２とバイポーラ回
路形成領域２４とに、それぞれの回路が形成され、バイ
ポーラ・アナログ・デジタル共存回路などのように、Ｃ
ＭＯＳ回路とバイポーラ回路とが隣接して同一シリコン
基板２の表面に形成される。
る。そして、ＣＭＯＳ回路形成領域２２とバイポーラ回
路形成領域２４とに、それぞれの回路が形成され、バイ
ポーラ・アナログ・デジタル共存回路などのように、Ｃ
ＭＯＳ回路とバイポーラ回路とが隣接して同一シリコン
基板２の表面に形成される。
【００２２】本実施例の半導体装置の製造方法では、ま
ず、第１回目の選択酸化時に、ウェル部分１６ａ，１８
ａの拡散工程を同時に行うため、拡散工程を別途行う必
要はなく、工程の短縮を図ることが可能である。また、
２回の選択酸化により、凹溝１４の表面部分が２度酸化
されることになり、この凹溝部分に充分な膜厚の酸化珪
素膜８ａが形成され、その下方に形成されるＰ型の素子
分離領域２６ａ，２８ａを小さくすることが可能になり
、その部分での寄生容量の発生を著しく低減することが
できる。また、第２回目の選択酸化は、通常ＬＯＣＯＳ
法であるため、ＣＭＯＳにおける浅い素子分離領域とな
る部分８ｂでは、バーズビーク（図７に示すように、窒
化珪素膜１０の端部下方に形成される領域ａの酸化珪素
膜８に相当する部分）が、Ｒｅｃｅｓｓｅｄ ＬＯＣ
ＯＳ法により形成される酸化珪素膜のバーズビークに比
較して小さく、ＣＭＯＳの高密度集積化が可能となる。
ず、第１回目の選択酸化時に、ウェル部分１６ａ，１８
ａの拡散工程を同時に行うため、拡散工程を別途行う必
要はなく、工程の短縮を図ることが可能である。また、
２回の選択酸化により、凹溝１４の表面部分が２度酸化
されることになり、この凹溝部分に充分な膜厚の酸化珪
素膜８ａが形成され、その下方に形成されるＰ型の素子
分離領域２６ａ，２８ａを小さくすることが可能になり
、その部分での寄生容量の発生を著しく低減することが
できる。また、第２回目の選択酸化は、通常ＬＯＣＯＳ
法であるため、ＣＭＯＳにおける浅い素子分離領域とな
る部分８ｂでは、バーズビーク（図７に示すように、窒
化珪素膜１０の端部下方に形成される領域ａの酸化珪素
膜８に相当する部分）が、Ｒｅｃｅｓｓｅｄ ＬＯＣ
ＯＳ法により形成される酸化珪素膜のバーズビークに比
較して小さく、ＣＭＯＳの高密度集積化が可能となる。
【００２３】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。例えば、凹溝１４の下方部分へのイオン注
入は、図５に示す工程で行うことなく、図３に示す凹溝
形成工程直後に行うようにしても良い。また、本発明に
よる方法で製造される半導体装置は、ＣＭＯＳ回路とバ
イポーラ回路とが隣接して形成される半導体装置のみな
らず、バイポーラ回路のみからなる半導体装置、または
その他の半導体装置を製造する場合にも適用することが
可能である。
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。例えば、凹溝１４の下方部分へのイオン注
入は、図５に示す工程で行うことなく、図３に示す凹溝
形成工程直後に行うようにしても良い。また、本発明に
よる方法で製造される半導体装置は、ＣＭＯＳ回路とバ
イポーラ回路とが隣接して形成される半導体装置のみな
らず、バイポーラ回路のみからなる半導体装置、または
その他の半導体装置を製造する場合にも適用することが
可能である。
【００２４】
【発明の効果】以上説明してきたように、本発明によれ
ば、第１回目の選択酸化時と同時に、ウェル部分の拡散
工程を行うため、拡散工程を別途行う必要はなく、工程
の短縮を図ることが可能である。また、第１回および第
２回の選択酸化により、凹溝部分が２度酸化されること
になり、この凹溝部分に充分な膜厚の酸化珪素膜が形成
され、その部分の素子分離が完全になり、その部分で寄
生容量の発生を有効に防止できる。
ば、第１回目の選択酸化時と同時に、ウェル部分の拡散
工程を行うため、拡散工程を別途行う必要はなく、工程
の短縮を図ることが可能である。また、第１回および第
２回の選択酸化により、凹溝部分が２度酸化されること
になり、この凹溝部分に充分な膜厚の酸化珪素膜が形成
され、その部分の素子分離が完全になり、その部分で寄
生容量の発生を有効に防止できる。
【図１】図１は本発明の一実施例に係る半導体装置の製
造過程初期を示す概略断面図である。
造過程初期を示す概略断面図である。
【図２】図２は同実施例に係る半導体装置の製造過程を
示し、図１に示す工程の次の製造工程を示す概略断面図
である。
示し、図１に示す工程の次の製造工程を示す概略断面図
である。
【図３】図３は同実施例に係る半導体装置の製造過程を
示し、図２に示す工程の次の製造工程を示す概略断面図
である。
示し、図２に示す工程の次の製造工程を示す概略断面図
である。
【図４】図４は同実施例に係る半導体装置の製造過程を
示し、図３に示す工程の次の製造工程を示す概略断面図
である。
示し、図３に示す工程の次の製造工程を示す概略断面図
である。
【図５】図５は同実施例に係る半導体装置の製造過程を
示し、図４に示す工程の次の製造工程を示す概略断面図
である。
示し、図４に示す工程の次の製造工程を示す概略断面図
である。
【図６】図６は同実施例に係る半導体装置の製造過程を
示し、図５に示す工程の次の製造工程を示す概略断面図
である。
示し、図５に示す工程の次の製造工程を示す概略断面図
である。
【図７】図７はバーズビーク部分の詳細を示す要部断面
図である。
図である。
２ シリコン基板
８ 酸化珪素膜
１０ 窒化珪素膜（酸化阻止膜）
１４ 凹溝
１６ａ ウェル部分
１８ａ ウェル部分
Claims (1)
- 【請求項１】 浅い素子分離領域と深い素子分離領域
とが形成される半導体装置を製造する方法において、深
い素子分離領域となる部分に凹溝を形成し、その凹溝部
分以外の部分を酸化阻止膜で皮膜し、凹溝部分を選択酸
化することにより、同時にウェル部分の拡散工程も行い
、その後、浅い素子分離領域となる部分と前記凹溝部分
とを除き、表面を酸化阻止膜で皮膜し、酸化阻止膜以外
の表面を選択酸化することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3144017A JPH04343247A (ja) | 1991-05-20 | 1991-05-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3144017A JPH04343247A (ja) | 1991-05-20 | 1991-05-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04343247A true JPH04343247A (ja) | 1992-11-30 |
Family
ID=15352390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3144017A Pending JPH04343247A (ja) | 1991-05-20 | 1991-05-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04343247A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6380018B1 (en) | 1997-06-20 | 2002-04-30 | Nec Corporation | Semiconductor device and method for the production thereof |
-
1991
- 1991-05-20 JP JP3144017A patent/JPH04343247A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6380018B1 (en) | 1997-06-20 | 2002-04-30 | Nec Corporation | Semiconductor device and method for the production thereof |
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