JPS6358941A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6358941A JPS6358941A JP20450586A JP20450586A JPS6358941A JP S6358941 A JPS6358941 A JP S6358941A JP 20450586 A JP20450586 A JP 20450586A JP 20450586 A JP20450586 A JP 20450586A JP S6358941 A JPS6358941 A JP S6358941A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体装置の製造方法に関し、特に基板の厚
さ方向に素子を分離して高集積化を意図する半導体の製
造方法に関するものである。
さ方向に素子を分離して高集積化を意図する半導体の製
造方法に関するものである。
［従来の技術］
第２図は従来一般に用いられてきた選択酸化法と呼ばれ
る素子分離のための絶縁膜の形成方法の断面工程図であ
る。以下、形成順序に従って説明する。
る素子分離のための絶縁膜の形成方法の断面工程図であ
る。以下、形成順序に従って説明する。
図においてシリコン基板１の上のシリコン窒化膜７をバ
ターニングして素子領域となる部分のみ形成する（第２
図（ａ）参照）。次にパターニングされたシリコン窒化
膜７をマスクとして、シリコン酸化膜４を形成（第２図
（ｂ）参照）した後、シリコン窒化膜７を除去すること
により素子領域を露出させて素子分離を完了する（第２
図（ｃ）参照）。
ターニングして素子領域となる部分のみ形成する（第２
図（ａ）参照）。次にパターニングされたシリコン窒化
膜７をマスクとして、シリコン酸化膜４を形成（第２図
（ｂ）参照）した後、シリコン窒化膜７を除去すること
により素子領域を露出させて素子分離を完了する（第２
図（ｃ）参照）。
［発明が解決しようとする問題点］
上記のような従来の素子分離方法では、シリコン窒化膜
のバターニングに基づいて素子分離を行なっていたので
、いわゆる溝掘り型の素子にあっては、その側壁にシリ
コン窒化膜をバターニングすることができず、基板の厚
さ方向に素子分離する半導体装置を製造することが困難
であった。
のバターニングに基づいて素子分離を行なっていたので
、いわゆる溝掘り型の素子にあっては、その側壁にシリ
コン窒化膜をバターニングすることができず、基板の厚
さ方向に素子分離する半導体装置を製造することが困難
であった。
この発明はかかる問題を解決するためになされたもので
、基板の厚さ方向に素子分離できる半導体装置の製造方
法を得ることを目的とする。
、基板の厚さ方向に素子分離できる半導体装置の製造方
法を得ることを目的とする。
〔間之点を解決するための手段］
この発明に係る半導体装置の製造方法は、基板の厚さ方
向に素子分離する位置に結晶欠陥層を形成し、所要の溝
を掘った後、溝側面に酸化膜を形成する。酸化膜が形成
された後、形成された溝側面の酸化膜を一様に除去する
ものである。
向に素子分離する位置に結晶欠陥層を形成し、所要の溝
を掘った後、溝側面に酸化膜を形成する。酸化膜が形成
された後、形成された溝側面の酸化膜を一様に除去する
ものである。
［作用］
この発明においては溝側面に酸化膜を形成する際、結晶
欠陥層と無欠陥層では酸化速度が異なり、結晶欠陥層の
部分の酸化が促進されるので、無欠陥層に比して厚い酸
化膜が形成される。したがって溝側面の酸化膜全体を一
定厚さ除去すると、結晶欠陥層の部分の酸化膜の厚い分
だけ残りこの酸化膜が素子分離帯となる。
欠陥層と無欠陥層では酸化速度が異なり、結晶欠陥層の
部分の酸化が促進されるので、無欠陥層に比して厚い酸
化膜が形成される。したがって溝側面の酸化膜全体を一
定厚さ除去すると、結晶欠陥層の部分の酸化膜の厚い分
だけ残りこの酸化膜が素子分離帯となる。
［発明の実施例］
第１図はこの発明の一実施例を示す工程断面図である。
以下、図に従って説明する。
シリコン基板１にたとえばＯ＋イオンを１００ＫｅＶ、
５Ｘ１０” ｃｍ−２程度注入した後、１０００℃程度
で炉内アニールを行なうことにより、深さ数１０００人
の領域に結晶欠陥層２が形成される（第１図（ａ）参照
）。他の部分は無欠陥領域として残っている。なおイオ
ン注入の際、マスクをバターニングすることにより結晶
欠陥層２を任意の場所に形成できる。次に所定の位置に
おいて溝３を結晶欠陥層２の位置より深く形成する（第
１図（ｂ）参照）。溝３の形成後、熱酸化させるとシリ
コン基板１の表面を含み溝３の内面にシリコン酸化膜４
が形成される。溝３の内面の結晶欠陥層２の部分は、他
の無欠陥領域に比べ酸化速度が速いので、シリコン酸化
膜が厚くなり厚′肉酸化部５を形成する（第１図（ｃ）
参照）。さらに、たとえばケミカルエツチング等の等方
性のエツチングを行なうことによって、無欠陥領域上の
シリコン酸化膜４の厚い分だけシリコン酸化膜４を除去
すると、無欠陥領域部は露出するが、結晶欠陥層２の厚
肉酸化部５は厚さが厚い分だけ素子分離帯６として残る
（第１図（ｄ）参照）。したがって、溝３の側壁にシリ
コン基板１の厚さ方向に素子を分離する絶縁膜を形成す
ることができる。
５Ｘ１０” ｃｍ−２程度注入した後、１０００℃程度
で炉内アニールを行なうことにより、深さ数１０００人
の領域に結晶欠陥層２が形成される（第１図（ａ）参照
）。他の部分は無欠陥領域として残っている。なおイオ
ン注入の際、マスクをバターニングすることにより結晶
欠陥層２を任意の場所に形成できる。次に所定の位置に
おいて溝３を結晶欠陥層２の位置より深く形成する（第
１図（ｂ）参照）。溝３の形成後、熱酸化させるとシリ
コン基板１の表面を含み溝３の内面にシリコン酸化膜４
が形成される。溝３の内面の結晶欠陥層２の部分は、他
の無欠陥領域に比べ酸化速度が速いので、シリコン酸化
膜が厚くなり厚′肉酸化部５を形成する（第１図（ｃ）
参照）。さらに、たとえばケミカルエツチング等の等方
性のエツチングを行なうことによって、無欠陥領域上の
シリコン酸化膜４の厚い分だけシリコン酸化膜４を除去
すると、無欠陥領域部は露出するが、結晶欠陥層２の厚
肉酸化部５は厚さが厚い分だけ素子分離帯６として残る
（第１図（ｄ）参照）。したがって、溝３の側壁にシリ
コン基板１の厚さ方向に素子を分離する絶縁膜を形成す
ることができる。
なお注入イオンの種類、注入エネルギー、注入量、炉ア
ニール温度および炉アニール時間等を変化させることに
より、素子分離帯の深さおよび幅を任意に設定すること
ができる。
ニール温度および炉アニール時間等を変化させることに
より、素子分離帯の深さおよび幅を任意に設定すること
ができる。
また、上記実施例ではイオン注入して結晶欠陥層を形成
した抜溝施工したが、溝施工した後イオン注入して結晶
欠陥層を形成することも可能である。
した抜溝施工したが、溝施工した後イオン注入して結晶
欠陥層を形成することも可能である。
〔発明の効果］
この発明は以上説明したとおり、溝の所望の位置に形成
した結晶欠陥層を利用して基板の厚さ方向に素子を分離
する素子分離帯を形成できるので、半導体集積回路にあ
ってはその集積度を向上させる効果がある。
した結晶欠陥層を利用して基板の厚さ方向に素子を分離
する素子分離帯を形成できるので、半導体集積回路にあ
ってはその集積度を向上させる効果がある。
第１図はこの発明の一実施例による断面工程図、第２図
は従来の素子分離方法の断面工程図である。 図において、１はシリコン基板、２は結晶欠陥層、３は
溝、４はシリコン酸化膜、５は厚内酸化部、６は素子分
離帯である。 なお、各図中同一符号は同一または相当部分を示す。
は従来の素子分離方法の断面工程図である。 図において、１はシリコン基板、２は結晶欠陥層、３は
溝、４はシリコン酸化膜、５は厚内酸化部、６は素子分
離帯である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (3)
- （１）その厚さ方向に素子を分離する半導体装置の製造
方法であって、 基板の所望の位置に結晶欠陥層を形成する工程と、 前記基板に前記結晶欠陥層の位置より深く溝を形成する
工程と、 前記溝の前記結晶欠陥層の断面を含んだ側面に酸化膜を
形成する工程とを備え、 前記酸化膜の形成において前記結晶欠陥層の断面の酸化
が促進されて、周囲の素子上酸化膜より厚く形成された
素子分離酸化膜となり、 さらに、前記素子分離酸化膜と前記素子上酸化膜とを前
記素子上酸化膜の厚さ分だけ、一様に除去して、前記素
子分離酸化膜の前記素子上酸化膜より厚い分を残す工程
を含む、半導体装置の製造方法。 - （２）前記結晶欠陥層は、イオン注入した後アニールし
て形成する、特許請求の範囲第１項記載の半導体装置の
製造方法。 - （３）前記酸化膜は、等方性のエッチングによって除去
する、特許請求の範囲第１項記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20450586A JPS6358941A (ja) | 1986-08-29 | 1986-08-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20450586A JPS6358941A (ja) | 1986-08-29 | 1986-08-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6358941A true JPS6358941A (ja) | 1988-03-14 |
Family
ID=16491639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20450586A Pending JPS6358941A (ja) | 1986-08-29 | 1986-08-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6358941A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0717931A2 (en) | 1994-09-23 | 1996-06-26 | Fuji Oil Company, Limited | Low softening point chocolate and process for producing thereof |
-
1986
- 1986-08-29 JP JP20450586A patent/JPS6358941A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0717931A2 (en) | 1994-09-23 | 1996-06-26 | Fuji Oil Company, Limited | Low softening point chocolate and process for producing thereof |
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