JPS6066461A - 相補型半導体装置の製造方法 - Google Patents
相補型半導体装置の製造方法Info
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- JPS6066461A JPS6066461A JP58175328A JP17532883A JPS6066461A JP S6066461 A JPS6066461 A JP S6066461A JP 58175328 A JP58175328 A JP 58175328A JP 17532883 A JP17532883 A JP 17532883A JP S6066461 A JPS6066461 A JP S6066461A
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- JP
- Japan
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- well
- oxide film
- pattern
- mask
- nitride film
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（Ｃｏｍｐ ｉ ｅｍｅｎ ｔ ｒｙ ） ｉｖｒ Ｏ
Ｓ （以下ＣＭＯ３と略す素子作製の工程の簡略化と、
容易性を目指したものであり、特にウェル工程をアンモ
ニアガス等の窒化性雰囲気で行なう事に関するものであ
る。
Ｓ （以下ＣＭＯ３と略す素子作製の工程の簡略化と、
容易性を目指したものであり、特にウェル工程をアンモ
ニアガス等の窒化性雰囲気で行なう事に関するものであ
る。
従来例の構成とその問題点
従来のＣＭＯＳ素子の試作プロセスを８ｒ！１図のシリ
コン基板ｉ）［面図のプロセス７０−に従って説明する
。０ＭＯ８素子は、ＮチャネルＭＯ’Ｓ（以下ＮＭＯ９
と略す）とＰチャネルＭＯ３（以下ＰＭＯ８と略す）を
同一シリコン基板」二に作製するために、ＮＭＯ３をＰ
型シリコン基板（Ｉ！＋１に作製すれば、ＰＭＯ３を作
製するためにはＮウェルを形成する必要が生じる。ある
いはその逆も考えられる。更には高比抵抗基板を用いて
、ＰウェルとＮウェルの両方を作る事もある。Ｐウェル
の（夕１ｊを以下に示す。
コン基板ｉ）［面図のプロセス７０−に従って説明する
。０ＭＯ８素子は、ＮチャネルＭＯ’Ｓ（以下ＮＭＯ９
と略す）とＰチャネルＭＯ３（以下ＰＭＯ８と略す）を
同一シリコン基板」二に作製するために、ＮＭＯ３をＰ
型シリコン基板（Ｉ！＋１に作製すれば、ＰＭＯ３を作
製するためにはＮウェルを形成する必要が生じる。ある
いはその逆も考えられる。更には高比抵抗基板を用いて
、ＰウェルとＮウェルの両方を作る事もある。Ｐウェル
の（夕１ｊを以下に示す。
面方位が（１ｏｏ）、比抵抗か２．６Ｑ−、ｆｉ ノＮ
型／リコン基板１上に、７，０００への／リコン酸化膜
２を形成し、それをマスクとして、ウェル形成用の不純
′吻、この場合、ホウ素を５×１０１２／ｃｍ２イオン
注入する。その後１，１５σＣの不活性ガス雰囲気中で
２４時間の高温ドライブイン処理を行なって、深さ６μ
ｍのＰウェル３を形成する。次に、新たに、選択酸化法
を用いて、８．ＱＯｏへのフィールド酸化膜４を形成す
る。その後、ＭＯ３素子の特性を決定しうるゲート酸化
膜６と多結晶ノリコンゲート電極６を成長させる。そし
て砒素を４×１０１５／ｃＩｎ２ イオン注入して高濃
度のＮチャネルソース・ドレイン７を設け、ホウ素を２
×１０／σイオン注入し、高濃度のＰチャネルリース・
ドレイン８を形成する。その後、ゲート電極と上部配線
電極との層間絶縁膜９を堆積し、コンタクト窓１０を通
して、出力を外部に取り出すだめの電極配線１１を設け
る。
型／リコン基板１上に、７，０００への／リコン酸化膜
２を形成し、それをマスクとして、ウェル形成用の不純
′吻、この場合、ホウ素を５×１０１２／ｃｍ２イオン
注入する。その後１，１５σＣの不活性ガス雰囲気中で
２４時間の高温ドライブイン処理を行なって、深さ６μ
ｍのＰウェル３を形成する。次に、新たに、選択酸化法
を用いて、８．ＱＯｏへのフィールド酸化膜４を形成す
る。その後、ＭＯ３素子の特性を決定しうるゲート酸化
膜６と多結晶ノリコンゲート電極６を成長させる。そし
て砒素を４×１０１５／ｃＩｎ２ イオン注入して高濃
度のＮチャネルソース・ドレイン７を設け、ホウ素を２
×１０／σイオン注入し、高濃度のＰチャネルリース・
ドレイン８を形成する。その後、ゲート電極と上部配線
電極との層間絶縁膜９を堆積し、コンタクト窓１０を通
して、出力を外部に取り出すだめの電極配線１１を設け
る。
以上がＣＭＯＳプロセスの眠要であるが、このうち、ウ
ェルの形成部分のみに再度注目する。第２図に示す様に
先ず、／リコン基板１を厚く酸化７ｏｏｏ人の酸化膜２
１を形成する。次にウェルのパターンを転写して、レジ
ストをマスクに酸化膜をエツチングして５００人の酸化
膜２またけ残す。
ェルの形成部分のみに再度注目する。第２図に示す様に
先ず、／リコン基板１を厚く酸化７ｏｏｏ人の酸化膜２
１を形成する。次にウェルのパターンを転写して、レジ
ストをマスクに酸化膜をエツチングして５００人の酸化
膜２またけ残す。
次にウェル形成用のイオン注入を行なって高温のドライ
ブイン処理を行なってウェル３を形成する０この時、前
述の薄い酸化膜２２は、イオンｎ−人に対するチャネリ
ング（特定の面方位のみ深く注入され尾を引くプロフィ
ールを示す）を防市すると共に、ドライブイン処理時の
シリコン基板表面の荒れを防ぐ為に、形成されているも
のである０次にドライブイン後に再度、厚い酸化膜ジ３
をやはり７，０００人形成する。この酸化によって、ウ
ェル以外の厚い酸化膜部での酸化膜成長率と、ウェル部
の薄い酸化膜部での酸化膜成長率とが違う為に、シリコ
ン基板表面のウェル形成部に２．０００人程鹿の段差が
生じる。次に、これらの酸化膜を全面除去して、標準Ｍ
ＯＳプロセスに用いられる下敷酸化膜と選択酸化用窒化
膜を形成して、以下第１図に示す通りのプロセスを行な
う。
ブイン処理を行なってウェル３を形成する０この時、前
述の薄い酸化膜２２は、イオンｎ−人に対するチャネリ
ング（特定の面方位のみ深く注入され尾を引くプロフィ
ールを示す）を防市すると共に、ドライブイン処理時の
シリコン基板表面の荒れを防ぐ為に、形成されているも
のである０次にドライブイン後に再度、厚い酸化膜ジ３
をやはり７，０００人形成する。この酸化によって、ウ
ェル以外の厚い酸化膜部での酸化膜成長率と、ウェル部
の薄い酸化膜部での酸化膜成長率とが違う為に、シリコ
ン基板表面のウェル形成部に２．０００人程鹿の段差が
生じる。次に、これらの酸化膜を全面除去して、標準Ｍ
ＯＳプロセスに用いられる下敷酸化膜と選択酸化用窒化
膜を形成して、以下第１図に示す通りのプロセスを行な
う。
上記のウェル形成法を用いるのは、次工程の選択酸化工
程に対する位置合わせの１］安を必要とするからである
。従って、ドライブイン後の酸化膜２３形成を実行しな
ければ、シリコン基板の表面の段差は形成されず位置合
わせが不５丁能になる。
程に対する位置合わせの１］安を必要とするからである
。従って、ドライブイン後の酸化膜２３形成を実行しな
ければ、シリコン基板の表面の段差は形成されず位置合
わせが不５丁能になる。
しかし、この酸化膜形成は、元来素子特性には役立たな
いものであり、しかもウェル形成後に行なうため、せっ
かく形成したウェルの不純物プロファイルが、不純物の
酸化膜中への偏析により変化してしまう欠点を持ってい
る。
いものであり、しかもウェル形成後に行なうため、せっ
かく形成したウェルの不純物プロファイルが、不純物の
酸化膜中への偏析により変化してしまう欠点を持ってい
る。
又、別の方法として第３図に示す様に７，０００人の厚
い酸化膜２１の形成後、ウェルのパターン形成を行なっ
て不要部分の酸化膜を除去する。次に１．２００人の薄
い酸化膜２４を形成する。この時、酸化膜が厚くついて
いる部分には、酸化膜厚の増加はほんのわずかしか見ら
れないが、シリコン基板のウェル部分には５００人のシ
リコン基板が１２００への酸化膜２４に変化してし丑っ
て、５００への段差のついた酸化膜２４が形成されてい
る。この酸化膜２４は又、前述のイオンｔｌミ人による
チャネリングの防ＩＬと次工程のドライブインに」：る
シリコン基板ダ；Ｚれを防ぐものである。第３図（ｂ）
の状態にあるものに対して、ウェル形成用のイオ７ ｉ
に人を行ない、高温熱処理を行なってウェル３を形成す
る。次に、これらの酸化膜を全て除去して第３図（ｄ）
の様にした後、選択酸化を行なう／（二めに、下敷酸化
膜２６と窒化膜２６を形成する。後は選択酸化パターン
を形成してフィールド酸化を行えは第１図（ｂ）の様に
なり、以降、標準ＭＯＳプロセスで試作する。
い酸化膜２１の形成後、ウェルのパターン形成を行なっ
て不要部分の酸化膜を除去する。次に１．２００人の薄
い酸化膜２４を形成する。この時、酸化膜が厚くついて
いる部分には、酸化膜厚の増加はほんのわずかしか見ら
れないが、シリコン基板のウェル部分には５００人のシ
リコン基板が１２００への酸化膜２４に変化してし丑っ
て、５００への段差のついた酸化膜２４が形成されてい
る。この酸化膜２４は又、前述のイオンｔｌミ人による
チャネリングの防ＩＬと次工程のドライブインに」：る
シリコン基板ダ；Ｚれを防ぐものである。第３図（ｂ）
の状態にあるものに対して、ウェル形成用のイオ７ ｉ
に人を行ない、高温熱処理を行なってウェル３を形成す
る。次に、これらの酸化膜を全て除去して第３図（ｄ）
の様にした後、選択酸化を行なう／（二めに、下敷酸化
膜２６と窒化膜２６を形成する。後は選択酸化パターン
を形成してフィールド酸化を行えは第１図（ｂ）の様に
なり、以降、標準ＭＯＳプロセスで試作する。
以上の方法を用いれば、前述の方法の欠点である酸化膜
中へのウェルイオンの偏析、シよ解決出来るが、次工程
のマスクに対する位置合わせが不可能となる。それは余
りにも段差が少ないためである。
中へのウェルイオンの偏析、シよ解決出来るが、次工程
のマスクに対する位置合わせが不可能となる。それは余
りにも段差が少ないためである。
又、この段差を増やす為に酸化膜２４形成を厚くしても
、今度は、その酸化膜を通してウェルのイオン注入を行
なう為、非常に高い加速電圧を心安として、実用的では
ない。
、今度は、その酸化膜を通してウェルのイオン注入を行
なう為、非常に高い加速電圧を心安として、実用的では
ない。
以上のように従来のウェルの形成は位置合わせ。
ウェルイオンの偏析等、複雑で再現性の悪いプロセスと
なっている。
なっている。
発明の目的
本発明ｄ２、相補型半導体装置の作製工程において、特
にウェルの形成及びフィルド酸化エイ？におけるパター
ン位置合わせ工程の容易上、 ｉｉ〕略化の為に、マス
ク合わせ工程を変更し、更に、（１４方向の入り込みの
少ないフィルド酸化膜を提供しするものである。
にウェルの形成及びフィルド酸化エイ？におけるパター
ン位置合わせ工程の容易上、 ｉｉ〕略化の為に、マス
ク合わせ工程を変更し、更に、（１４方向の入り込みの
少ないフィルド酸化膜を提供しするものである。
発明の構成
本発明は、従来方式と共に、選択酸化パターンをウェル
パターンのマスク合わぜ位置基準とじて用いて工程を容
易にし、かつ、ウェルのドライブインをアンモニア雰囲
気中で行なう事によって同時に耐酸化性の窒化膜を形成
し、この窒化膜を用いて選択酸化膜パターンを形成する
ものである。
パターンのマスク合わぜ位置基準とじて用いて工程を容
易にし、かつ、ウェルのドライブインをアンモニア雰囲
気中で行なう事によって同時に耐酸化性の窒化膜を形成
し、この窒化膜を用いて選択酸化膜パターンを形成する
ものである。
実施例の説明
以下、本発明の実施例を第４図に従って説明する。
フィルド酸化膜形成のだめの選択酸化パターンを形成す
る。この様γ・を第４図（ｂ）に示す。次にこの選択酸
化パターンを位置合わせ基亭としてウェルのレジメ１〜
パターン３１出しを行なう。この１１．′ｌ、酸化膜２
７の膜厚段差は成長膜厚のみであるが、シリコン基板の
段差と異なり、酸化膜の場合は干渉色が見えるため、６
００人以上酸化膜がついてさえいれば良い。
る。この様γ・を第４図（ｂ）に示す。次にこの選択酸
化パターンを位置合わせ基亭としてウェルのレジメ１〜
パターン３１出しを行なう。この１１．′ｌ、酸化膜２
７の膜厚段差は成長膜厚のみであるが、シリコン基板の
段差と異なり、酸化膜の場合は干渉色が見えるため、６
００人以上酸化膜がついてさえいれば良い。
次にこのウェルのにシストパターン３１をマスクとして
イオン注入を行なう。これを第４図（Ｃ）に示す。この
時前述のチャネリング等の為に酸化膜を必要とするなら
、第６図に示す様に、選択酸化パターン出しの時に、酸
化膜エッチを除中でやめて、その後、選択酸化バター／
レジストを除去し、ウェルパターンを形成して、イオン
注入を行なう。
イオン注入を行なう。これを第４図（Ｃ）に示す。この
時前述のチャネリング等の為に酸化膜を必要とするなら
、第６図に示す様に、選択酸化パターン出しの時に、酸
化膜エッチを除中でやめて、その後、選択酸化バター／
レジストを除去し、ウェルパターンを形成して、イオン
注入を行なう。
この時、酸化膜厚は高々２００人 もあれば良い。
第６図（ａ）に酸化膜２７の選択酸化パターンの部分酸
化膜エッチパターンを出し、更に、ウェル形成のレジス
トパターン３１を合わせた所を示す。
化膜エッチパターンを出し、更に、ウェル形成のレジス
トパターン３１を合わせた所を示す。
次にこのレジストをマスクとしてイオン注入を行なって
イオン注入領域３八を形成する。第４図の様にシリコン
基板が露出していても、チャネリング効果は注入時にお
けるシリコン基板面を適切の場合は、何ら心配は不要で
ある。次にこれらレジストを除去した後ドライブインを
行なうわけであるが、この場合、シリコン基板表面を露
出させておく必要がある。従って第６図の場合は、先程
残しておいた酸化膜２７１だけをエツチングする時間で
全面エッチを行ない、第４図（Ｃ）、第６図（ｂ）の様
に選択酸化パターン部のみを表面露出の状態にしておく
。
イオン注入領域３八を形成する。第４図の様にシリコン
基板が露出していても、チャネリング効果は注入時にお
けるシリコン基板面を適切の場合は、何ら心配は不要で
ある。次にこれらレジストを除去した後ドライブインを
行なうわけであるが、この場合、シリコン基板表面を露
出させておく必要がある。従って第６図の場合は、先程
残しておいた酸化膜２７１だけをエツチングする時間で
全面エッチを行ない、第４図（Ｃ）、第６図（ｂ）の様
に選択酸化パターン部のみを表面露出の状態にしておく
。
次にこの試料を１１５０”Ｃあるいは１２００”Ｃでア
ンモニアガス雰囲気中で熱処理を行なう。この場合、不
活性ガスと同時にアンモニアガスを数チル数十チ流す。
ンモニアガス雰囲気中で熱処理を行なう。この場合、不
活性ガスと同時にアンモニアガスを数チル数十チ流す。
あるいは又、アンモニア水を詰めた容器の中に、不活性
ガスを通してバブリングさせても良い。この場合、不活
性ガスは単なるギヤリアガス、稀釈ガスであって、反応
に必要なのはアンモニア成分である。１１５０’“Ｃで
２４時間、１２００℃なら１０時間ドライブインする！
ＪＬによって、ウェル３が形成されると同時に前述のソ
、（板の露出部で形成されているわけである。従ってこ
のウェル３が形成された時点において、耐酸化１イ１−
の選択酸化パターン２８も形成されており、次エイ“１
゛は直ちに窒化膜をマスクとしてフィルド酸化を行えば
、という事で、本発明を用いれば、マスク合わせ基準が
選択酸化パターンの酸化膜で非常に簡易であり、かつ、
ウェル形成ドライブインと選択酸化用窒化膜形成とを同
時に処理形成することが出来る為に工程が非常に短かぐ
、簡単なものとなる。
ガスを通してバブリングさせても良い。この場合、不活
性ガスは単なるギヤリアガス、稀釈ガスであって、反応
に必要なのはアンモニア成分である。１１５０’“Ｃで
２４時間、１２００℃なら１０時間ドライブインする！
ＪＬによって、ウェル３が形成されると同時に前述のソ
、（板の露出部で形成されているわけである。従ってこ
のウェル３が形成された時点において、耐酸化１イ１−
の選択酸化パターン２８も形成されており、次エイ“１
゛は直ちに窒化膜をマスクとしてフィルド酸化を行えば
、という事で、本発明を用いれば、マスク合わせ基準が
選択酸化パターンの酸化膜で非常に簡易であり、かつ、
ウェル形成ドライブインと選択酸化用窒化膜形成とを同
時に処理形成することが出来る為に工程が非常に短かぐ
、簡単なものとなる。
なお、ドライブイン工程で、アンモニアを用いずに窒素
だけでは、シリコン基板表面が部分的に窒化されるだけ
で、均一で厚い窒化膜を形成する事は不可能である。
だけでは、シリコン基板表面が部分的に窒化されるだけ
で、均一で厚い窒化膜を形成する事は不可能である。
更に、第２の実施例を示す。第６図（ａ）に示すように
Ｐ型（１００）で１０Ｑ−儂のシリコン基板１」−化膜
を形成するため選択酸化パターンを、ホトす堆積は４ｏ
○℃位の化学堆積法による砒素不純物を含んだＣＶＤ酸
化膜あるいはアルコールに溶融させた砒素ガラスをスピ
ンコー（・させるか、もしくは酸化膜を形成した後に、
酸化膜中のみに砒素をイオン注入しておくかすれば良い
。但し、これらの場合、砒素はノリコン基板中には、未
だ拡散されておらず、基板と反対導電型のＮウェルとな
と同じように、選択酸化パターンを位置合わせ基準とし
て、Ｎウェルのレジストパターン３１を形うする事によ
って選択酸化用パターン部には熱窒化膜２８とウェル３
が形成されると共に、ウェルの周辺には、砒素の拡散層
６１も同時に形成される。従って、ウェルはウェル中に
形成されるトランジスタのしきい値電圧に適した濃度の
−ｊ−１であるが、ウェル周辺は、より濃度の濃い層６
１がウェルが取９囲む格好になっている。この実施例の
鳴合、砒素をとりあげたが、その理由は拡散係数が非常
に小さく、横方向への広がりも少なくて済むため、微細
化されたＣＭＯＳ構造にふされしいと考えられるからで
ある。もし寸法に余裕が持たせられるなら、燐でも良く
、更に、ウェルが本実施例と異なる。Ｐウェル形成なら
ばホウ素入りのガラスを用いても良い。以上のようにす
れば、ウェルの周辺にはウェルよりも濃度の高い部分が
形成されガートバンドとなって０ＭＯ３構造特有のラッ
チアップを防ぐ事が出来るようになるわけである。
Ｐ型（１００）で１０Ｑ−儂のシリコン基板１」−化膜
を形成するため選択酸化パターンを、ホトす堆積は４ｏ
○℃位の化学堆積法による砒素不純物を含んだＣＶＤ酸
化膜あるいはアルコールに溶融させた砒素ガラスをスピ
ンコー（・させるか、もしくは酸化膜を形成した後に、
酸化膜中のみに砒素をイオン注入しておくかすれば良い
。但し、これらの場合、砒素はノリコン基板中には、未
だ拡散されておらず、基板と反対導電型のＮウェルとな
と同じように、選択酸化パターンを位置合わせ基準とし
て、Ｎウェルのレジストパターン３１を形うする事によ
って選択酸化用パターン部には熱窒化膜２８とウェル３
が形成されると共に、ウェルの周辺には、砒素の拡散層
６１も同時に形成される。従って、ウェルはウェル中に
形成されるトランジスタのしきい値電圧に適した濃度の
−ｊ−１であるが、ウェル周辺は、より濃度の濃い層６
１がウェルが取９囲む格好になっている。この実施例の
鳴合、砒素をとりあげたが、その理由は拡散係数が非常
に小さく、横方向への広がりも少なくて済むため、微細
化されたＣＭＯＳ構造にふされしいと考えられるからで
ある。もし寸法に余裕が持たせられるなら、燐でも良く
、更に、ウェルが本実施例と異なる。Ｐウェル形成なら
ばホウ素入りのガラスを用いても良い。以上のようにす
れば、ウェルの周辺にはウェルよりも濃度の高い部分が
形成されガートバンドとなって０ＭＯ３構造特有のラッ
チアップを防ぐ事が出来るようになるわけである。
発明の効果
以上光たように、本発明を用いれば、ドライブイン工程
と窒化膜形成工程が同１時に処理出来、更に、従来面倒
であったマスク合わせ基準の作製が容易に出来、工程の
簡略化、４」Ｊ現性の良好化を４１１し進める事が可能
になった。史には直接熱窒化膜を用いている為、従来の
化学堆積窒化膜に比べ、はるかに入り込みが少なく、か
つ結晶欠陥の発生しにくいフィルド酸化膜が得られるよ
うになり、今後の微細化の酸化膜絶縁分離法に対して、
非常に役立つすぐれた効果を発揮するものである。
と窒化膜形成工程が同１時に処理出来、更に、従来面倒
であったマスク合わせ基準の作製が容易に出来、工程の
簡略化、４」Ｊ現性の良好化を４１１し進める事が可能
になった。史には直接熱窒化膜を用いている為、従来の
化学堆積窒化膜に比べ、はるかに入り込みが少なく、か
つ結晶欠陥の発生しにくいフィルド酸化膜が得られるよ
うになり、今後の微細化の酸化膜絶縁分離法に対して、
非常に役立つすぐれた効果を発揮するものである。
第１図（−）〜（ｉ）は従来のＣＭＯＳプロセス工程断
面図、第２図（ａ）〜（ｅ）、第３図（ａ）〜（ｅ）は
従来のウェル形成プロセス工程断面図、８Ｉ￥４図（ａ
）〜（ｅ） ｔよ本発明の一実施例のウェル形成プロセ
スエ’ｉ’、＋’＝ １１ノｉ而図、第５図体）〜（ｃ
）は本発明の他の実施例のウェル形成プロセス工程断面
図、第６図体）〜（ｆ棟１不発明の他の実施例のウェル
形成プロセス工程断面図である。 １・・・・・−７！ｊ コンＭ＆ 、３・・・・・ウェ
ル、２７・・・・・・酸化膜、２８・・・・・・熱窒化
膜、３１・・・・・・ウェル形成用レジストパターン、
６ｏ・・印・選択酸化膜、。 代理人の氏名 弁理士 中 尾 敏 男 ｃｌか１名＠
１ 図 （ｆ）７ 第 ２ 図 第３図 ＠４１！４ 第 ５ 図
面図、第２図（ａ）〜（ｅ）、第３図（ａ）〜（ｅ）は
従来のウェル形成プロセス工程断面図、８Ｉ￥４図（ａ
）〜（ｅ） ｔよ本発明の一実施例のウェル形成プロセ
スエ’ｉ’、＋’＝ １１ノｉ而図、第５図体）〜（ｃ
）は本発明の他の実施例のウェル形成プロセス工程断面
図、第６図体）〜（ｆ棟１不発明の他の実施例のウェル
形成プロセス工程断面図である。 １・・・・・−７！ｊ コンＭ＆ 、３・・・・・ウェ
ル、２７・・・・・・酸化膜、２８・・・・・・熱窒化
膜、３１・・・・・・ウェル形成用レジストパターン、
６ｏ・・印・選択酸化膜、。 代理人の氏名 弁理士 中 尾 敏 男 ｃｌか１名＠
１ 図 （ｆ）７ 第 ２ 図 第３図 ＠４１！４ 第 ５ 図
Claims (1)
- 半導体基板上に形成した選択酸化パターンをウェル形成
パターンのマスク合わぜ位ｉｆｆ ；！Ｉ！：：４１１
とする工程と、前記６択酸化パターンを有する半導体基
板をアンモニア雰囲気中で熱処理して、窒化膜を形成す
る工程と、前記窒化膜をマスクとして、前記基板を選択
酸化する工程とを有するルを特徴とする相補型半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175328A JPS6066461A (ja) | 1983-09-22 | 1983-09-22 | 相補型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175328A JPS6066461A (ja) | 1983-09-22 | 1983-09-22 | 相補型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6066461A true JPS6066461A (ja) | 1985-04-16 |
Family
ID=15994150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58175328A Pending JPS6066461A (ja) | 1983-09-22 | 1983-09-22 | 相補型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6066461A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995022174A1 (en) * | 1994-02-15 | 1995-08-17 | National Semiconductor Corporation | High-voltage cmos transistors for a standard cmos process |
-
1983
- 1983-09-22 JP JP58175328A patent/JPS6066461A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995022174A1 (en) * | 1994-02-15 | 1995-08-17 | National Semiconductor Corporation | High-voltage cmos transistors for a standard cmos process |
| US5578855A (en) * | 1994-02-15 | 1996-11-26 | National Semiconductor Corporation | High-voltage CMOS transistors on a standard CMOS wafer |
| US5789786A (en) * | 1994-02-15 | 1998-08-04 | National Semiconductor Corporation | High-Voltage CMOS transistors on a standard CMOS wafer |
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