JPS6074637A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6074637A JPS6074637A JP18198683A JP18198683A JPS6074637A JP S6074637 A JPS6074637 A JP S6074637A JP 18198683 A JP18198683 A JP 18198683A JP 18198683 A JP18198683 A JP 18198683A JP S6074637 A JPS6074637 A JP S6074637A
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- Japan
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- etching
- film
- collector
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- Bipolar Transistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(1)発明の技術分野
本発明は半導体装置の製造方法、より詳しくはコレクタ
・ベース分離領域がセルフアラインメント(自己整合)
構造であるIC5LSI等の製造方法に関する。
・ベース分離領域がセルフアラインメント(自己整合)
構造であるIC5LSI等の製造方法に関する。
(2)技術の背景
(1)
ICの製造において、コレクタとベースの分離に基板バ
ルクに達する溝を掘り、この溝を絶縁物で埋め込む方法
が開発されている。かかる方法を半導体装置要部の断面
図である第1図を参照して説明する。
ルクに達する溝を掘り、この溝を絶縁物で埋め込む方法
が開発されている。かかる方法を半導体装置要部の断面
図である第1図を参照して説明する。
第1図1a)参照
°図には、p型シリコン基板1上にn+型埋没層2、n
型エピタキシャル層3が形成され、全面に窒化膜4を成
長し、この窒化膜4をパターニングし、窒化膜4をマス
クにしてアイソレーション形成用の基板1に達する溝5
がドライエツチングで掘った後の状態が示される。この
工程でマスクが1個用いられる。
型エピタキシャル層3が形成され、全面に窒化膜4を成
長し、この窒化膜4をパターニングし、窒化膜4をマス
クにしてアイソレーション形成用の基板1に達する溝5
がドライエツチングで掘った後の状態が示される。この
工程でマスクが1個用いられる。
第1図(bl参照
次いで通常の酸化によって溝5の表面に酸化膜(5iO
2II!’) 6を形成し、多結晶シリコン(ポリシリ
コン)層7を成長し、その表面をポリッシングし、次い
で窒化膜4Gトコレクタ・ベース分離領域8の窓開きを
なす。この工程でもマスクを必要とする。
2II!’) 6を形成し、多結晶シリコン(ポリシリ
コン)層7を成長し、その表面をポリッシングし、次い
で窒化膜4Gトコレクタ・ベース分離領域8の窓開きを
なす。この工程でもマスクを必要とする。
(2)
第1図tc+参照
次いで通常の酸化技術でポリシリコン層7の表面と前記
窓開きした分離領域8を酸化して、5IO2膜7aおよ
び8aをそれぞれ形成する。
窓開きした分離領域8を酸化して、5IO2膜7aおよ
び8aをそれぞれ形成する。
第1図fd)参照
次いで通常の技術でコレクタ10、ベース11、エミッ
タ12、抵抗を形成してバイポーラトランジスタを完成
する。この素子において5I02膜8bは十分に深く形
成されているため、コレクタ10とベース11とは良好
に分離されている。
タ12、抵抗を形成してバイポーラトランジスタを完成
する。この素子において5I02膜8bは十分に深く形
成されているため、コレクタ10とベース11とは良好
に分離されている。
(3)従来技術と問題点
上記した従来の工程ではセルフアラインメント方式は全
く用いられず、第1図1dlに示す工程までにマスクを
3個使用する。マスクを用いるときには位置合せマージ
ンをとらなければならないので、そのマージンの分だけ
形成されるICは余分な領域を使用し微細化に通しない
。最近LSI等は高密度化される傾向にありパターンの
微細化が要求されているにもかかわらず従来の方法では
かかる要求に答えることができない。またマスクを何度
も交(3) 換することは作業性の向上の観点から問題がある。
く用いられず、第1図1dlに示す工程までにマスクを
3個使用する。マスクを用いるときには位置合せマージ
ンをとらなければならないので、そのマージンの分だけ
形成されるICは余分な領域を使用し微細化に通しない
。最近LSI等は高密度化される傾向にありパターンの
微細化が要求されているにもかかわらず従来の方法では
かかる要求に答えることができない。またマスクを何度
も交(3) 換することは作業性の向上の観点から問題がある。
(4)発明の目的
本発明は上記従来の問題に鑑み、IC,LSI等の製造
において、バイポーラトランジスタのコレクタ・ベース
分離領域をセルフアラインメント方式で形成し、微細化
されたICを製造しうる方法を提供することを目的とす
る。
において、バイポーラトランジスタのコレクタ・ベース
分離領域をセルフアラインメント方式で形成し、微細化
されたICを製造しうる方法を提供することを目的とす
る。
(5)発明の構成
そしてこの目的は本発明によれば、半導体基板と逆導電
型の埋設層とエピタキシャル層が形成された当該基板に
アイソレーション用およびコレクタ・ベース分離領域用
の溝をエピタキシャル層に形成する工程、前記溝のすべ
ての表面に酸化膜を形成し、アイソレーション用溝のみ
の底の酸化膜を除去する工程、アイソレーション用溝を
前記基板に達するまでに更に掘る工程、次いですべての
溝を絶縁物で埋める工程を含むことを特徴とする半導体
装置の製造方法を提供することによって達成される。
型の埋設層とエピタキシャル層が形成された当該基板に
アイソレーション用およびコレクタ・ベース分離領域用
の溝をエピタキシャル層に形成する工程、前記溝のすべ
ての表面に酸化膜を形成し、アイソレーション用溝のみ
の底の酸化膜を除去する工程、アイソレーション用溝を
前記基板に達するまでに更に掘る工程、次いですべての
溝を絶縁物で埋める工程を含むことを特徴とする半導体
装置の製造方法を提供することによって達成される。
(6)発明の実施例
(4)
以下本発明実施例を図面によって詳説する。
第2図には本発明の方法を実施する工程における半導体
装置要部の断面図が示される。本発明の方法は以下に説
明する如くセルフアラインメント方式を用いることを特
徴とする。
装置要部の断面図が示される。本発明の方法は以下に説
明する如くセルフアラインメント方式を用いることを特
徴とする。
第2図(al参照
p型シリコン基板11にn+型埋没層12、n型エピタ
キシャル層13を形成した後に、全面に窒化膜(例えば
Si3N++膜)14を成長し、マスクを用いてそれを
図示の如くパターニングし、窒化膜14をマスクにして
エピタキシャル層13をドライエツチングによりエツチ
ングしてエピタキシャル層13の深くまで、しかし埋没
層12には達しない溝15.16を掘る。溝15はアイ
ソレーション形成予定部分、また溝16はコレクタ・ベ
ース分離領域形成予定部分に作られる。従って図に見て
左の溝15と溝16の間にはコレクタが、また溝16と
右の溝15の間にはベース(およびエミッタ)が形成さ
れることになる。
キシャル層13を形成した後に、全面に窒化膜(例えば
Si3N++膜)14を成長し、マスクを用いてそれを
図示の如くパターニングし、窒化膜14をマスクにして
エピタキシャル層13をドライエツチングによりエツチ
ングしてエピタキシャル層13の深くまで、しかし埋没
層12には達しない溝15.16を掘る。溝15はアイ
ソレーション形成予定部分、また溝16はコレクタ・ベ
ース分離領域形成予定部分に作られる。従って図に見て
左の溝15と溝16の間にはコレクタが、また溝16と
右の溝15の間にはベース(およびエミッタ)が形成さ
れることになる。
第2図(bl参照
窒化膜14はそのまま残しておいて、溝15.16の(
5) 表面を通常の技術で酸化して、5i02膜17を形成す
る。
5) 表面を通常の技術で酸化して、5i02膜17を形成す
る。
第2図fcl参照
全面にレジスト膜18を形成しそれを図示の如くパター
ニングする。レジスト膜18をマスクにして不純物例え
ばホウ素(B+)をイオン注入法で注入すると、イオン
は直進性があるので、溝の底の上のSiO2膜17aの
みがドープされ、溝の側部のSiO2膜17bはほとん
どドープされない。この工程でマスクを用いるが、上記
したイオン注入は実質においてはセルフアラインメント
方式で行われると同様であるので、マスクの精度は最初
に用いたマスクはどには厳しいものでなくてもよい。
ニングする。レジスト膜18をマスクにして不純物例え
ばホウ素(B+)をイオン注入法で注入すると、イオン
は直進性があるので、溝の底の上のSiO2膜17aの
みがドープされ、溝の側部のSiO2膜17bはほとん
どドープされない。この工程でマスクを用いるが、上記
したイオン注入は実質においてはセルフアラインメント
方式で行われると同様であるので、マスクの精度は最初
に用いたマスクはどには厳しいものでなくてもよい。
第1図1dl参照
ドープされたSi02MWのエツチングレイトは、ドー
プされない5102膜のエツチングレイトよりも大であ
ることを利用し、ドープされた5i02膜17aをエツ
チング除去し、ドープされない溝の側部の5i02膜1
7bはそのまま残しておく。この状態で溝16の表面は
完全にSiO2膜で覆われている(6) が、溝15の底部分には5i02膜が存在しない。次い
でレジスト膜18を除去する。
プされない5102膜のエツチングレイトよりも大であ
ることを利用し、ドープされた5i02膜17aをエツ
チング除去し、ドープされない溝の側部の5i02膜1
7bはそのまま残しておく。この状態で溝16の表面は
完全にSiO2膜で覆われている(6) が、溝15の底部分には5i02膜が存在しない。次い
でレジスト膜18を除去する。
第2図ffl参照
次いで例えばに011を用いる異方性エツチングで基板
11に達する溝15aを掘る。このエツチングにおいて
、溝16の表面は5i02膜で覆われているため、エツ
チングの影響はない。この工程のエツチングがセルフア
ラインメント方式で行われることが本発明の利点である
。
11に達する溝15aを掘る。このエツチングにおいて
、溝16の表面は5i02膜で覆われているため、エツ
チングの影響はない。この工程のエツチングがセルフア
ラインメント方式で行われることが本発明の利点である
。
第2図ffl参照
次いで通常の酸化で溝15aの表面にSiO2膜17c
を形成する。5L02膜17cば前記酸化でやや厚くな
ったSiO2膜17bとつながる。
を形成する。5L02膜17cば前記酸化でやや厚くな
ったSiO2膜17bとつながる。
第2図fg) 、 (hl 、 fil参照以下通常の
技術でポリシリコン層19で溝15aを含む溝15と溝
16を埋めポリッシングをなし、酸化によってポリシリ
コン層19の表面にSiO2膜19aを形成すると、ア
イソレーション20とコレクタ・ベース分離領域21が
作られる。続いて窒化膜14を除去し、コレクタ22、
ベース23、エミッタ24を形(7) 成する。第2図(11に示される構造において、アイソ
レーション20で囲まれた領域に形成されたバイポーラ
トランジスタのコレクタ22とベース23とは、十分に
深く形成されたコレクタ・ベース分離領域21によって
分離されている。
技術でポリシリコン層19で溝15aを含む溝15と溝
16を埋めポリッシングをなし、酸化によってポリシリ
コン層19の表面にSiO2膜19aを形成すると、ア
イソレーション20とコレクタ・ベース分離領域21が
作られる。続いて窒化膜14を除去し、コレクタ22、
ベース23、エミッタ24を形(7) 成する。第2図(11に示される構造において、アイソ
レーション20で囲まれた領域に形成されたバイポーラ
トランジスタのコレクタ22とベース23とは、十分に
深く形成されたコレクタ・ベース分離領域21によって
分離されている。
なお上記において、第2図fblないしくdiを参照し
て説明した工程は他の方法で実施してもよい。要は、シ
リコン基板のドライエツチングと異方性エツチングを利
用することによりセルフアラインメント構造を得るにあ
る。
て説明した工程は他の方法で実施してもよい。要は、シ
リコン基板のドライエツチングと異方性エツチングを利
用することによりセルフアラインメント構造を得るにあ
る。
(7)発明の効果
以上詳細に説明した如く、本発明の方法によれば、シリ
コン基板のドライエツチングと異方性エツチングによっ
てセルフアラインメント方式で、バイポーラトランジス
タのコレクタ・ベース分離領域が形成されるので、IC
の微細化および製造歩留りの向上に効果大である。
コン基板のドライエツチングと異方性エツチングによっ
てセルフアラインメント方式で、バイポーラトランジス
タのコレクタ・ベース分離領域が形成されるので、IC
の微細化および製造歩留りの向上に効果大である。
【図面の簡単な説明】
第1図は従来技術によるコレクタ・ベース分離領域形成
工程における半導体装置要部の断面図、(8) 第2図は本発明の方法を実施する工程における半導体装
置要部の断面図である。 11−p型シリコン基板、12−21+型埋没層、13
−n型エピタキシャル層、14−窒化膜、15、16−
−−溝、17.17a、 17b、 17cm5i02
膜、18− レジスト膜、I9− ポリシリコン層、1
9a −−−5i02膜、20− アイV レ−シa
7.21−コレクタ・ベース分離領域、22−コレクタ
、23−ベース、24− エミッタ(9) 第1図 特開昭GO−74637(4)
工程における半導体装置要部の断面図、(8) 第2図は本発明の方法を実施する工程における半導体装
置要部の断面図である。 11−p型シリコン基板、12−21+型埋没層、13
−n型エピタキシャル層、14−窒化膜、15、16−
−−溝、17.17a、 17b、 17cm5i02
膜、18− レジスト膜、I9− ポリシリコン層、1
9a −−−5i02膜、20− アイV レ−シa
7.21−コレクタ・ベース分離領域、22−コレクタ
、23−ベース、24− エミッタ(9) 第1図 特開昭GO−74637(4)
Claims (1)
- 半導体基板と逆導電型の埋設層とエピタキシャル層が形
成された当該基板にアイソレーション用およびコレクタ
・ベース分離領域用の溝をエピタキシャル層に形成する
工程、前記溝のすべての表面に酸化膜を形成し、アイソ
レーション用溝のみの底の酸化膜を除去する工程、アイ
ソレーション用溝を前記基板に達するまでに更に掘る工
程、次いですべての溝を嗜縁物で埋める工程を含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18198683A JPS6074637A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18198683A JPS6074637A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6074637A true JPS6074637A (ja) | 1985-04-26 |
Family
ID=16110324
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18198683A Pending JPS6074637A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6074637A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002517089A (ja) * | 1998-05-22 | 2002-06-11 | アプライド マテリアルズ インコーポレイテッド | 浅いトレンチ分離のための自己平坦化絶縁層を形成する方法 |
-
1983
- 1983-09-30 JP JP18198683A patent/JPS6074637A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002517089A (ja) * | 1998-05-22 | 2002-06-11 | アプライド マテリアルズ インコーポレイテッド | 浅いトレンチ分離のための自己平坦化絶縁層を形成する方法 |
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