JPS6074637A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6074637A JPS6074637A JP18198683A JP18198683A JPS6074637A JP S6074637 A JPS6074637 A JP S6074637A JP 18198683 A JP18198683 A JP 18198683A JP 18198683 A JP18198683 A JP 18198683A JP S6074637 A JPS6074637 A JP S6074637A
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- etching
- film
- collector
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- Bipolar Transistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体装置の製造方法、より詳しくはコレクタ
・ベース分離領域がセルフアラインメント（自己整合）
構造であるＩＣ５ＬＳＩ等の製造方法に関する。
・ベース分離領域がセルフアラインメント（自己整合）
構造であるＩＣ５ＬＳＩ等の製造方法に関する。
（２）技術の背景
（１）
ＩＣの製造において、コレクタとベースの分離に基板バ
ルクに達する溝を掘り、この溝を絶縁物で埋め込む方法
が開発されている。かかる方法を半導体装置要部の断面
図である第１図を参照して説明する。
ルクに達する溝を掘り、この溝を絶縁物で埋め込む方法
が開発されている。かかる方法を半導体装置要部の断面
図である第１図を参照して説明する。
第１図１ａ）参照
°図には、ｐ型シリコン基板１上にｎ＋型埋没層２、ｎ
型エピタキシャル層３が形成され、全面に窒化膜４を成
長し、この窒化膜４をパターニングし、窒化膜４をマス
クにしてアイソレーション形成用の基板１に達する溝５
がドライエツチングで掘った後の状態が示される。この
工程でマスクが１個用いられる。
型エピタキシャル層３が形成され、全面に窒化膜４を成
長し、この窒化膜４をパターニングし、窒化膜４をマス
クにしてアイソレーション形成用の基板１に達する溝５
がドライエツチングで掘った後の状態が示される。この
工程でマスクが１個用いられる。
第１図（ｂｌ参照
次いで通常の酸化によって溝５の表面に酸化膜（５ｉＯ
２ＩＩ！’） ６を形成し、多結晶シリコン（ポリシリ
コン）層７を成長し、その表面をポリッシングし、次い
で窒化膜４Ｇトコレクタ・ベース分離領域８の窓開きを
なす。この工程でもマスクを必要とする。
２ＩＩ！’） ６を形成し、多結晶シリコン（ポリシリ
コン）層７を成長し、その表面をポリッシングし、次い
で窒化膜４Ｇトコレクタ・ベース分離領域８の窓開きを
なす。この工程でもマスクを必要とする。
（２）
第１図ｔｃ＋参照
次いで通常の酸化技術でポリシリコン層７の表面と前記
窓開きした分離領域８を酸化して、５ＩＯ２膜７ａおよ
び８ａをそれぞれ形成する。
窓開きした分離領域８を酸化して、５ＩＯ２膜７ａおよ
び８ａをそれぞれ形成する。
第１図ｆｄ）参照
次いで通常の技術でコレクタ１０、ベース１１、エミッ
タ１２、抵抗を形成してバイポーラトランジスタを完成
する。この素子において５Ｉ０２膜８ｂは十分に深く形
成されているため、コレクタ１０とベース１１とは良好
に分離されている。
タ１２、抵抗を形成してバイポーラトランジスタを完成
する。この素子において５Ｉ０２膜８ｂは十分に深く形
成されているため、コレクタ１０とベース１１とは良好
に分離されている。
（３）従来技術と問題点
上記した従来の工程ではセルフアラインメント方式は全
く用いられず、第１図１ｄｌに示す工程までにマスクを
３個使用する。マスクを用いるときには位置合せマージ
ンをとらなければならないので、そのマージンの分だけ
形成されるＩＣは余分な領域を使用し微細化に通しない
。最近ＬＳＩ等は高密度化される傾向にありパターンの
微細化が要求されているにもかかわらず従来の方法では
かかる要求に答えることができない。またマスクを何度
も交（３） 換することは作業性の向上の観点から問題がある。
く用いられず、第１図１ｄｌに示す工程までにマスクを
３個使用する。マスクを用いるときには位置合せマージ
ンをとらなければならないので、そのマージンの分だけ
形成されるＩＣは余分な領域を使用し微細化に通しない
。最近ＬＳＩ等は高密度化される傾向にありパターンの
微細化が要求されているにもかかわらず従来の方法では
かかる要求に答えることができない。またマスクを何度
も交（３） 換することは作業性の向上の観点から問題がある。
（４）発明の目的
本発明は上記従来の問題に鑑み、ＩＣ，ＬＳＩ等の製造
において、バイポーラトランジスタのコレクタ・ベース
分離領域をセルフアラインメント方式で形成し、微細化
されたＩＣを製造しうる方法を提供することを目的とす
る。
において、バイポーラトランジスタのコレクタ・ベース
分離領域をセルフアラインメント方式で形成し、微細化
されたＩＣを製造しうる方法を提供することを目的とす
る。
（５）発明の構成
そしてこの目的は本発明によれば、半導体基板と逆導電
型の埋設層とエピタキシャル層が形成された当該基板に
アイソレーション用およびコレクタ・ベース分離領域用
の溝をエピタキシャル層に形成する工程、前記溝のすべ
ての表面に酸化膜を形成し、アイソレーション用溝のみ
の底の酸化膜を除去する工程、アイソレーション用溝を
前記基板に達するまでに更に掘る工程、次いですべての
溝を絶縁物で埋める工程を含むことを特徴とする半導体
装置の製造方法を提供することによって達成される。
型の埋設層とエピタキシャル層が形成された当該基板に
アイソレーション用およびコレクタ・ベース分離領域用
の溝をエピタキシャル層に形成する工程、前記溝のすべ
ての表面に酸化膜を形成し、アイソレーション用溝のみ
の底の酸化膜を除去する工程、アイソレーション用溝を
前記基板に達するまでに更に掘る工程、次いですべての
溝を絶縁物で埋める工程を含むことを特徴とする半導体
装置の製造方法を提供することによって達成される。
（６）発明の実施例
（４）
以下本発明実施例を図面によって詳説する。
第２図には本発明の方法を実施する工程における半導体
装置要部の断面図が示される。本発明の方法は以下に説
明する如くセルフアラインメント方式を用いることを特
徴とする。
装置要部の断面図が示される。本発明の方法は以下に説
明する如くセルフアラインメント方式を用いることを特
徴とする。
第２図（ａｌ参照
ｐ型シリコン基板１１にｎ＋型埋没層１２、ｎ型エピタ
キシャル層１３を形成した後に、全面に窒化膜（例えば
Ｓｉ３Ｎ＋＋膜）１４を成長し、マスクを用いてそれを
図示の如くパターニングし、窒化膜１４をマスクにして
エピタキシャル層１３をドライエツチングによりエツチ
ングしてエピタキシャル層１３の深くまで、しかし埋没
層１２には達しない溝１５．１６を掘る。溝１５はアイ
ソレーション形成予定部分、また溝１６はコレクタ・ベ
ース分離領域形成予定部分に作られる。従って図に見て
左の溝１５と溝１６の間にはコレクタが、また溝１６と
右の溝１５の間にはベース（およびエミッタ）が形成さ
れることになる。
キシャル層１３を形成した後に、全面に窒化膜（例えば
Ｓｉ３Ｎ＋＋膜）１４を成長し、マスクを用いてそれを
図示の如くパターニングし、窒化膜１４をマスクにして
エピタキシャル層１３をドライエツチングによりエツチ
ングしてエピタキシャル層１３の深くまで、しかし埋没
層１２には達しない溝１５．１６を掘る。溝１５はアイ
ソレーション形成予定部分、また溝１６はコレクタ・ベ
ース分離領域形成予定部分に作られる。従って図に見て
左の溝１５と溝１６の間にはコレクタが、また溝１６と
右の溝１５の間にはベース（およびエミッタ）が形成さ
れることになる。
第２図（ｂｌ参照
窒化膜１４はそのまま残しておいて、溝１５．１６の（
５） 表面を通常の技術で酸化して、５ｉ０２膜１７を形成す
る。
５） 表面を通常の技術で酸化して、５ｉ０２膜１７を形成す
る。
第２図ｆｃｌ参照
全面にレジスト膜１８を形成しそれを図示の如くパター
ニングする。レジスト膜１８をマスクにして不純物例え
ばホウ素（Ｂ＋）をイオン注入法で注入すると、イオン
は直進性があるので、溝の底の上のＳｉＯ２膜１７ａの
みがドープされ、溝の側部のＳｉＯ２膜１７ｂはほとん
どドープされない。この工程でマスクを用いるが、上記
したイオン注入は実質においてはセルフアラインメント
方式で行われると同様であるので、マスクの精度は最初
に用いたマスクはどには厳しいものでなくてもよい。
ニングする。レジスト膜１８をマスクにして不純物例え
ばホウ素（Ｂ＋）をイオン注入法で注入すると、イオン
は直進性があるので、溝の底の上のＳｉＯ２膜１７ａの
みがドープされ、溝の側部のＳｉＯ２膜１７ｂはほとん
どドープされない。この工程でマスクを用いるが、上記
したイオン注入は実質においてはセルフアラインメント
方式で行われると同様であるので、マスクの精度は最初
に用いたマスクはどには厳しいものでなくてもよい。
第１図１ｄｌ参照
ドープされたＳｉ０２ＭＷのエツチングレイトは、ドー
プされない５１０２膜のエツチングレイトよりも大であ
ることを利用し、ドープされた５ｉ０２膜１７ａをエツ
チング除去し、ドープされない溝の側部の５ｉ０２膜１
７ｂはそのまま残しておく。この状態で溝１６の表面は
完全にＳｉＯ２膜で覆われている（６） が、溝１５の底部分には５ｉ０２膜が存在しない。次い
でレジスト膜１８を除去する。
プされない５１０２膜のエツチングレイトよりも大であ
ることを利用し、ドープされた５ｉ０２膜１７ａをエツ
チング除去し、ドープされない溝の側部の５ｉ０２膜１
７ｂはそのまま残しておく。この状態で溝１６の表面は
完全にＳｉＯ２膜で覆われている（６） が、溝１５の底部分には５ｉ０２膜が存在しない。次い
でレジスト膜１８を除去する。
第２図ｆｆｌ参照
次いで例えばに０１１を用いる異方性エツチングで基板
１１に達する溝１５ａを掘る。このエツチングにおいて
、溝１６の表面は５ｉ０２膜で覆われているため、エツ
チングの影響はない。この工程のエツチングがセルフア
ラインメント方式で行われることが本発明の利点である
。
１１に達する溝１５ａを掘る。このエツチングにおいて
、溝１６の表面は５ｉ０２膜で覆われているため、エツ
チングの影響はない。この工程のエツチングがセルフア
ラインメント方式で行われることが本発明の利点である
。
第２図ｆｆｌ参照
次いで通常の酸化で溝１５ａの表面にＳｉＯ２膜１７ｃ
を形成する。５Ｌ０２膜１７ｃば前記酸化でやや厚くな
ったＳｉＯ２膜１７ｂとつながる。
を形成する。５Ｌ０２膜１７ｃば前記酸化でやや厚くな
ったＳｉＯ２膜１７ｂとつながる。
第２図ｆｇ） 、 （ｈｌ 、 ｆｉｌ参照以下通常の
技術でポリシリコン層１９で溝１５ａを含む溝１５と溝
１６を埋めポリッシングをなし、酸化によってポリシリ
コン層１９の表面にＳｉＯ２膜１９ａを形成すると、ア
イソレーション２０とコレクタ・ベース分離領域２１が
作られる。続いて窒化膜１４を除去し、コレクタ２２、
ベース２３、エミッタ２４を形（７） 成する。第２図（１１に示される構造において、アイソ
レーション２０で囲まれた領域に形成されたバイポーラ
トランジスタのコレクタ２２とベース２３とは、十分に
深く形成されたコレクタ・ベース分離領域２１によって
分離されている。
技術でポリシリコン層１９で溝１５ａを含む溝１５と溝
１６を埋めポリッシングをなし、酸化によってポリシリ
コン層１９の表面にＳｉＯ２膜１９ａを形成すると、ア
イソレーション２０とコレクタ・ベース分離領域２１が
作られる。続いて窒化膜１４を除去し、コレクタ２２、
ベース２３、エミッタ２４を形（７） 成する。第２図（１１に示される構造において、アイソ
レーション２０で囲まれた領域に形成されたバイポーラ
トランジスタのコレクタ２２とベース２３とは、十分に
深く形成されたコレクタ・ベース分離領域２１によって
分離されている。
なお上記において、第２図ｆｂｌないしくｄｉを参照し
て説明した工程は他の方法で実施してもよい。要は、シ
リコン基板のドライエツチングと異方性エツチングを利
用することによりセルフアラインメント構造を得るにあ
る。
て説明した工程は他の方法で実施してもよい。要は、シ
リコン基板のドライエツチングと異方性エツチングを利
用することによりセルフアラインメント構造を得るにあ
る。
（７）発明の効果
以上詳細に説明した如く、本発明の方法によれば、シリ
コン基板のドライエツチングと異方性エツチングによっ
てセルフアラインメント方式で、バイポーラトランジス
タのコレクタ・ベース分離領域が形成されるので、ＩＣ
の微細化および製造歩留りの向上に効果大である。
コン基板のドライエツチングと異方性エツチングによっ
てセルフアラインメント方式で、バイポーラトランジス
タのコレクタ・ベース分離領域が形成されるので、ＩＣ
の微細化および製造歩留りの向上に効果大である。
【図面の簡単な説明】
第１図は従来技術によるコレクタ・ベース分離領域形成
工程における半導体装置要部の断面図、（８） 第２図は本発明の方法を実施する工程における半導体装
置要部の断面図である。 １１−ｐ型シリコン基板、１２−２１＋型埋没層、１３
−ｎ型エピタキシャル層、１４−窒化膜、１５、１６−
−−溝、１７．１７ａ、 １７ｂ、 １７ｃｍ５ｉ０２
膜、１８− レジスト膜、Ｉ９− ポリシリコン層、１
９ａ −−−５ｉ０２膜、２０− アイＶ レ−シａ
７．２１−コレクタ・ベース分離領域、２２−コレクタ
、２３−ベース、２４− エミッタ（９） 第１図 特開昭ＧＯ−７４６３７（４）
工程における半導体装置要部の断面図、（８） 第２図は本発明の方法を実施する工程における半導体装
置要部の断面図である。 １１−ｐ型シリコン基板、１２−２１＋型埋没層、１３
−ｎ型エピタキシャル層、１４−窒化膜、１５、１６−
−−溝、１７．１７ａ、 １７ｂ、 １７ｃｍ５ｉ０２
膜、１８− レジスト膜、Ｉ９− ポリシリコン層、１
９ａ −−−５ｉ０２膜、２０− アイＶ レ−シａ
７．２１−コレクタ・ベース分離領域、２２−コレクタ
、２３−ベース、２４− エミッタ（９） 第１図 特開昭ＧＯ−７４６３７（４）
Claims (1)
- 半導体基板と逆導電型の埋設層とエピタキシャル層が形
成された当該基板にアイソレーション用およびコレクタ
・ベース分離領域用の溝をエピタキシャル層に形成する
工程、前記溝のすべての表面に酸化膜を形成し、アイソ
レーション用溝のみの底の酸化膜を除去する工程、アイ
ソレーション用溝を前記基板に達するまでに更に掘る工
程、次いですべての溝を嗜縁物で埋める工程を含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18198683A JPS6074637A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18198683A JPS6074637A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074637A true JPS6074637A (ja) | 1985-04-26 |
Family
ID=16110324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18198683A Pending JPS6074637A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074637A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002517089A (ja) * | 1998-05-22 | 2002-06-11 | アプライド マテリアルズ インコーポレイテッド | 浅いトレンチ分離のための自己平坦化絶縁層を形成する方法 |
-
1983
- 1983-09-30 JP JP18198683A patent/JPS6074637A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002517089A (ja) * | 1998-05-22 | 2002-06-11 | アプライド マテリアルズ インコーポレイテッド | 浅いトレンチ分離のための自己平坦化絶縁層を形成する方法 |
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