JP3104274B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP3104274B2 JP3104274B2 JP03069632A JP6963291A JP3104274B2 JP 3104274 B2 JP3104274 B2 JP 3104274B2 JP 03069632 A JP03069632 A JP 03069632A JP 6963291 A JP6963291 A JP 6963291A JP 3104274 B2 JP3104274 B2 JP 3104274B2
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特に半導体装置における溝型の微細な素
子分離領域とその製造方法に関する。
造方法に関し、特に半導体装置における溝型の微細な素
子分離領域とその製造方法に関する。
【０００２】
【従来の技術】従来の溝型の素子分離領域の構造および
製造方法について、図４を参照して説明する。まず、図
４（ａ）に示すように、例えばｐ型のシリコン基板４０
１の表面に、フォトレジスト膜４０３をマスクにした反
応性イオンエッチングにより、幅Ｗ’の溝４０４を形成
する。次に、図４（ｂ）に示すように、全面に絶縁膜４
０６ａを堆積し、溝４０４をこれにより埋設する。絶縁
膜４０６ａの膜厚は、Ｗ’／２以上である。続いて、図
４（ｃ）に示すように、エッチバックを行ない、溝４０
４内部にのみ表面が平坦化された絶縁膜４０６ｂを残
す。これにより、溝型の素子分離領域が形成される。
製造方法について、図４を参照して説明する。まず、図
４（ａ）に示すように、例えばｐ型のシリコン基板４０
１の表面に、フォトレジスト膜４０３をマスクにした反
応性イオンエッチングにより、幅Ｗ’の溝４０４を形成
する。次に、図４（ｂ）に示すように、全面に絶縁膜４
０６ａを堆積し、溝４０４をこれにより埋設する。絶縁
膜４０６ａの膜厚は、Ｗ’／２以上である。続いて、図
４（ｃ）に示すように、エッチバックを行ない、溝４０
４内部にのみ表面が平坦化された絶縁膜４０６ｂを残
す。これにより、溝型の素子分離領域が形成される。
【０００３】
【発明が解決しようとする課題】上述のような方法は、
フォトレジスト膜の最小解像寸法より幅の狭い溝の形成
には採用できない。現状での光露光でのフォトレジスト
膜の最小解像寸法は、０．５μｍ程度である。従って、
Ｗ’は０．５μｍより狭くできない。
フォトレジスト膜の最小解像寸法より幅の狭い溝の形成
には採用できない。現状での光露光でのフォトレジスト
膜の最小解像寸法は、０．５μｍ程度である。従って、
Ｗ’は０．５μｍより狭くできない。
【０００４】さらに、ＭＯＳ型の半導体装置のようにチ
ャネルストッパーが必要な場合、サブミクロン程度の幅
の溝の半導体表面に均一な拡散層を形成することは困難
である。
ャネルストッパーが必要な場合、サブミクロン程度の幅
の溝の半導体表面に均一な拡散層を形成することは困難
である。
【０００５】
【課題を解決するための手段】本発明の半導体装置は、
一導電型の半導体表面に設けられた所定幅の溝型の素子
分離領域において、溝を充填する絶縁膜と少なくともこ
の溝の側面全面における半導体基板との間には、所定膜
厚を有する一導電型の半導体エピタキシャル層が介在す
る。
一導電型の半導体表面に設けられた所定幅の溝型の素子
分離領域において、溝を充填する絶縁膜と少なくともこ
の溝の側面全面における半導体基板との間には、所定膜
厚を有する一導電型の半導体エピタキシャル層が介在す
る。
【０００６】本発明の半導体装置の製造方法は、０＜Ｗ
≦フォトレジスト膜の最小解像寸法≦Ｗ＋２αを満たす
溝分離幅Ｗを有する半導体装置の製造方法において、一
導電型の半導体基板表面に幅Ｗの溝型の素子分離領域を
形成するに際に、まず幅Ｗ＋２αの溝を形成し、次に幅
Ｗ＋２αの溝表面に膜厚αの一導電型の半導体エピタキ
シャル層を成長させる。
≦フォトレジスト膜の最小解像寸法≦Ｗ＋２αを満たす
溝分離幅Ｗを有する半導体装置の製造方法において、一
導電型の半導体基板表面に幅Ｗの溝型の素子分離領域を
形成するに際に、まず幅Ｗ＋２αの溝を形成し、次に幅
Ｗ＋２αの溝表面に膜厚αの一導電型の半導体エピタキ
シャル層を成長させる。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例に係わる製造方法に沿
って本実施例を説明するための工程順の断面図である。
る。図１は本発明の第１の実施例に係わる製造方法に沿
って本実施例を説明するための工程順の断面図である。
【０００８】まず、図１（ａ）に示すように、ｐ型シリ
コン基板１０１上に絶縁膜１０２を形成し、フォトレジ
スト膜１０３をマスクにして絶縁膜１０２，ｐ型シリコ
ン基板１０１を順次エッチングし、幅Ｗ＋２αの溝１０
４ａを形成する。ここで、Ｗは最終的な溝の幅であり、
フォトレジスト膜の最小解像寸法より狭い幅，すなわち
０μｍ＜Ｗ≦０．５μｍである。ただし、Ｗ＋２α≧
０．５μｍである。
コン基板１０１上に絶縁膜１０２を形成し、フォトレジ
スト膜１０３をマスクにして絶縁膜１０２，ｐ型シリコ
ン基板１０１を順次エッチングし、幅Ｗ＋２αの溝１０
４ａを形成する。ここで、Ｗは最終的な溝の幅であり、
フォトレジスト膜の最小解像寸法より狭い幅，すなわち
０μｍ＜Ｗ≦０．５μｍである。ただし、Ｗ＋２α≧
０．５μｍである。
【０００９】次に、図１（ｂ）に示すように、フォトレ
ジスト膜１０３を除去した後、シリコンのエピタキシャ
ル成長を行なう。このとき、シリコンエピタキシャル層
１０５は、溝１０４ａの表面のみに成長する。シリコン
エピタキシャル層１０５の膜厚をαとすることにより、
幅Ｗの溝１０４ｂが形成される。例えば、溝１０４ａの
幅Ｗ＋２αをフォトレジスト膜の最小解像寸法である
０．５μｍとし、シリコンエピタキシャル層１０５の膜
厚αを１００ｎｍとするならば、幅０．３μｍの溝１０
４ｂが形成される。続いて、溝１０４ｂを完全に埋込む
ように例えばＢＰＳＧ膜を堆積し、必要に応じて熱処理
を加え、絶縁膜１０６ａを形成する。絶縁膜１０６ａの
膜厚はＷ／２以上である。
ジスト膜１０３を除去した後、シリコンのエピタキシャ
ル成長を行なう。このとき、シリコンエピタキシャル層
１０５は、溝１０４ａの表面のみに成長する。シリコン
エピタキシャル層１０５の膜厚をαとすることにより、
幅Ｗの溝１０４ｂが形成される。例えば、溝１０４ａの
幅Ｗ＋２αをフォトレジスト膜の最小解像寸法である
０．５μｍとし、シリコンエピタキシャル層１０５の膜
厚αを１００ｎｍとするならば、幅０．３μｍの溝１０
４ｂが形成される。続いて、溝１０４ｂを完全に埋込む
ように例えばＢＰＳＧ膜を堆積し、必要に応じて熱処理
を加え、絶縁膜１０６ａを形成する。絶縁膜１０６ａの
膜厚はＷ／２以上である。
【００１０】次に、図１（ｃ）に示すように、絶縁膜１
０６ｂ，１０２を反応性イオンエッチングによりエッチ
バックし、溝１０４ｂ内部のみに表面が平坦化された絶
縁膜１０６ｂを残し、本実施例に係わる素子分離領域の
形成が完了する。なお、絶縁膜１０６ａの堆積の前に絶
縁膜１０２を除去しておいてもよい。
０６ｂ，１０２を反応性イオンエッチングによりエッチ
バックし、溝１０４ｂ内部のみに表面が平坦化された絶
縁膜１０６ｂを残し、本実施例に係わる素子分離領域の
形成が完了する。なお、絶縁膜１０６ａの堆積の前に絶
縁膜１０２を除去しておいてもよい。
【００１１】本実施例では、チャネルストッパーに関し
て言及しなかったが、必要に応じてシリコンエピタキシ
ャル層１０５の成長時にｐ型の不純物を添加すればよ
い。
て言及しなかったが、必要に応じてシリコンエピタキシ
ャル層１０５の成長時にｐ型の不純物を添加すればよ
い。
【００１２】図２は本発明の第２の実施例に係わる製造
方法に沿って本実施例を説明するための工程順の断面図
である。本実施例における溝２０４ａ，２０４ｂの幅，
およびシリコンエピタキシャル層２０５ａ，２０５ｂの
膜厚は、第１の実施例における溝１０４ａ，１０４ｂの
幅，およびシリコンエピタキシャル層１０５の膜厚と同
じであるまず、図２（ａ）に示すように、ｐ型シリコン
基板２０１表面にフォトレジスト膜２０３を形成し、フ
ォトレジスト膜２０３をマスクにしたエッチングにより
溝２０４ａを形成し、フォトレジスト膜２０３をマスク
にしたイオン注入により溝２０４ａの底部表面にｐ型拡
散層２０７を形成する。
方法に沿って本実施例を説明するための工程順の断面図
である。本実施例における溝２０４ａ，２０４ｂの幅，
およびシリコンエピタキシャル層２０５ａ，２０５ｂの
膜厚は、第１の実施例における溝１０４ａ，１０４ｂの
幅，およびシリコンエピタキシャル層１０５の膜厚と同
じであるまず、図２（ａ）に示すように、ｐ型シリコン
基板２０１表面にフォトレジスト膜２０３を形成し、フ
ォトレジスト膜２０３をマスクにしたエッチングにより
溝２０４ａを形成し、フォトレジスト膜２０３をマスク
にしたイオン注入により溝２０４ａの底部表面にｐ型拡
散層２０７を形成する。
【００１３】次に、図２（ｂ）に示すように、フォトレ
ジスト膜２０３を除去した後、全面にｐ型のシリコンエ
ピタキシャル層２０５ａを形成する。このとき同時に、
溝２０４ｂが形成される。続いて、図２（ｃ）に示すよ
うに、シリコンエピタキシャル層２０５ａをエッチバッ
クすることにより、溝２０４ｂの側壁にのみｐ型のシリ
コンエピタキシャル層２０５ｂが残留形成される。この
段階で、チャネルストッパーの形成は完了する。
ジスト膜２０３を除去した後、全面にｐ型のシリコンエ
ピタキシャル層２０５ａを形成する。このとき同時に、
溝２０４ｂが形成される。続いて、図２（ｃ）に示すよ
うに、シリコンエピタキシャル層２０５ａをエッチバッ
クすることにより、溝２０４ｂの側壁にのみｐ型のシリ
コンエピタキシャル層２０５ｂが残留形成される。この
段階で、チャネルストッパーの形成は完了する。
【００１４】次に、図２（ｄ）に示すように、全面に絶
縁膜２０６ａを堆積し、溝２０４ｂをこれで充填する。
続いて、図２（ｅ）に示すように、エッチバックにより
溝２０４ｂ内部にのみ絶縁膜２０６ｂを残し、本実施例
による素子分離領域の形成が完了する。
縁膜２０６ａを堆積し、溝２０４ｂをこれで充填する。
続いて、図２（ｅ）に示すように、エッチバックにより
溝２０４ｂ内部にのみ絶縁膜２０６ｂを残し、本実施例
による素子分離領域の形成が完了する。
【００１５】図３は本発明の第３の実施例に係わる製造
方法に沿って本実施例を説明するための工程順の断面図
である。本実施例はｐ型シリコン基板３０１表面に深さ
ｄのｎウェル３０８が形成されている場合の素子分離領
域に関するものである。本実施例では、溝の深さ方向に
関して言及する。
方法に沿って本実施例を説明するための工程順の断面図
である。本実施例はｐ型シリコン基板３０１表面に深さ
ｄのｎウェル３０８が形成されている場合の素子分離領
域に関するものである。本実施例では、溝の深さ方向に
関して言及する。
【００１６】まず、図３（ａ）に示すように、ｐ型シリ
コン基板３０１表面に深さｄのｎウェル３０８を形成
し、ｎウェル３０８上に絶縁膜３０２を形成する。その
後、絶縁膜３０２上にフォトレジスト膜３０３を形成
し、これをマスクにたエッチングにより深さｄ＋β，幅
Ｗ＋２αの溝３０４ａを形成する。ただし、α＜βであ
る。
コン基板３０１表面に深さｄのｎウェル３０８を形成
し、ｎウェル３０８上に絶縁膜３０２を形成する。その
後、絶縁膜３０２上にフォトレジスト膜３０３を形成
し、これをマスクにたエッチングにより深さｄ＋β，幅
Ｗ＋２αの溝３０４ａを形成する。ただし、α＜βであ
る。
【００１７】次に、図３（ｂ）に示すように、フォトレ
ジスト膜３０３を除去した後、ｐ型のシリコンのエピタ
キシャル成長を行なう。このとき、シリコンエピタキシ
ャル層３０５は、溝３０４ａの表面のみに成長する。シ
リコンエピタキシャル層３０５の膜厚をαとすることに
より、幅Ｗ，深さｄ−α＋βの溝１０４ｂが形成され
る。深さｄ＋βの溝３０４ａを形成しておくことによ
り、ｐ型のシリコンのエピタキシャル層３０５はｎウェ
ル３０８を貫通し、これがチャネルストッパーとして機
能することになる。続いて、溝３０４ｂを完全に埋込む
ように例えばＢＰＳＧ膜を堆積し、必要に応じて熱処理
を加え、絶縁膜３０６ａを形成する。
ジスト膜３０３を除去した後、ｐ型のシリコンのエピタ
キシャル成長を行なう。このとき、シリコンエピタキシ
ャル層３０５は、溝３０４ａの表面のみに成長する。シ
リコンエピタキシャル層３０５の膜厚をαとすることに
より、幅Ｗ，深さｄ−α＋βの溝１０４ｂが形成され
る。深さｄ＋βの溝３０４ａを形成しておくことによ
り、ｐ型のシリコンのエピタキシャル層３０５はｎウェ
ル３０８を貫通し、これがチャネルストッパーとして機
能することになる。続いて、溝３０４ｂを完全に埋込む
ように例えばＢＰＳＧ膜を堆積し、必要に応じて熱処理
を加え、絶縁膜３０６ａを形成する。
【００１８】次に、図３（ｃ）に示すように、絶縁膜３
０６ｂ，３０２を反応性イオンエッチングによりエッチ
バックし、溝３０４ｂ内部のみに絶縁膜３０６ｂを残
し、本実施例に係わる素子分離領域の形成が完了する。
０６ｂ，３０２を反応性イオンエッチングによりエッチ
バックし、溝３０４ｂ内部のみに絶縁膜３０６ｂを残
し、本実施例に係わる素子分離領域の形成が完了する。
【００１９】
【発明の効果】以上説明したように本発明は、フォトレ
ジスト膜の最小解像寸法よりも幅の狭い溝より幅の広い
溝を形成しておき、この溝の表面に半導体エピタキシャ
ル層を形成することにより、フォトレジスト膜の最小解
像寸法よりも幅の狭い溝型の素子分離領域が、得られ
る。さらに、チャネルストッパーが必要な場合には、半
導体エピタキシャル層の成長に際してこれに必要な不純
物をドープすることにより均質なチャネルストッパーを
容易に得ることができる。
ジスト膜の最小解像寸法よりも幅の狭い溝より幅の広い
溝を形成しておき、この溝の表面に半導体エピタキシャ
ル層を形成することにより、フォトレジスト膜の最小解
像寸法よりも幅の狭い溝型の素子分離領域が、得られ
る。さらに、チャネルストッパーが必要な場合には、半
導体エピタキシャル層の成長に際してこれに必要な不純
物をドープすることにより均質なチャネルストッパーを
容易に得ることができる。
【図１】本発明の第１の実施例を説明するための断面図
である。
である。
【図２】本発明の第２の実施例を説明するための断面図
である。
である。
【図３】本発明の第３の実施例を説明するための断面図
である。
である。
【図４】従来の半導体装置における溝型の素子分離領域
およびその製造方法を説明するための断面図である。
およびその製造方法を説明するための断面図である。
１０１，２０１，３０１，４０１ ｐ型シリコン基板 １０２，１０６，２０６，３０２，３０６，４０６
絶縁膜 １０３，２０３，３０３，４０３ フォトレジスト膜 １０４，２０４，３０４，４０４ 溝 １０５，２０５，３０５ シリコンエピタキシャル層 ２０７ ｐ型拡散層 ３０８ ｎウェル
絶縁膜 １０３，２０３，３０３，４０３ フォトレジスト膜 １０４，２０４，３０４，４０４ 溝 １０５，２０５，３０５ シリコンエピタキシャル層 ２０７ ｐ型拡散層 ３０８ ｎウェル
Claims (8)
- 【請求項１】 一導電型の半導体表面に設けられた溝
と、少なくとも 前記溝の側面全面に設けられた一導電型の半
導体エピタキシャル層と、 前記半導体エピタキシャル層を介して前記溝内部に埋設
された絶縁膜と、 を有することを特徴とする半導体装置。 - 【請求項２】 前記半導体エピタキシャル層が前記溝側
面にのみ設けられ、前記溝の底部における前記半導体表
面に一導電型の拡散層を有することを特徴とする請求項
１記載の半導体装置。 - 【請求項３】 前記半導体表面に設けられた逆導電型の
半導体層と、 前記半導体エピタキシャル層を介して前記半導体層を貫
通して設けられた前記絶縁膜と、 を有することを特徴とする請求項１記載の半導体装置。 - 【請求項４】 前記半導体エピタキシャル層が前記溝側
面にのみ設けられ、前記溝の底部における前記半導体表
面に一導電型の拡散層を有することを特徴とする請求項
３記載の半導体装置。 - 【請求項５】 ０＜Ｗ≦フォトレジスト膜の最小解像寸
法≦Ｗ＋２αを満たす溝分離幅Ｗを有する半導体装置の
製造方法において、 一導電型の半導体基板表面に、幅がＷ＋２αの溝を形成
する工程と、 前記溝表面に膜厚がαの一導電型のエピタキシャル層を
形成する工程と、 前記半導体エピタキシャル層を介して前記溝内部に絶縁
膜を埋込む工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項６】 一導電型の半導体基板表面に、幅がＷ＋
２αの溝を形成し、前記溝の底部における前記半導体表
面に一導電型の拡散層を形成する工程と、 前記溝表面に膜厚がαの半導体エピタキシャル層を形成
し、異方性エッチングによるエッチバックにより前記溝
の底部における半導体エピタキシャル層を除去する工程
と、 を有することを特徴とする請求項５記載の半導体装置の
製造方法。 - 【請求項７】 一導電型の半導体基板表面に設けられた
膜厚ｄの逆導電型の半導体層の表面に、深さがｄ＋αよ
り深い溝を設ける工程を有することを特徴とする請求項
５記載の半導体装置の製造方法。 - 【請求項８】 一導電型の半導体基板表面に設けられた
膜厚ｄの逆導電型の半導体層の表面に、深さがｄ＋αよ
り深い溝を設ける工程を有することを特徴とする請求項
６記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03069632A JP3104274B2 (ja) | 1991-04-02 | 1991-04-02 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03069632A JP3104274B2 (ja) | 1991-04-02 | 1991-04-02 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04304655A JPH04304655A (ja) | 1992-10-28 |
| JP3104274B2 true JP3104274B2 (ja) | 2000-10-30 |
Family
ID=13408433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03069632A Expired - Fee Related JP3104274B2 (ja) | 1991-04-02 | 1991-04-02 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3104274B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100721661B1 (ko) | 2005-08-26 | 2007-05-23 | 매그나칩 반도체 유한회사 | 이미지 센서 및 그 제조 방법 |
| KR100748342B1 (ko) | 2005-09-14 | 2007-08-09 | 매그나칩 반도체 유한회사 | 씨모스 이미지 센서의 제조방법 |
-
1991
- 1991-04-02 JP JP03069632A patent/JP3104274B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04304655A (ja) | 1992-10-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000801 |
|
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