KR100190520B1 - 디램 셀의 커패시터 제조방법 - Google Patents

Abstract

본 발명은 디램 셀(DRAM Cell)의 커패시터 제조방법에 관한 것으로, 2차의 폴리실리콘층 증착 및 평탄 식각방법을 이용하여 1차 폴리실리콘층의 두께만큼 노드 전극을 높여 유효 전하저장 면적을 확대시킨 M자형의 전극 제조방법을 제공한다. 본 발명에 따른 전하저장 전극을 갖는 디램 셀은 한정된 면적에서 커패시터의 용량을 증가시킬 수 있으므로 초고집적 회로에의 응용이 가능하다.

Description

디램 셀의 커패시터 제조방법

제1도는 본 발명에 따른 디램 셀 커패시터의 제조공정을 나타내는 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체 기판 2 : 필드 산화막

3 : 게이트전극 또는 워드라인 4,6 : 산화막

5,8 : 폴리실리콘층 7 : 측벽 스페이서

9 : 유전체막 10,20 : 포토 레지스트

본 발명은 디램 셀(DRAM Cell)의 제조방법에 관한 것으로, 특히 2차의 폴리실리콘층 증착 및 평탄 식각방법을 이용하여 유효 전하저장 면적을 증대시킨 커패시터 전하저장 전극의 형성 방법에 관한 것이다.

일반적으로 다이내믹 램의 집적도가 증가함에 따라 단위 셀을 구성하는 면적이 감소하게 되고 이에 따라 셀 커패시터의 용량이 줄어들어 디램 셀의 정보 저장 능력, 즉 제품의 신뢰성이 저하되는 문제점이 발생하게 된다.

따라서, 디램의 칩 사이즈 및 셀 면적이 작아지더라도 셀 커패시터의 용량을 일정수준 이상으로 유지하기 위한 트레이드 오프(trade-off)가 디램 칩의 설계시 중요한 고려 대상이 되어야 한다.

이제까지 0.5 미크론 이하의 디자인 룰하에서 생산되는 디램 셀의 면적은 수 ㎛²으로 제한되고 있으며, 여기서 형성되는 셀 커패시터의 유효면적을 확장시킴으로써 커패시턴스/셀 면적비를 최대화시키기 위한 많은 노력이 이루어져 왔다.

4Mb 디램 이상에서의 셀 구조는 상기한 커패시터 용량의 최대화를 위해 3차원 커패시터로 구성되며, 최근 트렌치 방식과 스택형 방시의 조합, 다층 핀 구조 및 원통구조 방식과 표면적 최대 구조 방식의 조합으로 발전되는 추세에 있다.

위와 같은 다양한 커패시터 구조에 있어 제조공정의 용이성 및 양산성 측면에서 스택형 구조가 일반적으로 유리하다고 알려져 있다. 그러나 모디파이한 스택형 커패시터는 제조공정이 복잡하고 구조상 스텝 커러지지가 나빠져서 후공정인 금속공정에서 메탈 라인이 단락되는 등의 토폴로지(topology) 문제가 발생하는 단점이 있다.

본 발명은 이와 같은 문제점을 감안하여 안출된 것으로, 간단한 공정에 의해 기판상 양호한 스텝 커버리지를 유지하면서 제한된 면적에서 셀 커패시터의 용량을 증가시키는 데 그 목적이 있다.

본 발명에 따르면, 스토리지 노드용의 두번에 걸친 폴리실리콘층 증착 및 평탄 식각을 통해 전하저장 용량을 증대시킨 대략 M 자형의 전하저장 전극이 제조된다.

본 발명에 의한 전하저장 전극을 갖는 디램 셀은 한정된 면적에서 커패시터의 용량을 증가시킬 수 있으므로 초고집적 회로에 응용이 가능하다.

이하 본 발명의 일 실시예를 첨부도면을 참고하여 상세히 설명한다.

제 1 도는 본 발명에 따른 디램 셀 커패시터의 제조공정을 나타낸 것으로서, 반도체 기판(1) 위에 필드 산화막(2)을 형성하고 그위의 소정부분에 도프트 폴리실리콘으로 이루어진 게이트 전극 또는 워드라인(3)을 형성한 후 소정의 이온 주입으로 소오스/드레인 영역을 형성한 다음 그위에 LTO 또는 HTO 산화막(4)을 증착한다. 이후 포토리소그래피 공정을 거쳐 커패시터의 스토리지 노드 콘택 부위를 이방성 식각하고 나서 제 1 도(a)에서와 같이 전하저장 전극으로 사용될 1차 폴리실리콘(5)을 증착한다. 1차 폴리실리콘층(5)의 두께는 바람직하게 2500-3500Å으로 형성된다.

그다음 제 1 도(b)에서와 같이 1차 폴리실리콘(5)층을 선택적 식각하기 위해 포토 레지스트(10)를 도포한 다음 마스크를 사용한 포토리소그래피 방법으로 소정 부분의 포토 레지스트(10)막을 제거한다.

이후 제 1 도(c)에서와 같이 패터닝된 레지스트(10)을 마스크로 하여 1차 폴리실리콘 (5)층을 건식 식각법으로 에칭한 다음 그위에 산화물(6)을 증착한다.

다음에 평탄 플라즈마 에칭방법으로 산화물층(6)을 식각하여 1차 폴리실리콘(5)층으로부터 수직방향으로 측벽 스페이서(7)를 형성하고난 후 제 1 도(d)에서와 같이 전하저장 전극으로 사용될 2차 폴리실리콘(8)을 1500∼2000Å의 두께로 증착한다.

이로써 2차 폴리실리콘층(8)은 제 1 도(e)와 같이 반도체 기판 하부의 소오스/드레인 영역과 접촉되고 상기 1차 폴리실리콘층(5)과 함께 커패시터의 하부전극(더블 스토리지 노드)을 형성하도록 포토 레지스트(20)를 코팅한 다음 마스크에 의한 패터닝으로 하부 전하저장 전극으로 사용될 영역만을 남기고 레지스트 막을 제거한다.

이 레지스트막(20)을 마스크로 하여 건식 식각법으로 2차 폴리실리콘층(8) 및 1차 폴리실리콘층(5)을 식각한다. 이때 남은 하부 전하저장 전극(더블 스토리지 노드)의 단면형상은 제 1 도(f)에서와 같이 대략 M 자형으로 된다.

이후 포토레지스트를 제거하고 나서 ONO 또는 NO로 구성되는 고유전물질(9)을 하부 전하저장 전극(5+8)을 따라 증착한다.

그다음의 공정은 도면에 표시하지 않았지만 통상적으로 플레이트로 될 대향 전하저장 전극용 폴리실리콘을 증착하고 마스킹 작업 및 폴리실리콘층 식각을 수행하여 대향 전하저장 전극 패턴을 형성하는 것으로 이에 의해 셀 커패시터가 완성된다.

이상 설명한 바와 같이, 본 발명의 방법에 의하면 2차의 폴리실리콘증착 및 평탄 식각을 통해 전하저장 용량을 증대시킨 M 자형의 전하저장 전극을 제조할 수 있으므로 한정된 면적에서 셀 커패시터의 용량을 증가시키고, 칩에서 커패시터의 면적을 축소시킬 수 있어 동일 디바이스에 대한 칩 수율을 증대시킬 수 있는 효과를 나타낸다.

Claims (6)

1. 디램셀의 캐패시터 제조방법에 있어서,

   게이트 전극이 형성된 반도체 기판상에 산화막을 형성하는 단계와;

   상기 산화막을 식각하여 스토리지 노드 콘택을 형성하는 단계와;

   기판상에 하부 전하저장전극용 1차 폴리실리콘층을 증착형성하는 단계와;

   상기 스토리지 노드콘택 부위가 노출되도록 상기 1차 폴리실리콘막을 패터닝하는 단계와;

   상기 패터닝된 1차 폴리실리콘막을 포함한 기판상에 산화물을 증착하는 단계와;

   상기 산화물을 식각하여 상기 1차 폴리실리콘층의 측벽에 산화물 스페이서를 형성하는 단계와;

   기판전면에 하부 전하저장전극용 2차 폴리실리콘막을 증착하는 단계와;

   상기 1차 및 2차 폴리실리콘막이 스토리지 콘택부위에 남도록 식각하여 하부 전하저장전극을 형성하는 단계로 이루어지는 것을 특징으로 하는 디램 셀의 커패시터 제조방법.
2. 제 1 항에 있어서, 상기 1차 폴리실리콘층은 2500-3500Å의 두께로 형성되고, 상기 2차 폴리실리콘층은 1500-2000Å의 두께로 형성되는 것을 특징으로 하는 디램 셀의 커패시터 제조방법.
3. 제 1 항에 있어서, 상기 산화물의 식각을 평판 플라즈마 에칭방법으로 수행하는 것을 특징으로 하는 디램 셀의 캐패시터 제조방법.
4. 제 1 항에 있어서, 상기 하부 전하저장전극의 단면형상은 M자형인 것을 특징으로 하는 디램 셀의 캐패시터 제조방법.
5. 제 1 항에 있어서, 상기 하부 전하저장전극 형성단계후에 유전물질을 상기 하부 전하자정잔극을 따라 증착하고, 대향 전하저장전극용 폴리실리콘막을 증착한 다음 마스킹 작업 및 식각을 수행하여 대향 전하저장전극 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 디램 셀의 캐패시터 제조방법.
6. 제 5 항에 있어서, 상기 캐패시터 유전물질은 ONO 또는 NO로 구성되는 것을 특징으로 하는 디램 셀의 캐패시터 제조방법.