KR20100049085A - 타이트한 피치의 콘택트들을 포함하는 반도체 구조체 및 그의 형성 방법 - Google Patents

타이트한 피치의 콘택트들을 포함하는 반도체 구조체 및 그의 형성 방법 Download PDF

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KR20100049085A
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Abstract

활성 영역의 피처들과 정렬된 타이트한 피치의 콘택트들을 포함하는 반도체 구조체를 제조하는 방법과, 자가 정렬된 타이트한 피치의 콘택트들과 전도성 라인들을 서브리소그래픽 치수를 갖는 패턴들을 규정하는 여러 가지 기술들을 이용하여 동시에 제조하는 방법이 개시된다. 타이트한 피치의 콘택트 홀들과 전도성 라인들을 위한 정렬된 트렌치들을 갖는 반도체 구조체로서 활성 영역의 피처들과 정렬된 타이트한 피치의 콘택트들을 갖는 반도체 구조체가 또한 개시된다.

Description

타이트한 피치의 콘택트들을 포함하는 반도체 구조체 및 그의 형성 방법 {SEMICONDUCTOR STRUCTURES INCLUDING TIGHT PITCH CONTACTS AND METHODS TO FORM SAME}
<우선권 주장>
본 출원은 2007년 8월 3일 출원된 미국 특허출원 제 11/833,386 호의 출원일의 이익을 주장한다.
<기술 분야>
본 발명의 실시예들은 일반적으로 집적 회로 제조 기술에 관한 것이다. 특히, 본 발명의 실시예들은 활성 영역 피처들(active area features), 및 선택적으로는 그 위의 연관된 전도성 라인들과 정렬된 감소한(reduced), 또는 "타이트한(tight)" 피치 콘택트들(pitch contacts)을 포함하는 반도체 구조체의 제조에 관한 것이다.
현대의 전자장치에서 향상된 휴대성, 컴퓨팅 능력, 메모리 용량 및 에너지 효율의 요구를 포함하는 많은 요인들의 결과로서, 반도체 기판상에서 제조되는 집적 회로들은 끊임없이 그 크기가 줄어들고 있다. 이러한 크기의 감소를 촉진하기 위하여, 집적 회로의 구성 소자들의 크기를 감소시키는 방향으로 연구를 지속하고 있다. 이러한 구성 소자들의 제한하지 않는 예는 트랜지스터, 커패시터, 전기 콘택트, 라인, 및 다른 전자 컴포넌트 소자를 포함한다. 예를 들어, 동적 랜덤 엑세스 메모리(DRAM), 정적 랜덤 엑세스 메모리(SRAM), 강자성(ferroelectric: FE) 메모리, 전자적으로-소거가능한 프로그램가능 판독 전용 메모리(EEPROM), 플래시 메모리 등과 같은 디바이스에 포함된 메모리 회로에서 피처 크기(feature size)를 줄이려는 경향은 분명하다.
예를 들어, 낸드(NAND) 플래시 메모리 칩은 통상적으로 메모리 셀로서 알려진, 연관된 로직 회로를 갖는 복수의 어레이로 배열된 수십억 개의 동일한 회로 소자들을 포함한다. 비록 다중-레벨 셀 디바이스들이 셀당 1 비트보다 많이 저장할 수 있더라도, 각 메모리 셀은 전통적으로 1 비트 정보를 저장한다. 이러한 각 메모리 셀은 1 비트(이진수) 데이터를 저장할 수 있는 어드레스가능 위치(addressable location)를 포함한다. 하나의 비트는 셀에 기입될 수 있고 그 저장된 정보를 검색하기 위해 판독될 수 있다. 구성 소자들, 이들을 연결하는 전도성 라인들 및 이들 사이에서 전하를 운반하는 전도성 콘택트들의 크기를 줄임으로써, 이들 피처들을 포함하는 소자들의 크기를 줄일 수 있다. 더 많은 메모리 셀들을 메모리 디바이스의 활성 표면상의 소정 영역에 맞게 배열으로써 저장 용량과 회로 속도를 증가시킬 수 있다.
전술한 소자들이 제조되는 피처들의 크기를 지속적으로 줄이기 위해서는 피처들의 형성에 사용되는 기술들에 대해 더 많은 요구가 끊임없이 제기된다. 예를 들어, 포토리소그래피는 기판상에의 피처들의 패터닝에 주로 사용된다. "피치(pitch)"라는 개념은 이들 피처들의 크기화(sizing)를 기술하는데 사용될 수 있다. 피치는 두개의 인접한 반복하는 피처들에서 동일한 지점들 사이의 거리이다. 인접한 피처들 사이의 공간은 유전체와 같은 또 다른 재료로 채워질 수 있다. 그 결과, 피치는, 예를 들어, 피처들의 어레이에서 일어날 수 있는 것처럼, 이웃 피처가 반복 또는 주기적 패턴의 일부일 때, 한 피처의 폭과 그 피처를 이웃 피처로부터 분리하는 공간의 폭과의 합으로서 간주될 수 있다.
포토레지스트 재료는 통상적으로 빛의 선택된 파장에만 반응하는 것으로 공식화될 수 있다. 사용될 수 있는 파장들 중 하나의 공통 대역은 자외선(UV) 대역에 있을 수 있다. 많은 포토레지스트 재료가 선택적으로 특정 파장들에 반응하기 때문에, 포토리소그래피 기술들은 해당 파장에 의해 지시되는 최소 피치를 가지며, 그 이하에서는 특정 포토리소그래피 기술로는 피처들을 신뢰성 있게 형성할 수 없다. 그래서, 특정한 포토레지스트를 이용하여 성취할 수 있는 최소 피치는 피처 크기 감소 능력을 제한할 수 있다.
피치 감소(pitch reduction) 기술, 즉, "피치 더블링(pitch doubling)" 등으로 예를 든 것처럼 흔히 어느 정도 잘못 용어 정의된 "피치 멀티플리케이션(pitch multiplication)"은, 포토레지스트에 의해 지시되는 피처 크기 한계 이상으로 포토리소그래피의 능력을 확장시켜, 더 작고 더 밀집하게 배열된 피처들을 생성하게 할 수 있다. 즉, 통상적으로 소정 요인에 의한 피치의 "멀티플리케이션"은 실제로 그 요인에 의해 피치를 줄이는 것을 수반한다. 사실상, "피치 멀티플리케이션"은 피치를 줄임으로써 피처들의 밀도를 증가시킨다. 그래서 피치는 적어도 두 가지 의미, 즉, 반복하는 패턴에서의 동일한 피처들 간의 직선 간격, 및 소정 또는 일정한 직선 거리 당 피처들의 밀도 또는 개수의 의미를 갖는다. 이러한 통상적인 용어는 본 명세서에서 계속 사용된다.
그러한 방법의 예는 Lowrey 등에게 허여된 미국 특허 제 5,328,810 호와, Luan C. Tran의 미국 특허 출원 공개 제 20070049035 호에 기술되어 있다.
특정 레벨에서 소정의 반도체 재료에 기반한 집적 회로 상에 구현될 마스크 스킴 또는 대응하는 회로 소자의 임계 치수(critical dimension: CD)는, 그 스킴의 최소 피처 치수, 또는 그 스킴 또는 소자에 존재하는 가장 작은 피처의 가장 작은 폭의 측정치이다. 집적 회로의 상이한 부분들에서의 임계 치수에 대한 상이한 요건들, 기하학적 복잡도 등의 요인들로 인하여, 집적 회로의 모든 피처들에 대해서 피치 멀티플리케이션이 가능한 것은 아니다. 더욱이, 통상적인 피치 멀티플리케이션은 통상의 리소그래피에 비해 부가적인 단계를 수반하며, 이것은 상당한 부가적인 시간과 비용을 수반할 수 있다. 그러나, 집적 회로의 일부 피처들을 피치 멀티플리케이션하 경우, 그러한 피처들과 인터페이스하는 연결 피처들에 대해서도 피치 멀티플리케이션하지 않는다면 그것은 바람직하지 못하다. 그래서, 서로 접촉하도록 구성된 중첩 피처들은 유사한 치수인 것이 유리하다. 이렇게 유사한 치수는 집적 회로상의 컴포넌트들을 더 작게 하고 더 효율적으로 동작하게 할 수 있어, 피처 밀도를 증가시키고 칩의 크기를 줄일 수 있다.
절연 재료를 통해 콘택트를 형성하여 상이한 레벨의 회로 층들 사이에서 전기적인 연결을 생성하는 통상의 방법은 콘택트들의 밀도가 이들에 의해 연결하고자 하는 피처들의 밀도와 일치하지 못하게 한다. 따라서, 특히 피치 멀티플리케이션을 사용하여 피처들을 연결시키는 경우, 콘택트 피처들에 의해 연결하고자 하는 피처들의 밀도를 일치시킬 수 있도록 하는 치수 및 피치가 감소한 콘택트들을 형성하는 방법이 요구된다.
더욱이 전술한 바와 같이, 집적 회로의 크기를 감소시키고 컴퓨터 칩 상의 전기적 소자들의 어레이들의 동작가능한 밀도를 증가시킬 필요가 있다. 따라서, 통상의 방법에 비하여 임계 치수를 줄인 피처를 형성하는 개선된 방법과, 피처 밀도를 증가시키기 위한 개선된 방법과, 더욱 효율적인 어레이들을 생성하는 방법과, 피처 분해능에 손상을 주지 않고 더욱 밀집한 어레이를 제공하는 방법과, 크기를 줄인 피처를 생성하는 작업을 단순화하거나 제거하는 방법을 위한 요구가 존재한다.
도면에서는 본 발명의 다양한 실시예들을 도시한다.
도 1a 내지 도 1d는 본 발명의 반도체 디바이스의 실시예의 부분적인 도면이다.
도 2a는 도 1a 내지 도 1d에 도시된 것과 같은 반도체 디바이스를 형성하기 위한 본 발명의 방법의 실시예들에 따라 형성될 수 있는 워크피스(workpiece)의 부분 평면도이다.
도 2b는 도 2a에 도시된 워크피스를 도 2a의 구획선 2B-2B을 따라 절취한 부분 단면도이다.
도 2c는 도 2a에 도시된 워크피스를 도 2a의 구획선 2C-2C를 따라 절취한 부분 단면도이다.
도 3 내지 도 5는 도 2a 내지 도 2c에 도시된 워크피스로부터 형성될 수 있는 부가적인 워크피스의 부분 단면도로서, 이 단면도는 도 2a에 도시된 구획선 2B-2B를 포함하는 평면에서 절취한 도면이다.
도 6a는 도 2a 내지 도 2c에 도시된 워크피스로부터 형성될 수 있는 부가적인 워크피스의 부분 단면도로서, 이 단면도는 도 2a에 도시된 구획선 2B-2B를 포함하는 평면에서 절취한 도면이다.
도 6b는 도 6a에 도시된 워크피스를 도 2a에 도시된 구획선 2C-2C를 포함하는 평면에서 절취한 부분 단면도이다.
본 발명의 실시예들은 타이트한, 또는 피치 멀티플리케이션된 콘택트들이 반도체 구조체의 활성 영역의 하부 피처들과 정렬하여 형성된 반도체 구조체를 포함한다. 일 실시예에서, 타이트한 피치의 콘택트 및 정렬된 전도성 라인은 동시에 형성된다. 본 명세서에서 사용된 바와 같은 "타이트한(tight)" 피치라는 용어는 피치 멀티플리케이션 없이 통상의 리소그래픽 기술을 이용하여 성취될 수 있는 것보다 더 작은 피치 및 그의 부수적인 피처 크기를 지칭한다. 달리 말해서, 타이트한 피치는 서브리소그래픽 분해능 피치로서 특징될 수 있다.
본 발명의 실시예들은 미국 특허출원 제 11/215,982 호에 기술되고, Laun C. Tran의 미국 특허출원 공개 제 2007/0049035 호에 기술된 공정 또는 구조체의 어느 것이라도 포함할 수 있다.
본 발명의 제한하지 않는 실시예들의 상세 내용은 도면을 참조하여 이하에서 설명된다.
본 기술 분야의 당업자에게 자명해지는 바와 같이, 본 명세서에서 반도체 구조체의 제조에 관하여 기술된 각종 층들은 본 기술 분야의 당업자들에게 공지된 방법으로 형성될 수 있으며 소정 층의 재료와 함께 사용하기에 적합할 수 있다. 그 예는, 스퍼터링이라고도 일컫는, 스핀-온 기술, 스프레이-온 기술, 화학 기상 증착(CVD), 원자층 증착(ALD), 물리 기상 증착(PVD), 및 선택적 CVD와 같은 관련된 선택적 공정을 포함하지만, 이것으로 제한하지 않는다. 또한 제한하지 않는 예를 들면, 화학 기상 증착 같은 각종 기상 증착 공정들이 하드 마스크 층들을 형성하는데 사용될 수 있다. 저온 화학 기상 증착 공정은, 하드 마스크 층들을 증착하거나, 또는 마스크 층이 전형적으로 비정질 탄소(amorphous carbon)로 구성되는 경우에는, 어떤 다른 재료, 예컨대 스페이서 재료를 그 마스크 층 위에 증착하는데 사용될 수 있다. 그러한 저온 증착 공정은 비정질 탄소 층의 화학적 또는 물리적 붕괴를 방지하는데 유리하다. 비정질 탄소 층은 탄화수소 화합물(hydrocarbon compound) 또는 탄소 전구체(carbon precursors)와 같은 그러한 화합물들의 혼합물을 이용하여 화학 기상 증착에 의해 형성될 수 있다. 적합한 전구체의 예는 프로필렌(propylene), 프로핀(propyne), 프로판(propane), 부탄(butane), 브틸렌(butylene), 부타디엔(butadiene) 및 아세틸렌(acetylene)을 포함한다. 비정질 탄소 층들을 형성하기에 적합한 방법은 2003년 6월 3일에 Fairbairn 등에게 허여된 미국 특허 제 6,573,030 B1 호에 개시되어 있다. 부가하여, 비정질 탄소는 도핑될 수 있다. 도핑된 비정질 탄소를 형성하는데 적합한 방법은 Yin 등의 미국 특허 출원 제 10/652,174 호에 기술되어 있다. 스핀-온-코팅 공정은 레지스트 층들과 같은 광한정성(photodefinable) 층을 형성하는데 사용될 수 있다.
각종 층들에 적절한 재료를 선택하는 것 이외에, 층들의 두께는 사용되는 에칭 화학물 및 공정 조건과의 적합성을 고려하여 선택될 수 있다. 제한하지 않는 예를 들면, 하위층을 선택적으로 에칭함으로써 상위층에서 하위층으로 어떤 패턴을 전사할 때에는, 선택적 에칭 화학물을 이용하더라도, 두 층으로부터 어느 정도의 재료가 제거된다. 그래서, 상위층은 패턴 전사의 과정 중에 제거되지 않을 만큼 충분히 두꺼운 것이 바람직하다. 하드 마스크 층은 전사 또는 제거가 단기간에 이루어질 수 있도록 얇은 것이 유리하며, 그래서 주변 재료가 덜 침식되게 노출시킬 수 있다.
도 1a 내지 도 1d는 본 발명의 반도체 디바이스(100)의 부분적으로 형성된 실시예의 일부를 예시한다. 특히, 도 1a는 반도체 디바이스(100)의 부분 평면도이다. 도 1b는 도 1a에 도시된 구획선 1B-1B를 따라 절취한 반도체 디바이스(100)의 부분 단면도이다. 도 1c는 도 1a에 도시된 구획선 1C-1C을 따라서 절취한 반도체 디바이스(100)의 부분 단면도이다. 도 1a에 도시된 바와 같이, 도 1b 및 도 1c는 서로 평행인 평면에서 절취한 것이다. 마지막으로, 도 1d는 도 1a에 도시된 구획선 1D-1D를 따라서 절취한 반도체 디바이스(100)의 부분 단면도이며, 도 1b 및 도 1c의 도면을 가로지른 방향의 평면에서 절취한 것이다.
도 1a를 참조하면, 반도체 기판(100)은 측면 방향으로 연장되는 다수의 전도성 트레이스 또는 라인(166)을 포함할 수 있다. 전도성 라인(166)은 타이트한 피치를 가질 수 있으며, 예를 들어, 구리, 알루미늄 또는 도핑된 폴리실리콘과 같은 전도성 재료를 포함할 수 있다. 반도체 기판(100)은 또한 타이트한 피치를 갖지 않은 측면 방향으로 연장되는 다수의 전도성 트레이스 또는 라인(166A)을 포함할 수 있고, 도 1a의 부분 평면도에서는 단지 하나만이 도시되어 있다.
도 1b를 참조하면, 반도체 디바이스(100)는 반도체 기판(110)을 포함할 수 있다. 본 명세서에서 사용된 "반도체 기판"이라는 용어는 반도체 다이, 반도체 웨이퍼, 부분 웨이퍼, 및 실리콘 온 글래스(silicon on glass: SOG) 기판, 실리콘 온 사파이어(silicon on Sapphire: SOS) 기판 등의 실리콘 온 절연체(silicon on insulator: SOI) 기판과 같은 다른 벌크형 반도체 기판을 망라한다. 측면 방향으로 분리된 다수의 활성 영역 또는 피처들(112)은 반도체 기판(110)의 활성 표면상에 또는 활성 표면 내에 배치될 수 있다. 반도체 기판(110)은 복수의 부가적인 전도성 라인(도시되지 않음), 이를 테면 각각의 활성 피처(112)와 연관된 워드 라인을 포함할 수 있다. 개략적으로 도시한 활성 피처(112)는, 예를 들어, 트랜지스터의 소스, 드레인 또는 게이트 영역을 포함할 수 있거나, 또는 이들은 전도성 트레이스 또는 패드를 포함할 수 있다. 본 발명의 실시예에서, 활성 피처(112)는 반도체성 재료 층의 선택적으로 도핑된 부분 및 도핑되지 않은 부분, 예를 들어, 실리콘, 실리콘-게르마늄, 갈륨 비소, 인듐 인화물, 및 III-V 족 재료들, 또는 구리나 알루미늄 같은 전도성 금속 재료를 포함할 수 있다.
본 기술 분야의 당업자에게 인식되는 바와 같이, 반도체 기판(110)은 활성 피처들(112) 이외에도 다른 많은 피처들과 지형학적 변형을 포함할 수 있다. 제한하지 않는 다른 피처들과 지형학적 변형의 예를 들면, 활성 피처들(112)을 포함하는 반도체 기판의 영역을 측면 방향으로 분리하는 섈로우 트렌치 분리 영역들(shallow trench isolation regions)(114)이 도시된다.
도 1b에 상세히 도시된 바와 같이, 반도체 디바이스(100)는 전기적으로 전도성인 복수의 타이트한 피치의 전도성 비아(164)를 포함할 수 있으며, 각각의 타이트한 피치의 전도성 비아는 활성 피처(112)와 측면 방향으로 연장되는 타이트한 피치의 전도성 라인(166)의 일부 사이에서 도 1b의 수직 방향으로 연장될 수 있다. 다시 말해서, 각각의 타이트한 피치의 전도성 비아(164)는 활성 피처(112)와 측면 방향으로 연장되는 전도성 라인(166) 사이에서 전기적인 연통을 제공할 수 있다. 더욱이, 아래에서 더욱 상세히 설명되는 바와 같이, 각각의 타이트한 피치의 전도성 비아(164)는 그와 연관된 측면 방향으로 연장되는 타이트한 피치의 전도성 라인(166)과 일체로 형성될 수 있다.
도 1d에서 가장 잘 도시된 바와 같이, 전도성 비아(164)는 측면 방향으로 한정되며, 그럼으로써 반도체 디바이스(100)의 영역에서는 존재하지 않고, 도 1b에서는 도시되지만, 도 1c에서는 도시되지 않는다. 다시 말해서, 전도성 비아(164)는 전도성 라인(166)과 같이 측면 방향으로 연장되지 않는다. 또한 도 1d에 도시된 바와 같이, 활성 피처들(112)은 또한 반도체 기판(110)을 따라서 서로 평행하게 측면 방향으로 어느 정도의 거리를 연장할 수 있다.
본 발명의 실시예들에서, 활성 피처(112), 전도성 비아(164) 및 전도성 라인(166)은 타이트한 피치를 가질 수 있고, 약 10 nm 이하의 폭을 가질 수 있으며, 약 50 nm 이하 (예컨대, 10 nm)의 거리 만큼 이격될 수 있다. 그래서, 피처(112), 전도성 비아(164) 및 전도성 라인(166)의 피치는 약 60 nm 이하(예컨대, 20 nm)일 수 있다. 물론, 이들 소자들은 10 nm 보다 넓거나 좁을 수 있으며, 본 발명의 범주를 일탈함이 없이 서로 50 nm 보다 크거나 작게 이격될 수 있다. 본 발명의 실시예들에서, 활성 피처(112), 전도성 비아(164) 및 전도성 라인(166)은 약 35 nm 또는 약 25 nm의 폭을 가질 수 있다.
도 1a 내지 도 1d에 도시된 반도체 디바이스(100)를 형성하는데 사용될 수 있는 본 발명의 방법의 실시예를 아래에서 설명하기로 한다.
도 2a, 도 2b 및 도 2c는 부분적으로 형성된 반도체 디바이스(100)를 포함하는 워크피스(workpiece)(180)를 예시한다. 특히, 도 2a는 워크피스(180)의 부분 평면도이다. 도 2b는 도 2a에 도시된 구획선 2B-2B를 따라서 절취한 워크피스(180)의 부분 단면도이다. 도 2c는 도 2a에 도시된 구획선 2C-2C를 따라서 절취한 워크피스(180)의 부분 단면도이다. 도 2a에 도시된 바와 같이, 도 2b 및 도 2c는 서로 평행인 평면에서 절취한 것이다.
도 2b를 참조하면, 활성 피처(112)는 본 기술 분야에서 공지된 방법을 이용하여 반도체 기판(110) 내에 형성될 수 있다. 예를 들어, 패터닝된 마스크 층은 반도체 기판(110)의 표면 위에 형성될 수 있으며, 활성 피처(112)는 그 활성 피처(112)가 N-형 및/또는 P-형 도핑된 반도체 재료 영역을 포함하도록 반도체 기판(110)을 패터닝된 마스크 층을 통해 이온으로 도핑함으로써 반도체 기판(110)의 표면에 형성될 수 있다.
도 2b에 도시된 바와 같이, 부가적인 재료 층들이 반도체 기판(110) 및 임의의 활성 피처들(112) 위에 형성될 수 있다. 예를 들어, 필드 산화물 층(111)은 기판(110) 위에 형성될 수 있으며, 활성 피처(112)는 필드 산화물 층(111) 내 개구를 통해 노출될 수 있다. 더욱이, 유전체 층(116)은 반도체 기판(110)의 활성 표면(활성 피처(112)가 위에 또는 안에 형성된 반도체 기판(110)의 표면) 위에 형성될 수 있으며, 하드 마스크 층(118)은 반도체 기판(110)의 맞은 편에 있는 유전체 층(116)의 표면 위에 형성될 수 있다.
제한하지 않는 예를 들면, 유전체 층(116)은 인터-레벨 유전체(inter-level dielectric: ILD)로서 본 기술 분야에서 통상 언급되는 것을 포함할 수 있다. 유전체 층(116)은, 제한하지 않는 예로서, 고밀도 플라즈마(high density plasma: HDP) 산화 재료, 붕소인실리케이트 글래스(borophosphosilicate glass: BPSG), 분해된 테트라에틸-오르토-실리케이트(decomposed tetraethyl-ortho-silicate: TEOS), 도핑된 실리콘 이산화물(doped silicon dioxide: SiO2), 도핑되지 않은 실리콘 이산화물(undoped silicon dioxide), 스핀-온 글래스(spin-on glass), 및 플루오르화 글래스(fluorinated glass)와 같은 저-k 유전체(low-k dielectrics)를 포함하는 어떤 적합한 전기적 절연체를 포함할 수 있다. 유전체 층(116)은, 그 위에 하드 마스크(118)를 형성하기 전에 하부의 지형 때문에 외부로 돌출하는 유전체 층(116)의 임의 부분들을 제거 또는 깍아내기 위해서, 폴리싱 또는 평탄화 공정(예를 들어, 기계적 폴리싱, 화학-기계적 폴리싱(CMP) 등)을 이용하여 평탄화될 수 있다.
특히 제한하지 않는 예로서, 유전체 층(116)은 고농도 도핑된 BPSG 또는 저농도 도핑된 BPSG를 포함할 수 있다. 내부에 전도성 비아(164)(도 1b)를 형성하기 위해서 유전체 층(116)을 통해 에칭함으로써 궁극적으로 형성되는 개구들의 수직성을 유지하기 위해서는, 유전체 층(116)을 고농도 도핑되고 구배된(graded) BPSG로 형성하여 BPSG의 하부(도면들의 방위와 관련하여 하부) 근처에서 에칭률을 보다 빠르게 자극하는 것이 바람직할 수 있다. BPSG의 에칭률은 그 도펀트의 농도와 적어도 부분적으로 관련될 수 있음을 보이고 있다. 그러므로, BPSG의 하부에 비하여 BPSG의 상부에서 에칭률이 더 느려지도록 BPSG의 상부로부터 BPSG의 하부로의 방향으로 구배를 나타내도록 BPSG 내 도펀트의 농도를 구성할 수 있다. BPSG의 상부 근처의 개구들 내의 BPSG의 측벽들의 영역들이 에칭 공정 동안 BPSG의 하부 근처의 영역들에 비해 더 오랜 기간 동안 에천트(etchant)에 노출될 것이므로, BPSG의 하부 근처의 개구들 내의 BPSG의 측벽들의 영역들을 더 높은 에칭률을 보이게 함으로써 BPSG의 상부로부터 그 하부를 향하여 개구들이 BPSG 내로 에칭되기 때문에, 개구들의 수직성은 그대로 유지될 수 있다.
에칭 정지(etching stop) 층으로서 작용할 수 있는 하드 마스크(118)는 본 기술 분야의 당업자에게 공지된 모든 적합한 마스크 재료를 포함할 수 있다. 제한하지 않는 예로서, 하드 마스크(118)는 실리콘 질화물(silicon nitride: Si3N4), 실리콘 탄화물(silicon carbide: SiC)(예컨대, 캘리포니아 산타 클라라의 Applied Materials에서 BLOk 라는 상표명으로 시판한 재료), 실리콘 탄화 질화물(silicon carbon nitride: SiCN), 실리콘-리치 산화물(silicon-rich oxide), 실리콘 산질화물(silicon oxynitride), 또는 알루미늄 산화물(aluminum oxide: Al2O3) 등을 포함할 수 있다. 선택적으로, 공정 조건이 허용된다면, 반사방지 코팅(antireflective coating: ARC)(도시되지 않음)이 또한 하드 마스크(118)의 바로 위에, 하드 마스크(118)의 바로 아래에, 또는 하드 마스크(118)의 바로 위 아래 양측에 형성될 수 있다. 그러한 반사방지 코팅은, 예를 들어, 유전체 반사방지 코팅(dielectric antireflective coating: DARC), 또는 하부 반사방지 코팅(bottom antireflective coating: BARC)를 포함할 수 있으며, 여기서, 유전체 반사방지 코팅(DARC)은, 예를 들어 실리콘-리치 실리콘 산질화물과 같은 재료를 포함할 수 있고, 하부 반사방지 코팅(BARC)은, 예를 들어, 미주리 롤라(Rolla, MO)의 Brewer Science에서 DUV 112 라는 상표명으로 시판한 것과 같은 재료를 포함할 수 있다.
도 2a 및 도 2b에 도시된 바와 같이, 개구(128)는 전도성 비아(164)(도 1b)를 형성하기에 바람직한 유전체 층(116) 상의 영역 위에 하드 마스크(118)를 통해 형성될 수 있다. 개구(128)는, 예를 들어, 광학적 포토리소그래피, 전자 빔 리소그래피, 이온 빔 리소그래피, 나노-임프린트 리소그래피, 또는 어떤 다른 적합한 공정을 이용하여 하드 마스크(118) 내에 형성될 수 있다. 도 2a에 도시된 바와 같이, 개구(128)는 대체로 직사각형 형태를 가질 수 있다. 일부 실시예에서, 개구(128)는 통상의 포토리소그래픽 공정의 분해능으로 규정될 수 있는 치수(예컨대, 길이와 폭)를 가질 수 있다. 예를 들어, 일부 실시예에서, 개구(128)는 통상의 포토리소그래픽 공정을 이용하여 획득가능한 대략 최소 피처 크기인 적어도 한가지 치수(예컨대, 폭)를 가질 수 있다.
개구(128)를 하드 마스크(118)에서 형성하는데 사용될 수 있는 방법의 한가지 특정한 제한하지 않는 예로서, 포토레지스트 재료의 층(도시되지 않음)이 하드 마스크(118) (및 그 위에서 형성된 어떤 BARC 층)의 표면 위에 형성될 수 있다. 포토레지스트 재료는, 이것으로 한정하는 것은 아니지만, 13.7 나노미터(nm), 157 nm, 193 nm, 248 nm 또는 365 nm 파장 시스템, 193 nm 파장 이머전 시스템(wavelength immersion systems) 또는 전자 빔 리소그래픽 시스템(electron beam lithographic systems)에 적합한 포토레지스트를 포함하는, 본 기술 분야의 당업자에게 공지된 어떤 적합한 포토레지스트 재료라도 포함할 수 있다. 적합한 포토레지스트 재료의 예는, 이것으로 한정하는 것은 아니지만, 아르곤 플루오르화물(argon fluoride: ArF) 감응 포토레지스트, 즉, ArF 광원과 함께 사용하기에 적합한 포토레지스트, 및 크립톤 플루오르화물(krypton fluoride: KrF) 감응 포토레지스트, 즉, KrF 광원과 함께 사용하기에 적합한 포토레지스트를 포함한다. ArF 포토레지스트는 비교적 짧은, 예컨대, 193 nm 파장의 광을 활용하는 포토리소그래피 시스템과 함께 사용될 수 있다. KrF 포토레지스트는 248 nm 시스템과 같은 긴 파장의 포토리소그래피 시스템과 함께 사용될 수 있다.
그런 다음, 공지의 공정(예컨대, 포토리소그래픽 노광 및 현상 공정 등)을 이용하여, 포토레지스트 재료의 층을 패터닝하여 그곳에 개구(도시되지 않음)를 형성하여 포토레지스트 재료를 통해 하드 마스크(118)의 일부를 노출할 수 있다. 일단 개구가 하드 마스크(118) 위에 있는 포토레지스트 재료의 층 내에 형성되면, 포토레지스트 층의 패턴은 하드 마스크(118)로 전사될 수 있다. 다시 말해서, 하드 마스크(118)의 노출된 영역은 도 2a 및 도 2b에 도시된 바와 같이 하드 마스크(118) 내에 개구(128)를 형성하기 위해 제거될 수 있다. 개구(128)를 형성하기 위해 하드 마스크(118)의 노출된 영역을 제거하는 것은, 이것으로 제한하지 않고, 본 기술 분야에서 공지된 바와 같은 습식 또는 건식 에칭 공정 등을 포함하는 어떤 적절한 공정에 의해 실행될 수 있다. 본 발명의 실시예에서는 이방성 (또는 고도의 방향성) 에칭에 의해 제거될 수 있다. 건식 에칭은, 일부 실시예에서는 임계 치수의 조절을 향상시킬 수 있다. 이방성 에칭의 예는, 이것으로 제한하지 않지만, HBr/Cl 플라즈마, Cl2/HBr, 또는 이것으로 한정하지는 않지만. CF4, CFH3, CF2H2 및 CF3H를 포함하는 플루오로카본 플라즈마 에칭 화학물(fluorocarbon plasma etch chemistries)을 갖는 플로오로카본 플라즈마(fluorocarbon plasma)를 이용하는 에칭을 포함한다. 에칭은 물리적 컴포넌트를 포함할 수 있으며 또한 화학적 컴포넌트를 포함할 수 있으며, 예컨대, Cl2/HBr 에칭과 같은 반응 이온 에칭(reactive ion etch: RIE)일 수 있다. 제한하지 않는 예를 들면, LAM TCP9400 에칭 챔버를 이용하여 약 300-1000 W의 최고 전력 및 약 50-250 W의 최저 전력으로 약 7-60 mTorr 압력에서 약 0-50 sccm Cl2 및 약 0-200 sccm HBr을 흘려 에칭을 행할 수 있다. 또 다른 제한하지 않는 예를 들면, 비록 처방법과 설정치가 달리 요구될 수 있지만, AME 5000 에칭 챔버로도 유사한 에칭을 달성할 수 있다.
하드 마스크(118)의 노출된 부분을 제거하는데 사용된 에칭 공정은 유전체 층(116)에서 또는 유전체 층을 너무 많이 소모하지 않게 정지될 수 있다. 개구(128)를 하드 마스크(118) 내에 형성한 후, 포토레지스트 재료층의 모든 잔류 부분이 기판으로부터 제거될 수 있다.
본 명세서의 마지막 부분을 검토한 후에야 더 잘 이해하는 것으로, 하드 마스크(118)는 에칭 정지층으로서 작용할 수 있으며, 하나 이상의 후속하는 에칭 공정 중에 하부층, 막, 또는 구조체의 재료가 바람직하지 않게 제거되는 것을 방지하는데 사용될 수 있다. 그러므로, 하드 마스크(118)의 두께는 어떤 후속하는 에칭 공정에서 잔존하기에 충분히 두꺼울 수 있지만, 계단식(stepped) 지형을 생성할 정도로 두껍지는 않다.
도 3은 도 2b와 유사한 부분 단면도로서, 제2 개구(128)를 채우고 더 나아가 반도체 디바이스(100)(도 1a 내지 도 1c)를 제조하기 위해 부가의 재료 층들을 제1 하드 마스크(118) 위에 형성(예컨대, 퇴적)함으로써 워크피스(180)(도 2a 내지 도 2c)로부터 형성될 수 있는 부가적인 워크피스(182)를 예시한다. 부가의 층들은, 예를 들어, 또 다른 유전체 층(134) 및 또 다른 하드 마스크(136)를 포함할 수 있다. 제한하지 않는 예를 들면, 유전체 층(134)은 전도성 라인(166)의 원하는 최종 높이 또는 두께에 따라서, 약 50 나노미터(50 nm) 내지 약 200 나노미터(200 nm)의 두께일 수 있다.
유전체 층(134)은 유전체 층(116)과 유사한 또는 상이한 조성으로 이루어질 수 있다. 제한하지 않는 예로서, 절연층(134)은 유전체 상수(K)가 약 3.9인 TEOS를 포함할 수 있다. 만일 반도체 디바이스(100)(도 1a 내지 도 1c)에서 전도체 또는 접속부로서 구리 금속화가 사용된다면, 유전체 상수(K)가 약 2.6 내지 2.3인 플루오르화 글래스가 사용될 수 있다. 다른 적합한 재료 또한 사용될 수 있다. 하드 마스크(136)는, 예를 들어, 투명 탄소(transparent carbon: TC) 재료를 포함할 수 있다.
도 4를 참조하면, 타이트한 피치의 스페이서(152)는 하드 마스크(136) 위에 형성될 수 있다. 타이트한 피치의 스페이서(152)는, 예를 들어, Abatchev 등에게 허여된 미국 특허 제 7,115,525 호와, 2006년 8월 29일 "Semiconductor Devices Including Fine Pitch Arrays With Staggered Contacts And Methods For Designing And Fabricating The Same" 라는 명칭으로 출원된 미국 특허 출원 제 11/511,541 호에 개시되어 있는 바와 같은, 본 기술 분야에서 공지된 방법을 이용하여 형성될 수 있다. 선택적으로, 도 4에 도시된 바와 같이, ARC 층(138)이 스페이서(152)와 하드 마스크(136) 사이에 제공될 수 있다. ARC 층(138)은 DARC 층을 포함할 수 있으며, 제한하지는 않지만, 본 기술 분야의 당업자에게 공지된, 실리콘-리치 산질화물 또는 어떤 다른 DARC 코팅을 포함하는 어떤 적합한 DARC 재료를 포함할 수 있다.
스페이서(152)를 형성하는데 사용될 수 있는 공정의 제한하지 않는 또 다른 예는 스페이서 재료를 원하는 두께로 성취하기 위하여 한번 이상의 사이클에서 수행되는 저온 원자층 증착(low-temperature atomic layer deposition: ALD) 공정을 포함한다. 요약하자면, 포토레지스트 재료의 층은 하드 마스크(138)(및 선택적인 ARC 층(138)) 위에 퇴적되고 표준 포토리소그래피 공정을 이용하여 패터닝되어 그들 사이에 복수의 라인을 규정하는 포토레지스트 재료의 층에 복수의 개구를 형성하며, 각각의 라인은 약 60 나노미터(60 nm) 이상의 폭을 갖는다. 포토레지스트 재료의 층에 라인과 개구를 교대로 형성한 후, 소위 "레지스트 트리밍(resist trimming)" 공정 또는 "카본 트리밍(carbon trimming)" 공정을 이용하여 라인의 폭을 줄일 수 있다 (그리고 개구의 폭을 증가시킬 수 있다). 그러한 공정은 본 기술 분야에서 공지되어 있다. 비교적 얇은 스페이서 재료의 층이 포토레지스트 재료의 패터닝된 층 위에 퇴적될 수 있다. 예를 들어, 저온 원자층 증착(ALD) 공정은 스페이서 재료를 포토레지스트 재료 위에 퇴적하는데 사용될 수 있다. 스페이서 재료는 포토레지스트 재료로부터 형성된 라인들의 측벽들을 포함하는 워크피스의 어떤 노출된 표면의 피처들과 같은 모양이 되도록 퇴적된 블랭킷(blanket)일 수 있다. 제한하지 않는 예로서, 박막의 실리콘 이산화물(SiO2) 스페이서 재료가 ALD 챔버에서 약 75℃와 약 100℃ 사이의 온도로 헥사클로로디실란(hexachlorodisilane: HSD), H2O, 및 피리딘(pyridine: C5H5N)을 포함하는 대기에서 퇴적될 수 있다. 피리딘은 촉매로서 작용하여 막이 낮은 온도에서 성장할 수 있게 해준다. 각각의 ALD 사이클은 HSD와 피리딘의 혼합물의 약 2초 내지 약 5초의 펄스를 포함할 수 있다. 그 다음 아르곤 펄스를 약 5초 내지 약 10초 동안 지속할 수 있다. 그런 다음 약 2초 내지 약 5초 간 H20와 피리딘의 혼합물로 표면에 펄스를 가하고, 그리고 나서 또 다른 아르곤 펄스를 약 5초 내지 약 10초 동안 지속할 수 있다. 결과적인 퇴적률은 약 2.5 Å/사이클일 수 있다. 상기 공정에 따라 결과적으로 C (<2 at %), H (<22 at %), N(<1 at %), 및/또는 Cl(<1 at %)를 포함할 수 있는 벌크 오염이 낮은 실질적으로 화학식(stoichiometric) SiO2 막을 생성할 수 있다.
부가적인 실시예에서, 스페이서 재료는 하부의 포토레지스트 재료를 파괴하지 않는, 이것으로 제한하지 않지만, 플라즈마-강화 또는 플라즈마-보조 화학 기상증착(plasma-enhanced or assisted chemical vapor deposition: PECVD) 또는 저온 및 등방성 증착 기술을 포함하는 어떤 적합한 공정에 의해 형성될 수 있다.
스페이서 재료의 층을 퇴적한 후, 소위 "스페이서 에칭"을 행하여 스페이서 재료의 층으로부터 도 4에 도시된 스페이서(152)를 형성할 수 있다. 본 기술 분야의 당업자에게 공지된 바와 같이, 스페이서 에칭은 고도의 이방성 에칭 공정이다. 스페이서 에칭 공정은 물리적 컴포넌트를 포함할 수 있고, 또한 화학적 컴포넌트를 포함할 수 있다. 스페이서 에칭 공정은, 예를 들어, 반응성 이온 에칭(RIE) 공정일 수 있다. 제한하지 않는 한가지 특정한 예로서, 스페이서 에칭은, 예를 들어, 산화물 스페이서 재료에 맞는 카본 테트라플루오라이드(carbon tetrafluoride: CF4) 및 아르곤(Ar) 플라즈마를 이용하여 수행될 수 있다. 스페이서 에칭이 수행된 후, 그것은 피치가 효과적으로 줄어든 길다란 스페이서들의 패턴 뒤에 흔적을 남길 수 있다. ARC 층(138) 또는 하드 마스크(136)는 스페이서 에칭 공정 동안 부분적인 에칭 정지층으로서 작용할 수 있다. 스페이서 에칭 공정은 스페이서 재료의 층의 비교적 수직 방향으로 얇은 부분을 제거하지만, 스페이서 재료의 층의 수직 방향으로 두꺼운 부분 뒤에 흔적을 남긴다. 일반적으로, 워크피스(184)의 측면 방향으로 연장되는 표면상에 퇴적된 스페이서 재료는 스페이서 에칭 중에 제거되지만, 수직 방향으로 연장되는 표면상에 퇴적된 스페이서 재료의 적어도 일부(이를 테면, 예를 들어, 이전에 포토레지스트 재료로부터 형성된 라인들의 측벽들)는 워크피스(184) 상에 잔류한다. 도 4에 예시된 바와 같은 결과는 개개의 타이트한 피치의 스페이서(152)를 포함한다.
포토레지스트 재료의 잔류 부분과 ARC 층(138)의 노출된 부분의 잔류 부분은 적합한 공정에 의해 제거되어 스페이서(152) 뒤에 흔적이 남는다. 사용된 공정들은, 물론 포토레지스트 및 ARC 층(138)이 형성되는 재료 또는 재료들에 달려있다.
도 4에 도시된 타이트한 피치의 스페이서(152)와 같은 타이트한 피치의 피처를 형성하는 다른 방법은 본 기술 분야에서 공지되어 있으며 본 발명의 실시예에서 사용될 수 있다. 예를 들면, 제한하지 않는 것으로, 2007년 3월 1일, "Pitch Reduced Patterns Relative To Photolithography Features" 라는 명칭으로 출원된 미국 특허출원 공개 제 2007/0161251 A1 호에 개시된 것과 같은 방법이 타이트한 피치의 스페이서(152)를 형성하는데 사용될 수 있다.
도 5를 참조하면, 에칭 공정(예컨대, 이방성 건식 에칭 공정)은 스페이서(152)의 패턴을 하드 마스크(136)에 전사하고 도 5에 도시된 워크피스(186)를 형성하는데 사용될 수 있다. 다시 말해서, 하드 마스크(136)는 마스크로서 스페이서(152)를 사용하여 에칭될 수 있다.
도 6a 및 도 6b를 참조하면, 이어서 스페이서(152)(도 5), 하드 마스크(136), 및 하부의 하드 마스크(118)를 마스크 구조체로서 이용하여 고밀도 플라즈마 에칭과 같은 또 다른 에칭 공정을 수행하여, 타이트하게 피치된 트렌치(158) 및 자가 정렬된 콘택트 홀(160)을 형성하고, 하부의 활성 피처(112)를 노출하며, 도 6a 및 도 6b에 도시된 워크피스(188)를 형성할 수 있다. 도 6a는 도 2a에 도시된 구획선 2B-2B의 평면에서 절취한 워크피스(188)의 부분 단면도이고, 도 6b는 도 2a에 도시된 구획선 2C-2C의 평면에서 절취한 워크피스(188)의 부분 단면도이다.
유전체 층(134) 및 유전체 층(116)으로부터 재료를 제거하는 것은 적절한 에천트 또는 에천트들의 조합에 따라 실행될 수 있다. 제거 공정은 또한 스페이서(152) 및 하부 ARC 층(138)의 잔류 재료를 실질적으로 동시에 제거할 수 있다. 예를 들어, 유전체 층(134) 및 유전체 층(116)이 실리콘 이산화물을 포함하는 경우, C4F8, C4F6, 및 O2의 혼합물로부터 형성된 플라즈마를 유전체 층(134) 및 유전체 층(116)으로부터 재료를 제거하는데 사용할 수 있는데, 그 이유는 그러한 플라즈마가 하드 마스크(118) 및 하드 마스크(136) 중 하나 또는 둘다를 형성할 수 있는 실리콘 질화물보다 더 높은 선택도를 갖는 실리콘 이산화물을 제거하기 때문이다.
에칭은 산화물 트렌치 및 자가 정렬 콘택트 에칭일 수 있다. 일부 실시예에서, 에칭은 건식 에칭일 수 있다. 에칭은 피처들(112)과 연통하여 생성된 콘택트 홀들(160)이, 예컨대, 하부, 중간 및/또는 상부에서 핀치(pinch)되지 않도록 일직선으로 된 프로파일을 가질 수 있다. 비교적 얇은 제1 하드 마스크(118)가 에칭을 정지시킬 수 있도록, 에칭은 유전체 층(116 및 134)의 재료에 대하여 하드 마스크(118)의 재료보다 높은 선택도를 가질 수 있다. 고밀도로 도핑되고 구배된 BPSG의 유전체 층(116)과 관련하여 사용된 이방성 건식 에칭은 앞에서 기술한 바와 같이 높은 측벽 수직도를 갖는 콘택트 홀(160)을 형성하는데 사용될 수 있다.
각 콘택트 홀(160)의 하부 양단의 측면 치수는 각 콘택트 홀(160) 내에 나중에 형성되는 전도성 비아(164)와 그의 피처(112) 사이에서 콘택트 저항을 최소화할 만큼 충분히 클(예컨대, 약 30 nm)수 있다. 또한, 콘택트 홀(160)과 피처(112)의 정렬은 중요하다. 35 나노미터(35 nm) 피처 크기의 경우, 정렬 공차는 약 12 나노미터(12 nm) 보다 작을 수 있는 반면, 25 나노미터(25 nm) 피처 크기의 경우, 정렬 공차는 약 8 나노미터(8 nm)보다 작을 수 있다.
스페이서(152), ARC 층(138) 및/또는 하드 마스크(136)의 임의 잔류 부분을 제거할 수 있고, 워크피스(188)를 (예컨대, 적절한 스트립핑 및 클리닝 공정에 의해) 클리닝한 후, 트렌치(158) 및 콘택트 홀(160)을 전도성 재료로 채워 전도성 라인(166) 및 전도성 비아(164)를 형성할 수 있다.
타이트한 피치의 트렌치(158) 및 대응하는 타이트한 피치의 콘택트 홀(160)을 자가 정렬 방식으로 형성한 후, 트렌치(158) 및 콘택트 홀(160)에 하나 이상의 전도성 재료를 도입하여, 도 1a 내지 도 1d에 도시된 적어도 부분적으로 형성된 반도체 디바이스(100)의 전도성 라인(166) 및 전도성 비아(164)를 각기 형성할 수 있다. 예를 들면, 제한하지 않는 것으로, 화학 기상 증착(CVD), 물리 기상 증착(PVD), 전기도금, 무전해 도금, 또는 그러한 공정들의 조합에 의해 트렌치(158) 및 콘택트 홀(160) 내에 하나 이상의 전도성 재료를 제공할 수 있다.
이러한 방식으로, 타이트한 피치의 전도성 비아(164) 및 타이트한 피치의 전도성 라인(166)(도 1a 내지 도 1d)이 자가 정렬 방식으로 실질적으로 동시에 형성되어, 정렬 공차가 필요없다. 더욱이, 타이트한 피치의 전도성 비아(164) 및 타이트한 피치의 전도성 라인(166)은 제조 중에 서로 일체로 형성된다. 그 결과, 각각의 대응하는 전도성 비아(164)와 전도성 라인(166) 간의 식별가능한 경계는 없다.
제한하지 않는 한가지 예로서, 전도성 재료의 초기 막 또는 시드층(도시되지 않음)은, 무전해 도금 공정을 이용하여, 활성 피처(112) 및 하드 마스크(118)의 표면 위를 포함하여, 각 트렌치(158) 및 콘택트 홀(160) 내의 노출된 표면 위에 형성될 수 있다. 그 후, 전도성 재료를 시드층에 또는 그 위에 전기 도금하여 각 트렌치(158) 및 콘택트 홀(160)을 전도성 재료로 채울 수 있다.
제한하지 않는 예만 들면, 초기 막은 시드 재료(예컨대, 티타늄 질화물(TiN) 등)의 층을 포함할 수 있고, 이는 텅스텐을 포함하는 벌크 전도성 재료가 콘택트 홀(160) 및 트렌치(158) 내의 표면에 부착되는 것을 향상 또는 촉진시켜 줄 수 있다. 구리, 알루미늄 및 니켈과 같은 다른 전도성 재료도 콘택트 홀(160) 및 트렌치(158) 내의 전도성 재료로서 사용하기에 적합하다.
다른 실시예에서, 시드층은 트렌치(158) 및 콘택트 홀(160)의 표면의 재료와 벌크 전도성 재료(예컨대, 알루미늄(Al), 구리(Cu) 등) 사이에서 (예컨대 확산 또는 상호확산(interdiffusion)을 방지하고, 콘택트 저항을 감소시키는 등) 접착층 및 장벽층이라는 두 가지 기능으로서 작용하는 재료(예컨대, 텅스텐, 텅스텐 질화물(WN), 금속 실리사이드, 탄탈 질화물(TaN)(구리(Cu)와 함께 사용) 등)로부터 형성될 수 있다. 타이트한 피치의 트렌치(158) 및 타이트한 피치의 콘택트 홀(160)이 그 치수가 극히 작다는 것을 고려하여, 시드층은 극히 얇을 수 있다(예컨대, 약 5 nm일 수 있다). 이것으로 제한하는 것은 아니지만, 펄스형 화학 기상 증착(pulsed CVD) 및 원자층 증착(ALD) 기술을 포함하는 공지의 공정들을 이용하여 벌크 전도성 재료뿐만 아니라 시드층를 형성할 수 있다. 트렌치(158) 및 콘택트 홀(160)의 측면 치수가 감소함에 따라서, ALD 기술의 사용이 요구될 수 있다.
선택적으로, 인접한 전도성 라인(166)은 어떤 잉여의 전도성 재료를 워크피스로부터 제거함으로써 서로 물리적 및 전기적으로 분리될 수 있다. 본 발명의 범주를 제한함이 없이, 그러한 제거는 폴리싱 공정 또는 평탄화 공정(예컨대, 기계적 폴리싱, 화학-기계적 폴리싱(CMP) 등)을 통해 실행되어 유전체 층(134)의 재료보다 적어도 약간의 높은 선택도로 (즉, 보다 빠른 속도로) 전도성 재료를 제거할 수 있다. 대안으로, 시간 선택적 에칭 공정(timed, selective etch process)을 이용하여 잉여의 전도성 재료를 제거할 수 있다.
본 발명의 실시예에 따른 공정 및 구조체는 반도체 디바이스를 통상의 기술로는 가능하지 않는 방식으로 제조하는 리소그래피 장치의 사용을 촉진할 수 있다. 예를 들어, 리소그래피 장치는 사용될 수 있는 전형적으로 최소 피처 크기의 분수(예컨대, 1/3)인 정렬 공차 한계를 갖는다. 그러나, 본 발명의 실시예들을 이용함으로써, 리소그래피 장치는 훨씬 작은 치수와 정렬 공차의 피처들과 함께 정렬할 피처들을 제조하는데 이용될 수 있어서, 리소그래피 장치의 정렬 공차를 효과적으로 증가시킬 수 있다.
결론
본 발명의 실시예에서, 반도체 구조체는 활성 영역 피처와 정렬된 타이트한 피치의 전도성 라인 및 콘택트를 포함한다. 라인 및 콘택트는 이들이 일체로 형성된 단일 구조를 포함하도록 동일한 재료로 동시에 형성될 수 있다. 전도성 라인 및 콘택트 홀의 트렌치를 중첩된 마스크 구조체들의 조합을 이용하여 동시에 생성함으로써, 타이트한 피치 및 이들 사이의 정렬이 가능해질 수 있다. 그래서, 제조 작업과 시간 및 재료가 절감된다. 또한, 콘택트 홀이 전도성 라인의 트렌치와 함께 동시에 형성되므로, 라인 및 그와 연관된 콘택트의 어떤 잠재적인 오정렬이 적어도 한 방향에서는 최소화된다. 본 명세서에서 사용된 바와 같은, "반도체 구조체"라는 용어는 웨이퍼 및 다른 벌크형 반도체 기판, 부분 웨이퍼, 다이의 그룹, 및 단일 다이(singulated dice)을 포함한다. 그러한 반도체 구조체는 패키지된 그리고 패키지되지 않은 집적 회로뿐만 아니라 인-프로세스(in-process) 반도체 구조체를 포함한다.
본 발명의 실시예는 동시에 형성된 타이트한 피치의 콘택트 홀 및 라인 트렌치를 반도체 구조체 내에 또는 그 위에 제조하는 방법을 포함한다. 타이트한 피치의 콘택트 홀 및 라인 트렌치는, 예를 들어, 피치 더블링 (또는 피치 멀티플리케이션) 공정, 더블 패터닝(double patterning), 이중 노광(double exposure), 마스크리스 포토리소그래피(maskless photolithography), 및 개량형 미세 라인 리소그래피(advanced fine line lithography)를 포함하는 각종 방법을 이용하여 형성될 수 있다. 이러한 방법들은 트렌치 및 연관된 이산적이고, 측면 방향으로 절연된 개구가 타이트한 피치로 형성되어 반도체 구조체의 둘 이상의 상이한 제조 레벨, 또는 엘리베이션(elevation)을 통해 연장되는 방법을 이용할 수 있다. 그런 다음, 트렌치 및 개구는 전도성 재료로 채워진다. 본 방법의 일부 실시예에서, 마스크는 콘택트 플러그가 형성될 위치에 하나 이상의 개구를 구비하고 있으며, 트렌치는 그 위에서 연장되도록 형성되고 연통하는 콘택트 홀이 그를 통해 생성되며, 그리고 나서 전도성 라인 및 콘택트 플러그가 동시에 형성된다. 이러한 기술이 사용될 때, 전도성 라인을 형성하고 콘택트 플러그와 정렬시키기 위한 부가적인 작업의 필요성이 없어진다.
본 발명의 실시예는 그러한 방법들을 수행하는 중에 형성된 중간 구조체를 포함한다. 본 발명의 실시예는, 이것으로 제한하는 것은 아니지만, 다중 기능을 수행하는 재료층을 포함할 수 있는 중간 반도체 구조체를 포함할 수 있다. 제한하지 않는 예에 있어서, 단일 재료층은 제조 공정의 상이한 단계들에서 에칭 정지, 하드 마스크, 및 폴리싱 정지 기능으로서 작용할 수 있다.
비록 전술한 설명이 많은 특정 사항을 내포하고 있을지라도, 이러한 것들은 본 발명의 범주를 제한하는 것으로 해석되지 않아야 하며, 단지 일부 실시예를 예시하는 것으로만 제공되어야 한다. 본 발명의 범주 내에서 망라되는 본 발명의 다른 실시예들이 고안될 수 있다. 상이한 실시예들의 특징과 구성요소는 조합하여 사용될 수 있다. 그러므로, 본 발명의 범주는 전술한 설명보다는 첨부의 청구범위와 그의 법적인 등가물로만 지적되고 제한될 뿐이다. 본 명세서에서 기술된 바와 같은 청구범위의 의미와 범주 내에 속하는 본 발명의 실시예에 대한 부가 사항, 삭제 사항 및 변경 사항은 모두 포함될 것이다.

Claims (24)

  1. 반도체 구조체로서,
    복수의 타이트한 피치의(tight pitch) 전도성 라인들을 포함하고, 각각의 전도성 라인은 복수의 타이트한 피치의 전도성 콘택트들의 전도성 콘택트와 일체로 형성되는 반도체 구조체.
  2. 제1항에 있어서, 상기 복수의 타이트한 피치의 전도성 콘택트들은 복수의 전도성 비아들을 포함하는 반도체 구조체.
  3. 제2항에 있어서, 상기 복수의 전도성 비아들의 각각의 전도성 비아는 상기 복수의 타이트한 피치의 전도성 라인들의 하나의 타이트한 피치의 전도성 라인으로부터 반도체 기판상의 타이트한 피치의 활성 영역으로 연장되는 반도체 구조체.
  4. 제3항에 있어서, 상기 복수의 전도성 비아들의 각각의 전도성 비아는 마스크 층 내의 개구를 통해 연장되는 반도체 구조체.
  5. 제4항에 있어서, 상기 복수의 타이트한 피치의 전도성 콘택트들의 각각의 타이트한 피치의 콘택트는 상기 마스크 층 내의 공통 개구를 통해 연장되는 반도체 구조체.
  6. 제5항에 있어서, 상기 마스크 층 내의 상기 공통 개구는 상기 복수의 타이트한 피치의 전도성 라인들과 대체로 수직인 방향으로 상기 반도체 기판 위에서 측면 방향으로 길게 연장되는 반도체 구조체.
  7. 제3항 내지 제6항 중 어느 한 항에 있어서, 상기 활성 영역은 소스, 드레인, 게이트, 전도성 패드 및 전도성 트레이스로 이루어진 그룹으로부터 선택된 피처의 적어도 일부를 포함하는 반도체 구조체.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 타이트한 피치의 전도성 라인들 및 상기 타이트한 피치의 전도성 콘택트들은 각기 약 50 nm 보다 작은 폭을 갖는 반도체 구조체.
  9. 제8항에 있어서, 상기 타이트한 피치의 전도성 라인들 및 상기 타이트한 피치의 전도성 콘택트들은 각기 약 30 nm 보다 작은 폭을 갖는 반도체 구조체.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 각기 일체로 형성된 타이트한 피치의 전도성 라인 및 타이트한 피치의 전도성 콘택트는 텅스텐, 구리, 알루미늄, 및 니켈 중 적어도 하나의 단일체(unitary mass)를 포함하는 반도체 구조체.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 복수의 타이트한 피치의 전도성 라인들은 서로 실질적으로 평행한 방향으로 연장되는 반도체 구조체.
  12. 반도체 구조체를 제조하는 방법으로서,
    복수의 타이트한 피치의 전도성 라인들 및 복수의 타이트한 피치의 전도성 콘택트들을 실질적으로 동시에 형성하는 단계; 및
    상기 복수의 타이트한 피치의 전도성 라인들의 각각의 타이트한 피치의 전도성 라인을 상기 복수의 타이트한 피치의 전도성 콘택트들의 하나의 타이트한 피치의 전도성 콘택트와 일체로 형성하는 단계
    를 포함하는 반도체 구조체 제조 방법.
  13. 제12항에 있어서, 각각의 타이트한 피치의 전도성 콘택트와 반도체 기판의 표면상의 복수의 타이트한 피치의 활성 영역들의 대응하는 타이트한 피치의 활성 영역 사이에 전기적 콘택트를 제공하는 단계를 더 포함하는 반도체 구조체 제조 방법.
  14. 제12항 또는 제13항에 있어서,
    제1 유전체 재료의 층을 형성하는 단계;
    상기 제1 유전체 재료의 층 위에 마스크 층을 형성하는 단계;
    상기 마스크 층을 통해 상기 제1 유전체 재료의 층에 개구를 제공하는 단계;
    상기 마스크 층 및 상기 개구 위에 제2 유전체 재료의 층을 형성하는 단계;
    상기 제2 유전체 재료의 층 내에 복수의 타이트한 피치의 트렌치들을 형성하는 단계; 및
    상기 마스크 층 내의 상기 개구를 통해 상기 제1 유전체 재료의 층 내에 복수의 타이트한 피치의 콘택트 홀들을 형성하는 단계
    를 더 포함하는 반도체 구조체 제조 방법.
  15. 제14항에 있어서, 단일의 에칭 공정을 이용하여 순차적으로 상기 제2 유전체 재료의 층 내에 상기 복수의 타이트한 피치의 트렌치들을 형성하고 상기 제1 유전체 재료의 층 내에 상기 복수의 타이트한 피치의 트렌치들을 형성하는 단계를 더 포함하는 반도체 구조체 제조 방법.
  16. 제15항에 있어서, 단일의 에칭 공정을 이용하는 것은 이방성 플라즈마 에칭 공정을 이용하는 것을 포함하는 반도체 구조체 제조 방법.
  17. 제16항에 있어서, 상기 제1 유전체 재료의 층 및 상기 제2 유전체 재료의 층 중 적어도 하나의 층이 상기 이방성 플라즈마 에칭 공정 동안 가변 에칭률을 보이게 하는 단계를 더 포함하는 반도체 구조체 제조 방법.
  18. 제17항에 있어서,
    상기 제1 유전체 재료의 층 및 상기 제2 유전체 재료의 층 중 적어도 하나의 층을 도펀트로 도핑하는 단계; 및
    상기 제1 유전체 재료의 층 및 상기 제2 유전체 재료의 층 중 적어도 하나의 층 내의 상기 도펀트의 농도를 상기 제1 유전체 재료의 층 및 상기 제2 유전체 재료의 층 중 상기 적어도 하나의 층의 두께를 따라 변화시키는 단계
    를 더 포함하는 반도체 구조체 제조 방법.
  19. 제14항 내지 제18항 중 어느 한 항에 있어서,
    상기 제2 유전체 재료의 층 위에 복수의 타이트한 피치의 스페이서들을 형성하는 단계; 및
    상기 복수의 스페이서들을 통해 상기 제1 유전체 재료의 층을 에칭하여 상기 복수의 타이트한 피치의 트렌치들을 형성하는 단계
    를 더 포함하는 반도체 구조체 제조 방법.
  20. 제14항 내지 제19항 중 어느 한 항에 있어서, 상기 복수의 타이트한 피치의 트렌치들을 형성하는 단계 및 상기 복수의 타이트한 피치의 콘택트 홀들을 형성하는 단계 중 적어도 하나의 단계는 피치 멀티플리케이션(pitch multiplication) 공정, 더블-패터닝(double-patterning) 공정, 이중 노광(double exposure) 공정, 마스크리스 포토리소그래피(maskless photolithography) 공정, 및 개량형 미세 라인 리소그래피(advanced fine line lithography) 공정 중 적어도 하나의 공정을 포함하는 반도체 구조체 제조 방법.
  21. 제14항 내지 제20항 중 어느 한 항에 있어서,
    상기 복수의 타이트한 피치의 트렌치들의 각각의 타이트한 피치의 트렌치 내에 전도성 재료를 제공하여 상기 복수의 타이트한 피치의 전도성 라인들을 형성하는 단계; 및
    상기 복수의 타이트한 피치의 콘택트 홀들의 각각의 타이트한 피치의 콘택트 홀 내에 상기 전도성 재료를 제공하여 상기 복수의 타이트한 피치의 전도성 콘택트들을 형성하는 단계
    를 더 포함하는 반도체 구조체 제조 방법.
  22. 제21항에 있어서, 상기 복수의 타이트한 피치의 트렌치들의 각각의 타이트한 피치의 트렌치 및 상기 복수의 타이트한 피치의 콘택트 홀들의 각각의 타이트한 피치의 콘택트 홀 내에 전도성 재료를 실질적으로 동시에 도입하는 단계를 더 포함하는 반도체 구조체 제조 방법.
  23. 제14항에 있어서,
    상기 제2 유전체 재료의 층 위에 타이트한 피치를 갖는 복수의 개구들을 갖는 또 다른 마스크 층을 형성하는 단계; 및
    상기 또 다른 마스크 층의 상기 복수의 개구 및 상기 마스크 층의 상기 개구를 통해 상기 제2 유전체 재료의 층 및 상기 제1 유전체 재료의 층을 에칭하여 상기 제2 유전체 재료의 층 내에 상기 복수의 타이트한 피치의 트렌치들을 형성하고 상기 제1 유전체 재료의 층 내에 상기 복수의 타이트한 피치의 콘택트 홀들을 형성하는 단계
    를 더 포함하는 반도체 구조체 제조 방법.
  24. 제23항에 있어서, 상기 또 다른 마스크 층을 형성하는 단계는 스페이서 에칭 공정을 이용하여 상기 또 다른 마스크 층 내에 상기 복수의 개구들을 형성하는 단계를 포함하는 반도체 구조체 제조 방법.
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