CN101772832B - 包括紧密间距触点的半导体结构及其形成方法 - Google Patents

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Abstract

本发明揭示使用用于界定具有亚光刻尺寸的图案的各种技术来制造并入有与有源区域特征对准的紧密间距触点的半导体结构及同时制造自对准的紧密间距触点与导线的方法。本发明还揭示具有与有源区域特征对准的紧密间距触点及(任选地)对准的导线的半导体结构，并且还揭示具有紧密间距触点孔及用于导线的对准的沟槽的半导体结构。

Description

包括紧密间距触点的半导体结构及其形成方法
优先权主张
本申请案主张2007年8月3日申请的第11/833,386号美国专利申请案的申请日期的权益。
技术领域
本发明的实施例大体上涉及集成电路制造技术。更具体地说，本发明的实施例涉及半导体结构的制造，所述半导体结构并入有与有源区域特征对准的减小或“紧密”间距触点及(任选地)位于其上的相关联导线。
背景技术
由于许多因素(包括对现代电子装置中增加的便携性、计算能力、存储器容量及能量效率的需求)，使得制造于半导体衬底上的集成电路在大小上持续减小。为了促进此大小减小，继续研究减小集成电路的构成元件的大小的方法。那些构成元件的非限制性实例包括晶体管、电容器、电触点、导线及其它电子组成元件。减小特征大小的趋势(例如)在并入于例如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、铁电(FE)存储器、电可擦除可编程只读存储器(EEPROM)、快闪存储器等装置中的存储器电路中是显而易见的。
NAND快闪存储器芯片(例如)在常规上包含数十亿个相同电路元件(称为存储器单元)，所述电路元件是以多个具有相关联的逻辑电路的阵列来布置的。每一存储器单元在传统上存储一个信息位，但多电平单元装置可每单元存储一个以上位。每一此类存储器单元包含可存储一个数据位(二进制数字)的可寻址位置。位可被写入到单元及可被读取以检索所存储的信息。通过减小构成元件、连接其的导线及在其之间运载电荷的导电触点的大小，可减小并入有这些特征的元件的大小。可通过将更多存储器单元装配到存储器装置的有源表面上的给定区域中来提高存储容量及电路速度。
用以制造上述元件的特征的大小的持续减小对用以形成所述特征的技术提出了日益增大的需求。举例来说，通常使用光刻来图案化衬底上的特征。可使用“间距”的概念来描述这些特征的大小设计。间距是两个邻近重复特征中的相同点之间的距离。可由另一材料(例如电介质)来填充邻近特征之间的空间。结果，当邻近特征是重复或周期性图案的部分(例如可发生于(例如)特征阵列中)时，可将间距看作特征的宽度与将所述特征与相邻特征分离的空间的宽度的总和。
光致抗蚀剂材料可在常规上经配制以仅响应于选定波长的光。可使用的一个常见波长范围位于紫外线(UV)范围中。因为许多光致抗蚀剂材料选择性地响应于特定波长，所以光刻技术各自具有由波长规定的最小间距，在低于所述最小间距的情况下所述特定光刻技术不能可靠地形成特征。因此，可使用特定光致抗蚀剂实现的最小间距可限制使特征大小减小的能力。
间距减小技术(常常有些错误地被命名为如由“间距双倍”等例示的“间距倍增”)可将光刻的能力扩大超出由光致抗蚀剂规定的特征大小限制以便允许产生更小且布置更密集的特征。也就是说，在常规上，使间距“倍增”某一因子实际上涉及使间距减小所述因子。实际上，“间距倍增”通过减小间距而增加特征密度。间距因此具有至少两种意思：在重复图案中的相同特征之间的线性间隔；以及每个给定或恒定线性距离的特征的密度或数目。本文中保留此常规术语学。
此些方法的实例描述于颁予劳雷(Lowrey)等人的第5,328,810号美国专利及颁予路恩·C·权恩(Luan C.Tran)的美国专利申请公开案20070049035中。
待实施于给定的基于半导体材料的集成电路上的特定层级处的掩模方案或对应电路元件的临界尺寸(CD)是所述方案的最小特征尺寸或存在于所述方案或元件中的最小特征的最小宽度的测量值。归因于若干因素(例如几何复杂性及对集成电路的不同部分中的临界尺寸的不同要求)，并非集成电路的所有特征均可进行间距倍增。此外，常规的间距倍增相对于常规光刻术而需要额外步骤，这可涉及显著的额外时间及费用。然而，如果集成电路的一些特征进行间距倍增，则在与那些特征介接的连接特征未同样进行间距倍增的情况下是不合适的。因此，经配置以彼此接触的重叠特征有利地具有类似尺寸。此些类似尺寸可使集成电路上的操作组件更小且更有效，因此增加了特征密度且减小了芯片大小。
穿过绝缘材料来形成触点以在位于不同层级处的电路层之间产生电连接的常规方法尚未允许触点的密度匹配既定借此被连接的特征的密度。因此，需要形成具有减小的尺寸的触点及可匹配既定由那些触点特征连接的特征的密度的间距的方法(尤其是在使用间距倍增来形成待连接的特征的情况下)。
此外及上文所述，需要减小集成电路的大小且增加计算机芯片上的电元件阵列的可操作密度。因此，需要相对于常规方法来形成具有减小的临界尺寸的特征的改进方法；用于增加特征密度的改进方法；将产生更有效的阵列的方法；将在不损害特征分辨率的情况下提供更紧凑的阵列的方法；以及简化或消除在产生大小减小的特征中的动作的方法。
附图说明
在描绘本发明的各种实施例的图式中：
图1A到图1D是本发明的半导体装置的实施例的部分视图；
图2A是工件的部分俯视平面图，所述工件可根据本发明的方法的实施例而形成以用于形成半导体装置(如图1A到图1D中所示的半导体装置)；
图2B是图2A中所示的工件沿其中所示的剖面线2B-2B截取的部分横截面侧视图；
图2C是图2A中所示的工件沿其中所示的剖面线2C-2C截取的部分横截面侧视图；
图3到图5是额外工件的部分横截面侧视图，所述额外工件可从图2A到图2C中所示的工件形成，所述横截面图是在包含图2A中所示的剖面线2B-2B的平面中截取的；
图6A是额外工件的部分横截面侧视图，所述额外工件可从图2A到图2C中所示的工件形成，所述横截面图是在包含图2A中所示的剖面线2B-2B的平面中截取的；及
图6B是图6A中所示的工件的部分横截面侧视图，所述横截面图是在包含图2A中所示的剖面线2C-2C的平面中截取的。
具体实施方式
本发明的实施例包括半导体结构，其中紧密或间距倍增的触点经形成为与半导体结构的有源区域的下伏特征对准。在一实施例中，同时形成紧密间距触点及对准的导线。如本文中所使用，术语“紧密”间距指代小于可使用不存在间距倍增的常规光刻技术实现的间距及伴随特征大小的间距及伴随特征大小。换句话说，紧密间距可经表征为亚光刻分辨率间距。
本发明的实施例可包括在第11/215,982号美国专利申请案中描述及在颁予路恩·C·权恩(Luan C.Tran)的第2007/0049035号美国专利申请公开案中描述的工艺或结构中的任一者。
下文中参看图式来描述本发明的非限制性实施例的细节。
如所属领域的技术人员将了解，可通过为所属领域的技术人员所已知且适合与给定层的材料一起使用的方法来形成本文中相对于半导体结构的制造所论述的各种层。实例包括(但不限于)旋涂技术、喷涂技术、化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD，还称为“溅镀”)及相关的选择性工艺(例如选择性CVD)。借助于进一步非限制性实例，可使用各种气相沉积工艺(例如化学气相沉积)来形成硬掩模层。可使用低温化学气相沉积工艺来在掩模层上沉积硬掩模层或任何其它材料(例如，间隔物材料)，其中所述掩模层通常由非晶碳形成。此类低温沉积工艺有利地防止非晶碳层的化学或物理破坏。可将碳氢化合物或此类化合物的混合物用作碳前驱体而通过化学气相沉积来形成非晶碳层。合适的前驱体的实例包括丙烯、丙炔、丙烷、丁烷、丁烯、丁二烯及乙炔。一种用于形成非晶碳层的合适方法描述于2003年6月3日颁予费尔贝恩(Fairbairn)等人的第6,573,030 B1号美国专利中。另外，可掺杂非晶碳。一种用于形成掺杂非晶碳的合适方法描述于颁予殷(Yin)等人的第10/652,174号美国专利申请案中。可使用旋涂式涂覆工艺来形成可光界定层(例如抗蚀剂层)。
除了针对各种层选择适当的材料以外，可选择层的厚度以获得与待采用的蚀刻化学物及工艺条件的兼容性。借助于非限制性实例，当通过选择性地蚀刻下伏层而将图案从上覆层转移到下伏层时，在某种程度上移除来自两个层的材料(即使当采用选择性蚀刻化学物时)。因此，上部层优选地足够厚，使得其在图案转移的过程中不被移除。硬掩模层可有利地较薄，使得其转移或移除可较短，从而使周围材料受到较少降解。
图1A到图1D说明本发明的半导体装置100的经部分形成的实施例的一部分。明确地说，图1A是半导体装置100的部分俯视平面图。图1B是半导体装置100的沿图1A中所示的剖面线1B-1B截取的部分横截面图。图1C是半导体装置100的沿图1A中所示的剖面线1C-1C截取的部分横截面侧视图。如图1A中所示，图1B及图1C是在彼此平行的平面中截取的。最后，图1D是半导体装置100的沿图1A中所示的剖面线1D-1D截取的部分横截面图，且是在被定向成横穿图1B及图1C的平面的平面中截取的。
参看图1A，半导体衬底100可包含许多横向延伸的导电迹线或导线166。所述导线166可具有紧密间距，且可包含导电材料(例如铜、铝或掺杂多晶硅)。半导体衬底100还可包含许多不具有紧密间距的横向延伸的导线迹线或导线166A，在图1A的部分平面图中仅展示了所述导线迹线或导线166A中的一者。
参看图1B，半导体装置100可包含半导体衬底110。如本文中所使用的术语“半导体衬底”包含半导体裸片、半导体晶圆、部分晶圆及其它块状半导体衬底(例如绝缘物上硅(SOI)衬底(例如玻璃上硅(SOG)衬底及蓝宝石上硅(SOS)衬底))。许多横向分离的有源区或特征112可安置于半导体衬底110的有源表面之上或之中。半导体衬底110可包括多个与有源特征112中的每一者相关联的额外导线(未图标)(例如字线)。示意性描绘的有源特征112可包含(例如)晶体管的源极区、漏极区或栅极区，或其可包含导电迹线或垫。在本发明的实施例中，有源特征112可包含半导体材料层(例如硅、硅锗、砷化镓、磷化铟及III-V族材料或者例如铜或铝等导电金属材料)的选择性掺杂部分及未掺杂部分。
如将由所属领域的技术人员所了解，除了有源特征112以外，半导体衬底110还可含有许多其它特征及构形变化。借助于其它特征及构形变化的非限制性实例，描绘横向隔离包括有源特征112的半导体衬底区的浅沟槽隔离区114。
如图1B中进一步展示，半导体装置100可包含多个导电性紧密间距导电通路164，所述通路164中的每一者可在图1B的垂直方向上在有源特征112与横向延伸的紧密间距导线166的一部分之间延伸。换句话说，每一紧密间距导电通路164可提供有源特征112与横向延伸的导线166之间的电连通。此外，如下文进一步详细论述，每一紧密间距导电通路164可与其相关联的紧密间距横向延伸导线166一体式形成。
如图1D中最佳展示，导电通路164在横向方向上受到限制，且因此并不存在于半导体装置100的区中，所述导电通路164被展示于图1B中但并未展示于图1C中。换句话说，导电通路164并不横向延伸，而导线166横向延伸。如在图1D中还展示，有源特征112还可沿半导体衬底110在彼此平行的横向方向上延伸一距离。
在本发明的实施例中，有源特征112、导电通路164及导线166可具有紧密间距，且可具有约10nm或更小的宽度并可隔开约50nm或更小(例如，10nm)的距离。因此，特征112、导电通路164及导线166的间距可为约60nm或更小(例如，20nm)。当然，在不背离本发明的范围的情况下，这些元件可比10nm宽或窄且可彼此隔开多于或少于50nm。在本发明的实施例中，有源特征112、导电通路164及导线166可具有约35nm的宽度或具有约25nm的宽度。
下文描述可用以形成图1A到图1D中所示的半导体装置100的本发明的方法的实施例。
图2A、图2B及图2C说明包含部分形成的半导体装置100的工件180。明确地说，图2A是工件180的部分俯视平面图。图2B是工件180的沿图2A中所示的剖面线2B-2B截取的部分横截面图。图2C是工件180的沿图2A中所示的剖面线2C-2C截取的部分横截面侧视图。如图2A中所示，图2B及图2C是在彼此平行的平面中截取的。
参看图2B，可使用此项技术中已知的方法而在半导体衬底110中形成有源特征112。举例来说，可在半导体衬底110的表面上形成图案化掩模层，且可通过穿过所述图案化掩模层来以离子掺杂半导体衬底110而在半导体衬底110的表面中形成有源特征112以致使所述有源特征112包含N型及/或P型掺杂半导体材料区。
如图2B中所描绘，可在半导体衬底110及任何有源特征112上形成额外材料层。举例来说，可在衬底110上形成场效氧化层111，且可穿过场效氧化层111中的孔隙来暴露有源特征112。此外，可在半导体衬底110的有源表面(半导体衬底110的其上或其中已形成有有源特征112的表面)上形成介电层116，且可在介电层116的与半导体衬底110相对的表面上形成硬掩模层118。
借助于实例而非限制，介电层116可包含在此项技术中被普遍称作层间电介质(ILD)的材料。介电层116可包含任何合适的电绝缘物，其包括(作为非限制性实例)高密度等离子体(HDP)氧化物材料、硼磷硅玻璃(BPSG)、已分解的四乙基-正-硅酸酯(TEOS)、经掺杂的二氧化硅(SiO2)、未掺杂的二氧化硅、旋涂玻璃及低k电介质(例如氟化玻璃)。任选地可使用抛光或平坦化工艺(例如，机械抛光、化学机械抛光(CMP)等)来平坦化介电层116以在其上形成硬掩模118之前移除或削去介电层116的归因于下伏构形而向外突出的任何部分。
作为特定非限制性实例，介电层116可包含重掺杂的BPSG或轻掺杂的BPSG。为了保持将最终通过蚀刻穿过介电层116以在其中形成导电通路164(图1B)而形成的开口的垂直性，可能需要介电层116由重掺杂及分级BPSG形成以刺激BPSG底部(相对于图式定向的底部)附近的较快速蚀刻速率。已展示，BPSG的蚀刻速率可至少部分地与其中的掺杂剂的浓度有关。因此，BPSG中的掺杂剂的浓度可经配置以在从BPSG顶部到BPSG底部的方向上展现梯度，其将致使BPSG顶部处的蚀刻速率相对于BPSG底部处的蚀刻速率而较慢。由于在蚀刻工艺期间位于BPSG顶部附近的处于开口内的BPSG侧壁区相对于位于BPSG底部附近的区而将被暴露到蚀刻剂历时较长时间周期，所以当在BPSG中从BPSG顶部朝其底部蚀刻开口时可通过致使位于BPSG底部附近的处于开口内的BPSG侧壁区展现较高蚀刻速率来保持开口的垂直性。
可充当蚀刻终止层的硬掩模118可包含为所属领域的技术人员所已知的任何合适的掩模材料。作为非限制性实例，硬掩模118可包含氮化硅(Si3N4)、碳化硅(SiC)(例如，由加利福尼亚州圣克拉拉市应用材料公司(Applied Materials of Santa Clara，California)以商品名称BLOk出售的材料)、硅碳氮化物(SiCN)、富硅氧化物、氮氧化硅、氧化铝(Al2O3)或其类似物。任选地，在工艺条件允许的情况下，还可在硬掩模118正上方、在硬掩模118正下方或既在硬掩模118正上方也在硬掩模118下方形成抗反射涂层(ARC)(未图示)。此些抗反射涂层可包含(例如)：介电抗反射涂层(DARC)，其可包含例如富硅氮氧化硅等材料；或底部抗反射涂层(BARC)，其可包含例如由密苏里州罗拉的布鲁尔科技公司(Brewer Science of Rolla，MO)以商品名称DUV 112出售的材料等材料。
如图2A及图2B中所示，可穿过硬掩模118而在介电层116的其中需要形成导电通路164(图1B)的区上形成孔隙128。可使用(例如)光学光刻、电子束光刻、离子束光刻、纳米压印光刻或任何其它合适的工艺而在硬掩模118中形成孔隙128。如图2A中所示，孔隙128可具有大体矩形的形状。在一些实施例中，孔隙128可具有可由常规光刻工艺的分辨率来界定的维度(例如，长度及宽度)。举例来说，在一些实施例中，孔隙128可具有近似地为可使用常规光刻工艺而获得的最小特征大小的至少一个维度(例如，宽度)。
作为可用以在硬掩模118中形成孔隙128的方法的一个特定非限制性实例，可在硬掩模118(及形成于其上的任何BARC层)的表面上形成光致抗蚀剂材料层(未图示)。光致抗蚀剂材料可包含为所属领域的技术人员所已知的任何合适的光致抗蚀剂材料，其包括(但不限于)与13.7纳米(nm)、157nm、193nm、248nm或365nm波长系统、193nm波长浸没系统或电子束光刻系统兼容的光致抗蚀剂。合适的光致抗蚀剂材料的实例包括(但不限于)氟化氩(ArF)敏感性光致抗蚀剂(即，适合与ArF光源一起使用的光致抗蚀剂)及氟化氪(KrF)敏感性光致抗蚀剂(即，适合与KrF光源一起使用的光致抗蚀剂)。ArF光致抗蚀剂可用于利用相对较短波长的光(例如，193nm)的光刻系统。KrF光致抗蚀剂可用于较长波长的光刻系统(例如248nm系统)。
可接着使用已知的工艺(例如，光刻暴露及显影工艺等)来图案化光致抗蚀剂材料层以在其中形成孔隙(未图示)，以便穿过所述光致抗蚀剂材料来暴露硬掩模118的部分。一旦已在上覆于硬掩模118的光致抗蚀剂材料层中形成孔隙，便可将光致抗蚀剂层中的图案转移到硬掩模118。换句话说，可移除硬掩模118的暴露区，以在硬掩模118中产生孔隙128，如图2A及图2B中所描绘。可通过任何合适的工艺来移除硬掩模118的暴露区以形成孔隙128，所述工艺包括(不限于)如此项技术中已知的湿式或干式蚀刻工艺或另外的工艺。在本发明的实施例中，可通过各向异性(或高度方向性)蚀刻来实现移除。在一些实施例中，干式蚀刻可提供对临界尺寸的增强型控制。各向异性蚀刻的实例包括(但不限于)使用HBr/Cl等离子体、Cl2/HBr或具有碳氟化合物等离子体蚀刻化学物(包括(但不限于)CF4、CFH3、CF2H2及CF3H)的碳氟化合物等离子体进行的蚀刻。蚀刻可包括物理部分且还可包括化学部分，并可为(例如)反应性离子蚀刻(RIE)(例如Cl2/HBr蚀刻)。借助于非限制性实例，可使用LAM TCP9400蚀刻腔室且在约7到60毫托的压力及约300到1000W的顶部功率与约50到250W的底部功率下使约0到50sccm Cl2及约0到200sccm HBr流动来执行蚀刻。借助于进一步非限制性实例，AME 5000蚀刻腔室还可实现类似蚀刻，但可能需要不同配方及设置。
用以移除硬掩模118的暴露部分的蚀刻工艺可停止于介电层116上或并未消耗太多的介电层116。在硬掩模118中形成孔隙128之后，可从衬底中移除光致抗蚀剂材料层的任何剩余部分。
如将在查阅本说明书的后面部分之后更好地理解，硬掩模118可充当蚀刻终止层，且可用以防止下伏层、膜或结构的材料在一个或一个以上随后的蚀刻工艺期间被不合需要地移除。因此，硬掩模118的厚度可足够厚，以经受得住任何随后的蚀刻工艺，但并非如此厚以致于在其中产生阶梯构形。
图3是类似于图2B的部分横截面图的部分横截面图，其说明可从工件180(图2A到图2C)形成的额外工件182，所述形成通过在第一硬掩模118上形成(例如，沉积)额外材料层，以填充第二孔隙128且进一步制造半导体装置100(图1A到图1C)。额外层可包括(例如)另一介电层134及另一硬掩模136。借助于实例而非限制，介电层134的厚度取决于导线166的所要最终高度或厚度而可为从约50纳米(50nm)到约200纳米(200nm)。
介电层134可具有类似于或不同于介电层116的组合物的组合物。作为非限制性实例，绝缘层134可包含具有约3.9的介电常数(K)的TEOS。如果铜金属化件将被用作半导体装置100(图1A到图1C)中的导体或互连件，则可采用具有约2.6到2.3的介电常数(K)的氟化玻璃。还可采用其它合适的材料。硬掩模136可包含(例如)透明碳(TC)材料。
参看图4，可在硬掩模136上形成紧密间距间隔物152。可使用此项技术中已知的方法(例如在颁予阿巴切夫(Abatchev)等人的第7,115,525号美国专利及2006年8月29日申请的题为“包括具有交错触点的细间距阵列的半导体装置及其设计与制造方法(Semiconductor Devices Including Fine Pitch Arrays With Staggered Contacts And MethodsFor Designing And Fabricating The Same)”的第11/511,541号美国专利申请案中所揭示的方法)来形成紧密间距间隔物152。任选地，可在间隔物152与硬掩模136之间提供ARC层138，如图4中所示。ARC层138可包含DARC层，且可包含为所属领域的技术人员所已知的任何合适的DARC材料，其包括(但不限于)富硅氮氧化物或任何其它DARC涂层。
可用以形成间隔物152的工艺的另一非限制性实例包含在一个或一个以上循环中执行的低温原子层沉积(ALD)工艺以实现所要的间隔物材料厚度。简单地概述，将光致抗蚀剂材料层沉积于硬掩模138(及任选的ARC层138)上且使用标准光刻工艺来进行图案化以在光致抗蚀剂材料层中形成多个开口，所述开口界定位于其之间的多个导线，每一导线具有约60纳米(60nm)或更大的宽度。在光致抗蚀剂材料层中形成交替的导线与开口之后，可使用所谓的“抗蚀剂修整”或“碳修整”工艺来减小导线的宽度(且增加开口的宽度)。此些工艺在此项技术中是已知的。可在经图案化的光致抗蚀剂材料层上沉积相对薄的间隔物材料层。举例来说，可使用低温原子层沉积(ALD)工艺在光致抗蚀剂材料上沉积间隔物材料。可以某一方式来毯覆式沉积间隔物材料以使得其符合工件的任何暴露表面的特征(包括由光致抗蚀剂材料形成的导线的侧壁)。作为非限制性实例，可在ALD腔室中在约75℃与约100℃之间的温度下且在包含六氯二硅烷(HSD)、H2O及吡啶(C5H5N)的大气中沉积二氧化硅(SiO2)间隔物材料薄层。吡啶可充当催化剂在较低温度下实现膜生长。每一ALD循环可包含HSD与吡啶的混合物的约2秒到约5秒的脉冲。在此之后可为持续约5秒到约10秒的氩脉冲。可接着使表面经受H2O与吡啶的混合物的约2秒到约5秒的脉冲作用，且接着可为持续约5秒到约10秒的另一氩脉冲。所得沉积速率可为约/循环。上述工艺可产生具有较低主体污染(其可包括C(＜2％)、H(＜22％)、N(＜1％)及/或Cl(＜1％))的大致化学计量的SiO2膜。
在额外实施例中，可通过任何合适的不会破坏下伏光致抗蚀剂材料的工艺来形成间隔物材料，所述工艺包括(但不限于)等离子体增强或辅助型化学气相沉积(PECVD)或低温及共形沉积技术。
在沉积间隔物材料层之后，可实行所谓的“间隔物蚀刻”以从间隔物材料层形成图4中所示的间隔物152。如所属领域的技术人员所已知，间隔物蚀刻是高度各向异性蚀刻工艺。间隔物蚀刻工艺可包括物理部分，且还可包括化学部分。间隔物蚀刻工艺可为(例如)反应性离子蚀刻(RIE)工艺。作为一个特定非限制性实例，可使用(例如)四氟化碳(CF4)及氩(Ar)等离子体来针对氧化物间隔物材料执行间隔物蚀刻。在执行间隔物蚀刻之后，可留下具有有效地减小的间距的细长间隔物图案。ARC层138或硬掩模136可在间隔物蚀刻工艺期间充当部分蚀刻终止层。间隔物蚀刻工艺移除间隔物材料层的相对垂直薄部分，但留下间隔物材料层的垂直厚部分。通常，在间隔物蚀刻期间移除沉积于工件184的横向延伸表面上的间隔物材料，而沉积于垂直延伸表面上的间隔物材料的至少一部分(例如先前从光致抗蚀剂材料形成的导线的侧壁)保留于工件184上。如图4中所说明的结果包括个别紧密间距间隔物152。
可通过合适的工艺来移除光致抗蚀剂材料的任何剩余部分及ARC层138的暴露部分，从而留下间隔物152。所使用的工艺当然取决于形成光致抗蚀剂及ARC层138的材料。
用于形成紧密间距特征(如图4中所示的紧密间距间隔物152)的其它方法在此项技术中是已知的且可用于本发明的实施例中。借助于实例而非限制，可使用例如在2007年3月1日申请的题为“与光刻特征相关的间距缩减图案(Pitch Reduced Patterns RelativeTo Photolithography Features)”的第2007/0161251 A1号美国专利公开案中所揭示的方法等方法来形成紧密间距间隔物152。
参看图5，可使用蚀刻工艺(例如，各向异性干式蚀刻工艺)以将间隔物152的图案转移到硬掩模136且形成图5中所示的工件186。换句话说，可将间隔物152用作掩模来蚀刻硬掩模136。
参看图6A及图6B，可接着将间隔物152(图5)、硬掩模136及下伏硬掩模118用作掩模结构来执行另一蚀刻工艺(例如高密度等离子体蚀刻)以形成紧密间距沟槽158及自对准的触点孔160、暴露下伏有源特征112且形成图6A及图6B中所示的工件188。图6A是工件188的在图2A中所示的剖面线2B-2B的平面中所截取的部分横截面图，且图6B是工件188的在图2A中所示的剖面线2C-2C的平面中所截取的部分横截面图。
可使用合适的蚀刻剂或蚀刻剂组合来实现从介电层134及介电层116移除材料。所述移除工艺还可大致同时移除间隔物152及下伏ARC层138的剩余材料。举例来说，如果介电层134及介电层116包含二氧化硅，则可使用从C4F8、C4F6及O2的混合物形成的等离子体以从介电层134及介电层116移除材料，因为此等离子体以优于可形成硬掩模118及硬掩模136中的一者或两者的氮化硅的选择性来移除二氧化硅。
所述蚀刻可为氧化物沟槽及自对准触点蚀刻。在一些实施例中，蚀刻可为干式蚀刻。蚀刻的轮廓可为笔直的，使得经产生为与特征112连通的触点孔160不收缩(例如，在底部、中间及/或顶部)。蚀刻对于介电层116及134的材料来说可具有优于硬掩模118的材料的较高选择性，使得相对较薄的第一硬掩模118能够终止蚀刻。可使用结合重掺杂及分级BPSG的介电层116而使用的各向异性干式蚀刻来形成具有较高侧壁垂直性的触点孔160，如先前在本文中所描述。
跨越每一触点孔160的底端的横向尺寸可足够大(例如，约30nm)以最小化随后形成于每一触点孔160内的导线通路164与其特征112之间的接触电阻。此外，触点孔160与特征112的对准是显著的。对于35纳米(35nm)的特征大小来说，对准容限可小于约12纳米(12nm)，而对于25纳米(25nm)的特征大小来说，其可小于约8纳米(8nm)。
在用导电材料来填充沟槽158及触点孔160以形成导线166及导电通路164之前，可移除间隔物152、ARC层138及/或硬掩模136的任何剩余部分且可清洗(例如，通过合适的剥离及清洗工艺)工件188。
在以自对准方式来形成紧密间距沟槽158及对应的紧密间距触点孔160之后，可将一种或一种以上导电材料引入到沟槽158及触点孔160中以分别形成图1A到图1D中所示的至少部分形成的半导体装置100的导线166及导电通路164。借助于实例而非限制，可通过化学气相沉积(CVD)、物理气相沉积(PVD)、电镀、无电电镀或通过此些工艺的组合而在沟槽158及触点孔160内提供一种或一种以上导电材料。
以此方式，可以自对准方式大致同时形成紧密间距导电通路164及紧密间距导线166(图1A到图1D)，且不存在对对准容限的需要。此外，在制造期间，紧密间距导电通路164与紧密间距导线166彼此一体式形成。结果，在对应的导电通路164与导线166中的每一者之间不存在可识别的边界。
作为一个非限制性实例，可使用无电电镀工艺在每一沟槽158及触点孔160内的暴露表面上(包括在有源特征112及硬掩模118的表面上)形成导电材料的初始膜或种子层(未图示)。其后，可将导电材料电镀到种子层或种子层上以用所述导电材料来填充每一沟槽158及触点孔160。
仅借助于非限制性实例，初始膜可包含种子材料(例如，氮化钛(TiN)等)层，其可增强或促进将包含钨的块状导电材料粘附到触点孔160及沟槽158内的表面。其它导电材料(例如铜、铝及镍)也适合用作触点孔160及沟槽158内的导电材料。
在其它实施例中，可由一种材料(例如，钨、氮化钨(WN)、金属硅化物、氮化钽(TaN)(与铜(Cu)一起使用)等)来形成种子层，其充当位于沟槽158及触点孔160的表面处的材料与块状导电材料(例如，铝(Al)、铜(Cu)等)之间的粘附层及障壁层(例如，以防止扩散或相互扩散、以减小接触电阻等)两者。鉴于紧密间距沟槽158及紧密间距触点孔160的非常小的尺寸，种子层可非常薄(例如，约5nm)。可使用已知的工艺(包括(但不限于)脉冲化学气相沉积(CVD)及原子层沉积(ALD)技术)来形成种子层以及块状导电材料。当减小沟槽158及触点孔160的横向尺寸时，可能需要使用ALD技术。
任选地，可通过从工件移除任何过多导电材料而使邻近导线166彼此物理及电性分离。在不限制本发明的范围的情况下，可借助于抛光或平坦化工艺(例如，机械抛光、化学机械抛光(CMP)等)而以优于介电层134的材料的至少某种选择性(即，以快于介电层134的材料的速率)来移除导电材料而实现此移除。或者，可采用经定时的选择性蚀刻工艺来移除过多导电材料。
根据本发明的实施例的工艺及结构可促进使用光刻设备来以常规技术所不可能的方式来制造半导体装置。举例来说，光刻设备具有通常为可采用其的最小特征大小的分数(例如，三分之一)的对准容限限值。然而，通过使用本发明的实施例，可将光刻设备用于制造将与小得多的尺寸及对准容限的特征对准的特征，从而有效地增加光刻设备的对准容限。
结论
在本发明的实施例中，半导体结构包括与有源区域特征对准的紧密间距导线及触点。所述导线及触点可从相同材料同时形成，使得其包含单个一体式形成的结构。通过使用重叠掩模结构的组合而同时产生用于导线的沟槽及触点孔，可使紧密间距及其间的对准成为可能。节省了制造动作且因此节省了时间与材料。此外，由于触点孔是与用于导线的沟槽同时形成的，所以导线与其相关联的触点失配的任何潜在性在至少一个方向上被最小化。如本文中所使用，术语“半导体结构”包括晶圆及其它块状半导体衬底、部分晶圆、裸片群组及经单一化裸片。此些半导体结构包含已封装的集成电路与未封装的集成电路两者以及处于处理中的半导体结构。
本发明的实施例包括用于制造同时形成于半导体结构之中或之上的紧密间距触点孔及导线沟槽的方法。可使用各种方法来形成紧密间距触点孔及导线沟槽，所述方法包括(例如)间距双倍(或间距倍增)工艺、双倍图案化、双倍暴露、无掩模光刻及高级细线光刻。此些方法可采用一种方法论，其中沟槽及相关联的离散且横向隔离的孔隙是以紧密间距而形成以延伸穿过半导体结构的两个或两个以上不同制造层级或高度。接着用导电材料来填充沟槽及孔隙。在所述方法的一些实施例中，在将形成触点插塞的位置处向掩模提供一个或一个以上孔隙，形成沟槽以延伸越过其并产生穿过其中的连通触点孔，且随后同时形成导线及触点插塞。当采用此些技术时，消除对用以形成导线及使导线与触点插塞对准的额外动作的需要。
本发明的实施例包括在执行此些方法期间所形成的中间结构。本发明的实施例可包括(但不限于)中间半导体结构，其可包括提供多个功能的材料层。在非限制性实例中，单个材料层可在制造工艺的不同阶段充当蚀刻终止件、硬掩模及抛光终止件。
尽管以上描述含有许多细节，但这些细节不应解释为限制本发明的范围，而是仅解释为提供对一些实施例的说明。可设计出本发明的其它实施例，所述其它实施例包含于本发明的范围内。可组合地采用来自不同实施例的特征及元件。因此，本发明的范围仅由随附权利要求书及其合法均等物而非由以上描述来指示及限制。将借此包含落在权利要求书的意义及范围内的对如本文中所揭示的本发明的实施例的所有添加、删除及修改。

Claims (22)

1.一种半导体结构，其包含：
形成于掩模上的多个紧密间距导线，所述掩模包括对蚀刻工艺至少部分抗蚀的材料；及
多个紧密间距导电触点，每一紧密间距导电触点延伸穿过形成于所述掩模中的一孔隙，其中所述多个紧密间距导线中的每一紧密间距导线与所述多个紧密间距导电触点中的一个紧密间距导电触点一体式形成，其中所述多个紧密间距导电触点中的每一紧密间距触点延伸穿过位于所述掩模中的一共用孔隙。
2.根据权利要求1所述的半导体结构，其中所述多个紧密间距导电触点包含多个导电通路。
3.根据权利要求2所述的半导体结构，其中所述多个导电通路中的每一导电通路从所述多个紧密间距导线中的一个紧密间距导线延伸到位于半导体衬底上的一紧密间.距有源区域。
4.根据权利要求1所述的半导体结构，其中所述掩模层中的所述共用孔隙为细长的且在大体垂直于所述多个紧密间距导线的方向上以横向方向延伸越过所述半导体衬底。
5.根据权利要求3到4中任一权利要求所述的半导体结构，其中所述有源区域包含选自由以下各项组成的群组的特征的至少一部分：源极、漏极、栅极、导电垫及导电迹线。
6.根据权利要求1或权利要求4所述的半导体结构，其中所述紧密间距导线及所述紧密间距导电触点各自具有小于约50nm的宽度。
7.根据权利要求6所述的半导体结构，其中所述紧密间距导线及所述紧密间距导电触点各自具有小于约30nm的宽度。
8.根据权利要求1或权利要求4所述的半导体结构，其中每一一体式形成的紧密间距导线及紧密间距导电触点包含钨、铜、铝及镍中的至少一者的单一块。
9.根据权利要求1或权利要求4所述的半导体结构，其中所述多个紧密间距导线在大致彼此平行的方向上延伸。
10.一种制造半导体结构的方法，所述方法包含：
在单个移除材料的工艺中，大致完全形成多个紧密间距沟槽及多个紧密间距触点孔；
大致同时向所述多个紧密间距沟槽的每一紧密间距沟槽及所述多个紧密间距触点的每一紧密间距触点放入导电材料，以大致同时形成多个紧密间距导线及多个紧密间距导电触点；及
一体式形成所述多个紧密间距导线中的每一紧密间距导线与所述多个紧密间距导电触点中的一个紧密间距导电触点。
11.根据权利要求10所述的方法，其进一步包含在每一紧密间距导电触点与半导体衬底的表面上的多个紧密间距有源区域中的一对应紧密间距有源区域之间提供电接触。
12.根据权利要求11所述的方法，其进一步包含：
形成第一介电材料层；
在所述第一介电材料层上形成掩模层；
提供穿过所述掩模层而到达所述第一介电材料层的孔隙；及
在所述掩模层及所述孔隙上形成第二介电材料层。
13.根据权利要求12所述的方法，其进一步包含使用单个蚀刻工艺顺序地在所述第二介电材料层中形成所述多个紧密间距沟槽且在所述第一介电材料层中形成所述多个紧密间距触点孔。
14.根据权利要求13所述的方法，其中使用单个蚀刻工艺包含使用各向异性等离子体蚀刻工艺。
15.根据权利要求14所述的方法，其进一步包含致使所述第一介电材料层及所述第二介电材料层中的至少一者在所述各向异性等离子体蚀刻工艺期间在所述介电材料的顶部处相对于所述介电材料的底部展现较低的蚀刻速率。
16.根据权利要求15所述的方法，其进一步包含使用掺杂剂来掺杂所述第一介电材料层及所述第二介电材料层中的所述至少一者，且致使所述第一介电材料层及所述第二介电材料层中的所述至少一者内的所述掺杂剂的浓度跨越所述第一介电材料层及所述第二介电材料层中的所述至少一者的厚度而变化。
17.根据权利要求12或权利要求13所述的方法，其进一步包含在所述第二介电材料层上形成多个紧密间距间隔物，且穿过所述多个间隔物来蚀刻所述第二介电材料层，以形成所述多个紧密间距沟槽。
18.根据权利要求12或权利要求13所述的方法，其中形成所述多个紧密间距沟槽及形成所述多个紧密间距触点孔中的至少一者包含以下各项中的至少一者：间距倍增工艺、双倍图案化工艺、双倍暴露工艺、无掩模光刻工艺及高级细线光刻工艺。
19.根据权利要求12所述的方法，其进一步包含：
在所述第二介电材料层上形成另一掩模层，所述另一掩模层具有多个具有紧密间距的孔隙；及
在单个蚀刻步骤中，穿过所述另一掩模层的所述多个孔隙及所述掩模层的所述孔隙蚀刻所述第二介电材料层及所述第一介电材料层，以在所述第二介电材料层中完全形成所述多个紧密间距沟槽且在所述第一介电材料层中形成所述多个紧密间距触点孔。
20.根据权利要求19所述的方法，其中形成另一掩模层包含使用间隔物蚀刻工艺以在所述另一掩模层中形成所述多个孔隙。
21.根据权利要求10所述的方法，进一步包括：选择所述导电材料以包括钨、铜、铝、镍中的至少一个。
22.根据权利要求12所述的方法，其中在单个移除材料的工艺中大致完全形成多个紧密间距沟槽及多个紧密间距触点孔包括：在单个移除材料的工艺中，穿过所述掩模层中的所述孔隙，在所述第二介电材料层中形成多个紧密间距沟槽及在所述第一介电材料层中形成多个紧密间距触点孔。
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