KR101003897B1 - 피치 다중 콘택트 형성 방법 - Google Patents

피치 다중 콘택트 형성 방법 Download PDF

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Abstract

집적 회로에 이용하기 위한 전도성 및/또는 반도전성 피처를 형성하는 방법이 개시된다. 피치-감소 기술과 조합하여, 다양한 패턴 전사 및 에칭 단계가 빽빽히 채워진 피처를 생성하는데 이용될 수 있다. 피처는 일 방향에서 감소된 피치를 가지고, 다른 방향에서는 보다 넓은 피치를 가질 수 있다. 통상의 포토리소그래피 단계가, 피치-감소 기술과 조합하여, 예를 들어, 비트-라인 콘택트(732) 등의 가늘고 긴, 피치-감소 피처를 형성하는데 이용될 수 있다. 몇몇 실시예에서, 콘택트(732)는 마스킹 재료의 다중층에 의해 덮이는 절연층(334)을 제공함으로써 형성될 수 있다. 이어서, 일련의 선택적으로 형성되는 배선(124)이 마스킹 재료에 생성될 수 있으며, 이 경우, 배선은 패턴을 갖는다. 이어서, 스페이서 재료(170)를 이용하여 배선에 대해 피치 감소가 수행되어, 스페이서 축을 따라 가늘고 긴 피치-감소 마스킹 배선(175)을 생성할 수 있다. 각각의 피치-감소 마스킹 배선(175)은 그에 따라 피치-감소 공간에 의해 분리될 수 있다. 이어서, 마스킹 피처의 일부를 가로지르는 포토레지스트의 제2 패턴(예를 들어, 제2 마스크(480)의 패턴)이 도포될 수 있다. 제2 패턴은, 피치-감소 마스킹 배선(175) 및 인접한 피치-감소 공간의 다수 부분을 포토레지스트에 의해 커버되지 않게 하는 윈도우(482)를 가질 수 있다. 윈도우(482)는 피치-감소 마스킹 배선의 가늘고 긴 축에 대해 평행하지 않은 가늘고 긴 축을 가질 수 있다. 이어서, 절연층(334)이, 피치-감소 공간에 의해 부분적으로 형성된 제3 패턴을 통해 부분적으로 에칭되어, 절연층(334)에 콘택트 비아(584)를 생성할 수 있다. 콘택트 비아(584)는 도전성 재료로 충전되어 전기 콘택트(732)를 생성할 수 있다.
피치 감소, 패턴 전사, 콘택트 비아, 포토리소그래피, 포토레지스트, 마스킹 배선, 집적 회로

Description

피치 다중 콘택트 형성 방법{METHOD OF FORMING PITCH MULTIPLED CONTACTS}
본 발명은 일반적으로 집적 회로 제조, 컴퓨터 메모리 제조를 기술, 및 마스킹 기술에 관한 것이다.
근래의 전자 공학에서는, 개선된 휴대성, 컴퓨팅 전력, 메모리 용량 및 에너지 효율성의 수요를 포함하는, 다수 인자의 결과로서, 집적 회로들의 사이즈가 계속적으로 축소되고 있다. 이러한 사이즈 축소를 용이하게 하기 위해, 집적 회로의 구성 피처들의 사이즈를 축소시키는 방법으로 연구가 계속되고 있다. 그러한 구성 피처의 예는, 커패시터, 전기 콘택트, 접속 선로, 및 다른 전기 디바이스를 포함한다. 피처 사이즈를 감소시키고 있는 추세는, 예를 들어, DRAM(dynamic random access memories), SRAM(static random access memories), FE(ferroelectric) 메모리, EEPROM(electronically-erasable programmable read-only memories), 플래시 메모리 등의, 메모리 회로들 또는 디바이스들에서 분명히 나타난다.
예를 들어, NAND 플래시 메모리 칩은, 통상적으로, 연관된 논리 회로를 갖는 복수의 어레이로 배열된 메모리 셀로서 공지된, 수백만 개의 동일한 회로 소자들을 구비한다. 각각의 메모리 셀은 통상적으로 1개 비트의 정보를 저장하지만, 다중-레벨 셀 디바이스들(multi-level cell devices)은 셀 당 1개 이상의 비트를 저장할 수 있다. 그것의 가장 일반적인 형태로서, 메모리 셀은 통상적으로 2개의 전기 디바이스: 저장 커패시터 및 액세스 FET(전계 효과 트랜지스터)로 이루어진다. 각각의 메모리 셀은 데이터의 1 비트(2진수)를 저장할 수 있는 어드레스 가능 위치이다. 비트는 트랜지스터를 통해 셀에 기입될 수 있고, 기준 전극 측으로부터 저장 전극에서의 전하를 감지함으로써 판독될 수 있다. 구성 전기 디바이스들, 그들을 접속시키는 도전 선로(conducting lines), 및 그들 간에 전하를 전달하는 도전성 콘택트의 사이즈를 축소시킴으로써, 이 피처들을 통합하는 메모리 디바이스의 사이즈가 축소될 수 있다. 저장 용량 및 회로 속도는 메모리 디바이스에 보다 많은 메모리 셀을 구성함으로써 증가될 수 있다.
피처 사이즈의 지속적인 축소는 피처를 형성하는데 이용되는 기술에 훨씬 큰 수요를 두고 있다. 예를 들어, 포토리소그래피(photolithography)는 통상적으로 기판에 피처를 패터닝하는데 이용된다. 피치(pitch)의 개념이 이러한 피처의 사이즈를 설명하는데 이용될 수 있다. 피치는 2개의 이웃하는 피처에서의 동일점 간의 거리이다. 이 피처는 통상적으로 인접 피처들 간의 공간(space)으로 정의되며, 이 공간은, 절연체와 같은, 재료에 의해 충전될 수 있다. 결과적으로, 피치는, 예를 들어, 피처의 어레이에서 발생할 수 있는 바와 같이, 이웃하는 피처가 반복 또는 주기적인 패턴의 일부일 때, 피처의 폭과 그 피처를 이웃하는 피처로부터 분리시키는 공간의 폭의 합으로서 관철될 수 있다.
임의의 포토레지스트 재료들만이 임의의 광 파장에 반응한다. 이용될 수 있는 통상의 파장 범위는 자외선(UV) 범위에 있다. 많은 포토레지스트 재료들이 특 정 파장에 선택적으로 반응하기 때문에, 포토리소그래피 기술 각각은, 특정 포토리소그래피 기술이 그 이하의 피처들을 신뢰성 있게 형성할 수 없는 최소 피치를 갖는다. 이러한 최소 피치는 종종 그 기술에 이용될 수 있는 광 파장에 의해 판정된다. 따라서, 포토리소그래피 기술의 최소 피치가 피처 사이즈 감소를 제한할 수 있다.
피치 다중화(pitch multiplication)(또는 피치 배가 또는 피치 감소)는 보다 조밀하게 배열된 피처의 생성을 허용하도록 포토리소그래피 기술의 역량을 확장할 수 있다. 그러한 방법은 도 1A 내지 도 1F에 도시되고, 그 전체가 본 명세서에 참조로 포함되어 일부를 이루고 있는, Lowrey 등에게 발행된 미국특허번호 제5,328,810호에서 설명된다. 편의를 위해, 그 방법도 본 명세서에서 간단히 약술될 것이다.
도 1A를 참조하면, 먼저 포토리소그래피가 소모성 재료의 층(20) 및 기판(30)을 덮는 포토레지스트층에 선로 패턴(10)을 형성하는데 사용된다. 도 1에 도시된 층 모두는 단면이 개략적으로 도시된다. 이어서, 도 1B에 도시된 바와 같이, 패턴은 에칭 단계(바람직하게는, 이방성)에 의해 층(20)으로 전사되어, 플레이스홀더(placeholders) 또는 맨드럴(mandrels)(40)을 형성한다. 에칭이 이방성이면, 맨드럴은, 도시된 바와 같이, 대략적으로 수직 측면을 갖는다. 도 1C에 도시된 바와 같이, 이웃하는 맨드럴(40) 간의 거리를 증가시키기 위해, 포토레지스트 배선(10)은 박리될 수 있고 맨드럴(40)은 등방성으로 에칭될 수 있다. 이러한 등방성 에칭(또는 수축 단계(shrink step))은, 대안으로, 전사 이전에 레지스트에 대해 수행될 수 있다. 다음으로, 도 1D에 도시된 바와 같이, 스페이서 재료의 층(50)이 맨드럴(40) 위에 증착된다. 이어서, 스페이서(60), 즉, 다른 재료의 측벽으로부터 연장하거나 원래 연장하여 형성된 재료가, 방향성(또는 이방성) 스페이서 에칭으로 수평면(70, 80)으로부터 스페이서 재료를 바람직하게 에칭함으로써, 맨드럴(40)의 측면에 형성된다. 그러한 스페이서는 도 1E에 도시된다. 이어서, 나머지 맨드럴(40)은, 기판(30)상에 스페이서(60)만을 남기고 제거된다. 스페이서(60)는, 도 1F에 도시된 바와 같이, 패터닝을 위한 마스크로서 함께 동작한다. 따라서, 이전에 소정의 피치가 1개의 피처 및 1개의 공간을 형성하는 패턴을 포함했다면, 이제는 동일한 폭이 스페이서(60)에 의해 형성된 2개의 피처 및 2개의 공간을 포함한다. 결과적으로, 포토리소그래피 기술에 의해 가능한 최소 피처 사이즈가 이러한 "피치-다중화" 기술에 의해 효과적으로 감소된다.
상기 예에서 피치는 실질적으로 이등분되지만, 피치에서의 이러한 감소를 통상적으로는 피치 "배가(doubling)" 또는, 보다 일반적으로는, 피치 "다중화"라고 한다. 즉, 통상적으로 임의의 인자에 의한 피치 "다중화"는, 그 인자만큼 피치를 감소시키는 것을 실제로 수반한다. 사실상, "피치 다중화"는 피치를 감소시킴으로써 피처의 밀도를 증가시킨다. 따라서, 피치는 적어도: 반복 패턴에서 동일한 피처 간의 선형 간격; 및 선형 거리당 피처의 밀도 또는 피처 수라는 2가지 의미를 갖는다. 본 명세서에서 통상의 용어는 유지된다.
마스크 방식 또는 회로 설계의 CD(critical dimension; 임계치수)는, 그 방식의 최소 피처 치수 또는, 그 설계 또는 방식에 존재하는 최소 피처의 최소 폭의 측정치이다. 집적 회로의 상이한 부분에서의 임계치수를 위한 기하학적 복잡성(geometric complexity) 및 상이한 요구조건과 같은 인자로 인해, 통상적으로 집적 회로의 모든 피처가 피치 다중화되지는 않을 것이다. 또한, 피치 다중화는 통상의 리소그래피에 관한 다수의 추가 단계를 수반하며; 추가 단계는 상당한 추가 비용을 수반할 수 있다. 그러나, 집적 회로의 일부 피처가 피치 다중화된다면, 그 피처와 인터페이스하는 접속 피처도 피치 다중화되지 않으면 불편하다. 따라서, 서로 접촉하도록 구성된 피처는 유사한 치수인 것이 유리하다. 그러한 유사 치수는 집적 회로에 보다 작고 보다 효율적인 동작 유닛을 고려할 수 있으므로, 피처 밀도를 증가시키고 칩 사이즈를 감소시킨다.
하부 및 상부 회로 층 사이에 전기 접속을 생성하기 위해 절연 재료를 통해 접촉을 형성하는 통상의 방법은, 접촉 피처의 밀도가 그러한 접촉 피처에 의해 접속될 것으로 의도된 피처의 밀도와 부합시킬 수 있도록 하지 못했다. 따라서, 특히, 피치 다중화가 접속될 피처를 형성하는데 이용된 경우, 그러한 접촉 피처와 접속될 것으로 의도된 피처의 밀도를 부합시킬 수 있는 감소된 치수로 접촉을 형성하는 방법이 필요하다.
또한, 집적 회로의 사이즈 감소 및 컴퓨터 칩 상의 전기 디바이스 어레이의 증가된 동작가능 밀도가 필요하다. 따라서, 작은 피처를 형성하는 개선된 방법; 피처 밀도를 증가시키기 위한 개선된 방법; 보다 효율적인 어레이를 발생시킬 방법; 및 피처 해상도(feature resolution)를 손상시키지 않으면서, 보다 콤팩트한 어레이를 제공할 기술이 필요하다.
몇몇 실시예에서는, 집적 회로에서의 도전성 피처를 제조하는 방법이 개시된다. 본 방법은, 예를 들어, 포토리소그래피를 이용하여 마스킹 재료로 복수의 배선을 형성하는 단계 - 상기 배선은 피치를 가짐 -; 상기 배선 상에 스페이서 재료를 도포하는 단계; 스페이서 에칭을 수행하여, 배선에 비해 감소된 피치를 갖는 스페이서의 패턴을 생성하는 단계 - 상기 스페이서는 스페이서 축을 따라 연장함 -; 스페이서의 패턴에 개구부를 갖는 포토리소그래피 마스크 패턴을 도포하는 단계 - 상기 개구부는 가늘고 긴 스페이서 축을 가로지르는 가늘고 긴 축을 가짐 -; 마스크 패턴이나 스페이서의 패턴에 의해 마스크되지 않은 하부층(underlying layer)의 부분을 에칭 제거하여, 하부층에 슬롯을 생성하는 단계; 슬롯을 도전성 재료로 채워, 도전성 피처를 생성하는 단계; 및 마스킹 및 스페이서 재료를 선택적으로 제거하는 단계를 구비한다.
몇몇 실시예에서, 본 발명은 전기 콘택트를 형성하는 방법을 구비한다. 그러한 접촉은, 마스킹 재료의 다중층(multiple layers)에 의해 덮이는 절연층을 제공함으로써 형성될 수 있다. 이어서, 일련의 선택적으로 형성가능한 배선들이 마스킹 재료로 생성될 수 있으며, 배선들은 패턴을 갖는다. 이어서, 피치 감소가 스페이서 재료를 이용하는 배선에 대해 수행되어, 스페이서 축을 따라 연장하는 피치-감소된 마스킹 배선(pitch-reduced masking lines)을 생성할 수 있다. 따라서, 각각의 피치-감소된 마스킹 배선은 피치-감소된 공간에 의해 분리될 수 있다. 이어서, 마스킹 피처의 일부를 가로지르는 포토레지스트의 제2 패턴이 도포될 수 있다. 제2 패턴은 피치-감소된 마스킹 배선 및 인접한 피치-감소된 공간의 다수 부분을 포토레지스트에 의해 덮히지 않게 두는 윈도우(window)를 가질 수 있다. 윈도우는 피치-감소된 마스킹 배선의 가늘고 긴 축과 평행하지 않은 가늘고 긴 축을 가질 수 있다. 이어서, 절연층은 피치-감소된 공간에 의해, 부분적으로, 형성되는 제3 패턴을 통해 에칭되어, 절연층 내에 콘택트 비아들(contact vias)을 생성할 수 있다. 콘택트 비아는 도전성 재료로 채워져서 전기 콘택트를 생성할 수 있다.
몇몇 실시예에서, 본 발명은 집적 회로를 위해 가늘고 긴 비아(elongate vias)를 형성하는 방법을 포함한다. 본 방법은 하부층 상에 적어도 하나의 마스킹 재료층을 성막하는 단계를 포함할 수 있다. 본 방법은 또한 통상의 포토리소그래피를 이용하여 마스킹 재료층에 제1 세트의 배선들을 형성하는 단계를 포함할 수 있다. 제1 세트의 배선들에 평행한 축을 따라 연장하는 피치-감소된 스페이서 배선들이 생성될 수 있고, 스페이서 배선들은 제1 패턴을 발생시킬 수 있다. 제2 패턴 또한, 피치-감소된 배선들을 덮는 층에 통상의 리소그래피를 이용하여 형성될 수 있다. 제2 패턴은 개구부(opening)를 가질 수 있고, 개구부는 피치-감소된 배선의 가늘고 긴 축에 평행한 축을 따라 제1 폭을 가질 수 있다. 또한, 제1 폭은 피치 감소 기술을 이용하지 않고도 형성 가능할 수 있다. 이어서, 절연층은 2개 패턴의 중첩에 의해 형성되는 조합 패턴을 통해 에칭되어 하부층에 콘택트 비아를 생성할 수 있다.
몇몇 실시예에서, 본 발명은 집적 회로를 제조하는 방법을 구비한다. 본 방법은 재료를 층화하여 절연층, 절연층을 덮는 임시층, 및 임시층을 덮는 선택적으로 정의가능한 제1 층을 형성하는 단계를 포함할 수 있다. 피처는, 선택적으로 정의가능한 제1 층에서의 제1 패턴에 대응하는 그 층들에 형성될 수 있다. 제1 패턴은 임시층으로 전사될 수 있고, 스페이서가 임시층에서의 피처의 측벽에 형성될 수 있다. 임시층의 피처는 제거되어, 제2 패턴에 대응하는 스페이서를 남길 수 있다. 또한, 선택적으로 형성가능한 제2 층이 스페이서 상에 도포될 수 있고, 선택적으로 형성가능한 제2 층에서의 제3 패턴에 대응하는 피처가 형성될 수 있다. 이어서, 제2 및 제3 패턴에서의 공간에 의해 노출된 하부층에서 홀(holes)이 에칭될 수 있다. 홀 형성 이후에, 도전성 재료가 홀에 삽입될 수 있고, 그 도전성 재료는, 각 피처가 길이 및 폭을 갖는 회로 피처를 형성하며, 폭은 제2 패턴의 해상도에 의해 판정되고, 길이는 제3 패턴의 해상도에 의해 판정된다.
몇몇 실시예들에서, 본 발명은 일련의 트랜지스터들; 트랜지스터를 덮는 일련의 비트 라인들; 및 트랜지스터들과 비트 라인들 사이에 일련의 콘택트들을 구비하는 컴퓨터 메모리 어레이를 구비할 수 있다. 콘택트들은 일 치수에서는 감소된 피치를 가질 수 있고, 통상의 포토리소그래피에 의해 형성가능한 다른 치수를 가질 수 있다.
몇몇 실시예에서, 본 발명은 피치 폭을 갖는 다중 트랜지스터들; 피치 폭을 갖는 다중 상부 디지트 라인들; 및 트랜지스터들과 디지트 라인들 간에 수직으로 연장하는 다중 전기 콘택트들을 구비하는 집적 회로를 구비할 수 있다. 그 콘택트들은 트랜지스터들 및 디지트 라인들의 피치 폭을 근사하는 피치 폭을 가질 수 있다.
본 발명은, 본 발명을 제한하려는 것이 아니라 예시하기 위한, 바람직한 실시예의 상세한 설명으로부터 그리고 첨부 도면으로부터 더 잘 이해될 것이다.
도 1A 내지 도 1F는, 상술된 바와 같은 종래 기술의 피치-다중화 방법에 따라 형성된, 마스크 배선의 개략적인 측단면도.
도 2는 엇갈림 접촉(staggered contacts)을 이용하여 트랜지스터의 피치-다중화된 어레이와 인터페이스하는 집적 회로 일부의 개략적인 측단면도.
도 3은 엇갈림 접촉의 레이아웃을 나타내는 도 2의 집적 회로의 라인(3-3)을 따라 취해진 섹션의 개략적인 평단면도.
도 4는 집적 회로를 형성하는데 이용되는 마스킹 및 기판층의 개략적인 측단면도.
도 5는 상부 레지스트층의 포토리소그래피 패터닝 이후의 도 4의 구조를 도시한 도면.
도 6은 제어형 등방성 레지스트 수축 단계(controlled isotropic resist shrink step) 이후의 도 5의 구조를 도시한 도면.
도 7은 패턴이 하드 마스크층으로 전사된 후의 도 6의 구조를 도시한 도면.
도 8은 패턴이 임시층(예를 들어, 분리형 하드 마스크층)으로 전사된 이후의 도 7의 구조를 도시한 도면.
도 9는 스페이서 재료의 블랭킷 성막(blanket deposition) 후의 도 8의 구조를 도시한 도면.
도 10은 스페이서 에칭 후의 도 9의 구조를 도시한 도면.
도 11은, 프리스탠딩(free-standing) 스페이서를 남기면서, 나머지 임시(예컨대, 분리형 하드 마스크)층을 제거한 후의 도 10의 구조를 도시한 도면.
도 12는 스페이서 형성 후에 집적 회로를 형성하는데 이용되는 다중층의 개략적인 측단면도.
도 13은 도 12의 부분적으로 형성된 집적 회로의 라인(13-13)을 따라 취해진 개략적인 평단면도.
도 14A는 마스크가 도포된 후의 도 13의 집적 회로의 개략적인 평단면도.
도 14B는 도 14A의 부분적으로 형성된 집적 회로의 라인 14B-14B를 따라 취해진 개략적인 측단면도.
도 15는 콘택트 비아가 형성된 후의 도 14B의 구조를 도시한 도면.
도 16은 스페이서 및 상부 마스킹 재료를 제거한 후의 도 15의 구조를 도시한 도면.
도 17은 콘택트 비아가 콘택트 재료로 채워진 후의 도 16의 구조를 도시한 도면.
도 18A는, 오버플로우 콘택트 재료(overflow contact material)가, 절연된 접촉을 남기면서, 에칭 제거된 후의 도 17의 구조를 도시한 도면.
도 18B는 도 18A의 라인 18B-18B를 따라 취해진 개략적인 평단면도.
도 19는 도 4 내지 도 18B의 프로세스에 의해 형성된 접촉 상의 그리고 그것과 접촉하는 비트 라인들을 형성한 후의 도 18A의 구조를 도시한 도면.
도 2를 참조하면, 집적 회로의 일부가 단면으로 도시된다. 하부 기판 레벨(220)에서, 피처(222)는 위로 연장하도록 형성된다. 몇몇 실시예에서, 피처(222)는, 그 하부 말단에서보다 상부 말단에서 더 얇은 단면을 갖도록 피처(222)가 점점 가늘어진다. 이렇게 차차 가늘어지는 형태는, 피처의 윗 부분이 아래 부분보다 더 긴 시간 동안 에칭 화학물에 노출되는 것으로 인한, 측면 에칭 컴포넌트에 의한 에칭 단계의 결과일 수 있다. 피처(222)는 유리하게는 종이면 안으로 및 밖으로의 치수가 더 길며, 그에 따라, 피처(222)의 임계치수는 X 및 Y 치수가 상이하다. 트랜지스터 기둥(도시되지 않음)은 바람직하게는 다른 위치에서 피처에 의해 형성된 융선(ridges) 위로 돌출한다. 본 명세서에 참조로 포함되어 그 일부를 이루고 있는, 2004년 12월 13일에 Haller가 출원하여 Micron, Inc.에게 양도된 미국특허출원 제11/010,752호(대리인 문서번호 MICRON.288A; Micron Ref. No.2003-1333), 2004년 9월 2일에 출원되어 Micron, Inc.에게 양도된 미국특허출원 제10/934,621호(대리인 문서번호 MICRON.297A; Micron Ref. No.2003-1292), 및 2004년 9월 1일에 출원되어 Micron, Inc.에게 양도된 미국특허출원 제10/933,062호(대리인 문서번호 MICRON.299A; Micron Ref. No.2004-0398)는 집적 회로에서 트랜지스터 기둥을 형성하기 위한 예시적 방법을 제공한다. 또한, 예를 들어, 그것의 설명서가 본 명세서에 참조로 포함되어 그 일부를 이루고 있는, 2004년 8월 19일에 출원되어 Micron, Inc.에게 양도된 미국특허출원 제10/922,583호(대리인 문서번호 MICRON.290A; Micron Ref. No. 2003-1476)에서는 피처(222) 등의 피처를 형성하는 바람직한 방법이 개시된다. 바람직하게는, 피처(222)는, 예를 들어, '752, '621, 및 '062 출원에서 설명된 바와 같이, 피처 밀도를 증가시키고 임계치수를 감소시키기 위해 하드 마스크 스페이서를 이용하는 피치-다중화 프로세스를 이용하여 형성될 수 있다.
몇몇 실시예에서, 피처(222)는 상이한 구성을 가질 수 있다. 예를 들어, 피처는 도시된 피처(222)의 그것보다 덜 날카롭게 형성된 모서리를 가질 수도 있다. 또한, 피처(222)의 비율, 형태, 간격, 높이, 폭 및 윤곽이 도 2에서의 도시와는 다를 수도 있다. 피처(222)는 하나 또는 다중 트랜지스터, 다이오드, 커패시터, 도전성 배선, NOR 논리 어레이, NAND 논리 어레이, 게이트, 소스, 드레인, 상기 어느 것으로의 접촉 등의 부분을 구비할 수 있다. 몇몇 실시예에서, 피처(222)는 반도전성 재료를 구비하는 기판 재료로부터 형성된다. 예를 들어, 반도전성 재료는 실리콘, 실리콘-게르마늄 화합물, 또는 III-V족 재료가 될 수 있다. 도시된 실시예에서, 피처(222)는 실리콘으로부터 형성되고 메모리 어레이에 대한 트랜지스터 활성 영역을 형성한다.
또한, 피처(222)는 바람직하게는 그것의 상부 말단에서 120㎚ 미만의 폭(223)을 갖는다. 보다 바람직하게는, 폭(223)은 70㎚ 미만일 수 있다. 보다 바람직하게는, 폭(223)은 약 60㎚일 수 있다. 미래에는, 폭(223)이 약 50㎚ 또는 50㎚ 미만이 될 수도 있다.
피처(222)는, 바람직하게는 절연 재료로써 채워지는 트렌치(224)에 의해 분리된다. 트렌치(224)는 얕은 트렌치 형성 기술을 이용하여 형성될 수 있다. 트렌 치(224)를 형성하기 위한 바람직한 방법은, 본 명세서에 포함된, '752, '621, 및 '062 출원에 개시되어 있다. 도시된 트렌치(224)에 수직인, 보다 얕은 추가의 트렌치들이 활성 영역의 융선 또는 피처(222)를 따라 상이한 트랜지스터들 간의 분리를 제공할 수도 있다.
바람직한 실시예에서, 트렌치(224)는 실리콘 산화물의 형태로 채워진다. 또한, 트렌치(224)는 바람직하게는 그것의 상부 말단에서 120㎚ 미만의 폭(225)을 갖는다. 보다 바람직하게는, 폭(225)은 70㎚ 미만이고, 피치 다중화로 형성된다. 보다 바람직하게는, 폭(225)은 약 50㎚ 또는 50㎚ 미만일 수 있다. 통상적으로, 트렌치 폭(225)은, 앞서 논의된 바와 같이, 피처(222)에 대한 에칭 프로세스의 영향 때문에, 피처 폭(223)보다 클 것이다. 바람직하게는, 폭(225)은 트렌치(224)를 채워, 피처(222) 간의 전기적 상호 작용을 방지하는 재료와 연대하여 설계된다.
이 명세서에서 이용되는 바와 같이, "패턴"이라는 용어는 위로부터 조사되는 경우에 표면에서 보여질 형태의 어레이 또는 일련의 형태를 의미할 수 있다. 패턴은 한개 층 또는 다중층에 형성된 피처의 단면 또는 쉐도우(shadow)에 대응하는 형태의 앙상블(ensemble)을 의미할 수 있다. 패턴은, 일반적으로 피처 자체가 아니라, 피처의 사이즈 및 배열에 대응하는 설계이다. 패턴은 다수의 상부층 또는 나란한 층으로부터 유도되는 패턴의 조합으로 형성될 수 있다. 패턴은, 감광층(photodefinable layer)과 같은, 한개 층에서 시작되고, 이어서, 임시층 또는 하드 마스크 층과 같은, 다른 층으로 전사될 수 있다. 패턴은, 피처 사이즈 및 간격이 (예를 들어, 상술된 피처 수축 단계에 의해) 변경될지라도, 하부층으로 전사된다고 한다. 대조적으로, 피치 다중화에 의해 새로운 패턴이 형성되고, 그것에 의해, 제2 패턴의 2개의 피처가 제1 패턴의 1개 피처를 대체한다.
한개 층에서의 패턴은 다른 선행 또는 상부층에서의 하나보다 많은 패턴으로부터 유도될 수 있다. 패턴은, 결과층에서의 피처가 원래 패턴을 발생시켰던 피처를 정확하게 닮은 경우가 아니라고 하더라도, 다른 패턴으로부터 유도된다고 할 수 있다.
특정 층에서 형성된 피처의 배열이 패턴을 발생시킬 수 있다. 어레이가 또한 패턴을 발생시킬 수도 있다. 어레이는, 집적 회로의 다중층을 메울 수 있는, 반복 패턴으로 형성된, 전기 컴포넌트 또는 피처의 집합이다. 앞서 설명된 바와 같이, 다수 셀이, 예를 들어, NAND 플래시 메모리 회로용 메모리 어레이 또는 논리 어레이를 형성할 수 있다.
도 2를 더 참조하면, 상부 레벨(240)이 레벨(230)(후술됨) 및 레벨(220)을 덮는다. 유리하게는, 레벨(240)은 0.65㎛ 미만의 두께(241)를 가질 수 있다. 레벨(240)은 50㎚와 200㎚ 사이의 두께(241)를 가질 수 있다. 몇몇 실시예에서, 레벨(240)은 약 150㎚의 두께(241)를 갖는다.
상부 레벨(240)은 도전성 배선(242)을 포함한다. 몇몇 실시예에서, 배선(242)은, 도시된 바와 같이, 직사각형 단면을 갖는다. 배선(242)은 유리하게는 페이지면 안으로 및 밖으로 연장하는 치수가 더 길기 때문에, 배선(242)의 임계치수가 도시된 단면으로부터 판정될 수 있다. 유리하게는, 배선(242)은 하드 마스크 스페이서를 이용하여 배선 밀도를 증가시키고 임계치수를 감소시키는 피치-다중화 프로세스를 이용하여 형성될 수 있다. 몇몇 실시예에서, 배선(242)은 상이한 구성을 가질 수 있다. 예를 들어, 배선은 도시된 배선(242)보다 덜 날카롭게 형성된 모서리를 가질 수 있다. 또한, 배선(242)의 비율, 형태, 간격, 높이, 폭 및 윤곽이 도 2에서의 도시와는 다를 수 있다. 몇몇 실시예에서, 배선(242)은 금속으로부터 형성된다. 예를 들어, 도전성 재료는 구리, 알루미늄, 구리 또는 알루미늄의 도전성 합금 등이 될 수 있다. 바람직한 실시예에서, 배선(242)은 메모리 어레이용 디지트 라인(digit lines) 또는 비트 라인(bit lines)이다. 바람직한 실시예에서, 배선(242)은 NAND 플래시 메모리 또는 DRAM 어레이의 일부이다.
또한, 배선(242)은 바람직하게는 120㎚ 미만의 폭(243)을 가지며 피치 다중화로 형성된다. 보다 바람직하게는, 폭(243)은 70㎚ 미만일 수 있다. 보다 바람직하게는, 폭(243)은 약 50㎚ 또는 50㎚ 미만일 수 있다.
배선(242)은, 바람직하게는, 예를 들어, 로우-k 유전체(low-k dielectric)일 수 있는 절연 재료로 채워지는 갭(244)에 의해 분리된다. 예를 들어, 갭(244)은 유전체 재료로써 충전될 수 있다. 통상의 금속배선(metallization)에서는, 배선(242)이 먼저 형성되고 갭(244)은 후속 단계에서 채워지는 반면, 다마신 금속배선(damascene metallization)에서는, 갭(244)이 절연체에서의 트렌치들 사이에 먼저 형성되고, 그 트렌치들이 채워져서 배선(242)을 형성한다. 어떤 경우이든, 레벨(240)에서의 패턴은 피치 다중화를 이용하여 형성될 수 있다. 따라서, 갭(244)은 바람직하게는 120㎚ 미만의 폭(245)을 갖는다. 보다 바람직하게는, 폭(245)은 70㎚ 미만일 수 있다. 보다 바람직하게는, 폭(245)은 약 50㎚일 수 있다. 바람직하게는, 폭(245)은 갭(244)을 형성하거나 채워서 배선(244) 사이의 전기적 상호 작용을 방해하는 재료와 연대하여 설계된다.
도 2를 더 참조하면, 중간 레벨(230)이 하부 기판 레벨(220)과 상부 레벨(240) 사이에 배치된다. 유리하게는, 중간 레벨(230)은 1㎛ 미만의 두께(231)를 가질 수 있다. 바람직한 실시예에서, 레벨(230)은 약 0.50㎛ 내지 약 0.65㎛ 범위의 두께(231)를 갖는다.
중간 레벨(230)은 콘택트(232) 및 절연 재료(234)를 포함한다. 절연체(234)를 때로는 "레벨간 유전체(inter-level dielectric)" 또는 ILD라고 한다. ILD는 통상 (비트 라인 또는 배선(242)과 같은) 상부의 도전성 소자로부터 (트랜지스터의 소스 영역 또는 피처(222) 등의) 하부 피처를 분리시키는데 이용된다. 특정 하부 피처를 상부의 특정한 도전성 소자와 접속시키면서, ILD를 통해 연장하는 콘택트가 형성된다. "레벨간 유전체"라는 용어는 ILD가, 본래 레벨이 아니라, 2개의 도전성 레벨 사이에 위치할 뿐이라는 것을 의미할 수 있다. 그러나, 편의를 위해, 본 명세서에서는 중간 레벨(230)을 "레벨"로 언급할 것이다.
몇몇 실시예에서, 콘택트(232)는 상부 말단에서보다 하부 말단에서 더 얇은 단면을 갖도록 콘택트(232)가 점점 가늘어진다. 이렇게 점점 가늘어지는 형태는, ILD(234)의 상단 부분이, 유리하게는 오정렬로 인해 무관한 구조를 건드리는 것을 방지하기 위해 하단에서 보다 좁은 폭을 유지하면서, 상부 배선(242)을 위해 보다 넓은 랜딩 영역을 제공하여, 하단 부분보다 더 긴 시간 동안 에천트에 노출되는 건식 에칭 프로세스로부터 기인할 수 있다.
도 2에서, 콘택트(232)는 통상의 포토리소그래피를 이용하여 형성되었다. 콘택트(232)는, 콘택트(232)가 피처(222)와 동일한 피치 폭을 갖지 않기 때문에, 엇갈리게 되었다(도 3 참조). 따라서, 통상의 포토리소그래피로부터 형성된 콘택트가 피치-다중 피처에 접촉하는데 이용될 수 있다. 상술된 에칭 단계로부터 기인할 수 있는 점점 가늘어지는 효과, 및 통상의 포토리소그래피는 1개 마스크가 피처의 2개 치수를 형성하도록 하기 때문에, 이것이 달성될 수 있다. 피처의 상이한 2개 세트 또는 그룹을 서로에 대하여 상쇄시키는 - 교차 기하구조와 조합된 이 효과들은, 콘택트(232)가 단락없이 적합한 접촉을 제공할 수 있도록 한다. (도 3은 교차 기하구조를 예시한다). 도 2의 단면에서, 5개 피처(222) 모두가 대응하는 콘택트(232)와 접하는 것은 아니다. 사실상, 콘택트(232)가 너무 넓게 이격되어 있기 때문에, 콘택트(232)는 도시된 5개 피처(222) 중 3개에만 접촉한다. 나머지 2개 피처(222)는, 도 3에 의해 도시된 바와 같이, 단면이 상이한 평면에서 취해진다면, 보여질 수 있을 콘택트(232)에 의해 접촉된다.
콘택트(232)는 상이한 구성을 가질 수 있다. 예를 들어, 피처는, 도시된 콘택트(232)보다 덜 선명한 모서리를 가질 수도 있다. 또한, 콘택트(232)의 비율, 형태, 간격, 높이, 폭 및 윤곽이 도 2에서의 도시와는 다를 수 있다. 콘택트(232)는, 예를 들어, 폴리실리콘, 금속, 또는 폴리실리콘과 금속의 조합 또는 금속 실리사이드로부터 형성될 수 있다.
또한, 콘택트(232)는 그것의 하부 말단에서 120㎚ 미만의 폭(233)을 갖는다. 바람직하게는, 폭(233)은 피처(222)의 폭(223)(즉, 약 50㎚)에 대응한다. 따라서, 도시된 바와 같이, 콘택트(232) 및 피처(222)가 정렬될 때, 피처(222)가 피치 다중화되고 콘택트(232)가 통상의 리소그래피에 의해 형성된다는 사실에도 불구하고, 서로 접촉하는 경우 그들의 폭은 동일하다.
콘택트(232) 각각은 그 상부 말단에서 약 70㎚의 폭(237)을 갖는다. 따라서, 폭(237)은 배선(242) 중 하나 이상과 접촉할 정도로 크지는 않다. 그러나, 콘택트(232)는 배선(242)보다는 넓으므로, 완벽하게 정렬되는 경우라 하더라도, 콘택트(232)는 레벨(230 및 240)간 인터페이스 부근의 어느 측면 상에 약 10㎚만큼 배선(242) 너머로 연장한다. 콘택트(232)가 본 명세서에 도시된 바와 같이, 배선(242) 등의 배선보다 넓은 경우, 콘택트를 각각의 배선(242) 및 피처(222)와 인터페이스하도록 정렬하기는 어렵다. 예를 들어, 둘 이상의 콘택트(232)가 도시된 구성에 추가되어, 나머지 2개 배선(242) 및 피처(222) 사이에 전기 콘택트를 설정한다면, 그 콘택트는 기존 콘택트(232)의 보다 넓은 부분을 중첩하는 위험을 감수할 것이다. 따라서, 피치 다중화되지 않는 일련의 콘택트(232)는, 도시된 바와 같이, 하나 걸러 피치 다중화된 하부 피처와 접촉할 수 있을 뿐이다.
각각의 배선(242)이 콘택트(232)를 이용하여 대응하는 피처(222)와 접촉하게 할 수 있는 일 접근 방법은 콘택트(232)를 서로 엇갈리게 하는 것이다. 도 3은 그러한 엇갈림-접촉 구성을 도시한다. 도 3은, 도 2에 도시된 바와 같은, 레벨(230)의 상단 부근 평면을 따라 취해진, 콘택트(232)의 단면을 예시한다. 피처(222)는 그것이 절연 재료(234) 아래에 은닉되어 있음을 나타내기 위해 점선으로 도시된다. 또한, 절연 재료(234) 아래에는 피처(222)와 교번하는 트렌치(224)가 은닉된다. 도시된 배열에서, 콘택트(232)는 비-임계치수인 그것의 길이(339)보다 짧은 그것의 임계치수인 폭(237)을 갖는다. 대안으로, 통상의 포토리소그래피로 형성된 콘택트는 원형일 수 있으며, 그것이 적절하게 엇갈려서 정렬된다면, 여전히 적절하게 기능할 수 있다. 도 3은, 콘택트(232)가 인접한 하부 피처(222)와 접촉하기 위해 교차되는 방법을 나타낸다. 이것은, 도시된 바와 같이, 상부 콘택트 폭(237)이 하부 피처 폭(223)보다 넓기 때문이다.
통상의 포토리소그래피 기술을 통해 형성된 엇갈림 접촉을 이용하는 한가지 단점은, 집적 회로에서의 그러한 구성을 위해 요구되는 대량의 공간이다. 도 3이 도시하는 바와 같이, 콘택트(232)를 엇갈리게 하는 것은 콘택트가 접속되도록 설계되는 피처 및 배선에 비해 접촉 밀도를 감소시킨다. 따라서, 도 3에서는, 콘택트(232)가 하부 피처(222)와 접촉하는데 요구되는 공간이, 콘택트(232)를 엇갈리게 할 필요가 없을 경우보다 크다. 특히, 콘택트(232)에 할애되는 집적 회로의 영역은 대략적으로 콘택트(232)의 길이(339)의 치수를 가질 수 있는 반면, 콘택트 엇갈림은 그 치수가 단일 콘택트(232)의 길이(339)의 약 2배가 될 것을 요구한다. 집적 회로는 통상적으로 다수 콘택트의 다수 영역을 갖기 때문에, 엇갈림 접촉은 피처 밀도를 감소시키거나 집적 회로의 다이 영역(die area)을 증가시킴에 있어서 상당한 누적 효과를 가질 수 있다.
도 4를 참조하면, 부분적으로 형성된 집적 회로(100)가 제공된다. 기판(110)은 다양한 마스킹층(120 내지 150) 아래에 제공된다. 층(120 내지 150)은, 이하에서 설명되는 바와 같이, 에칭되어 다양한 피처를 형성하기 위해 기판(110)을 패터닝하기 위한 마스크를 형성할 것이다.
기판(110)을 덮는 층(120 내지 150)을 위한 재료는 본 명세서에서 논의되는 다양한 패턴 형성 및 패턴 전사 단계를 위한 화학적 성질 및 프로세스 조건에 대한 고려에 기초해 선택되는 것이 바람직하다. 바람직하게, 리소그래피 프로세스에 의해 형성되는 것이 선택적으로 형성가능한 최상층(120)과 기판(110) 사이의 층들이 바람직하게는 선택적으로 형성가능한 층(120)으로부터 유도된 패턴을 기판(110)으로 전사하도록 기능할 것이기 때문에, 선택적으로 형성가능한 층(120)과 기판(110) 사이의 층들은 다른 노출된 재료에 비하여 선택적으로 에칭될 수 있도록 선택되는 것이 바람직하다. 재료는, 그 재료에 대한 에칭 속도가 주변(예를 들어, 하부 또는 상부) 재료보다 적어도 5배 빠른, 바람직하게는, 약 10배 빠른, 가장 바람직하게는, 적어도 약 40배 빠른 경우에 선택적으로 또는 차별적으로 에칭될 것으로 생각된다.
본 실시예에서, 선택적으로 형성가능한 층(120)은 임시층(140)을 덮는 제1 하드 마스크 또는 에칭 스톱층(130)을 덮고, 임시층(140)은 마스크를 통해 처리(예를 들어, 에칭)될 기판(110)을 덮는 제2 하드 마스크 또는 에칭 스톱층(150)을 덮는다. 선택적으로, 기판(110)이 처리되는 마스크는 제2 하드 마스크층(150)에 형성된다. 본 실시예의 경우, 기판(110)은 콘택트가 형성되어야 하는 상부 레벨간 유전체(ILD)층을 포함하고, 상부 에칭 스톱 또는 화학 기계 연마(CMP) 스톱층을 포함할 수도 있다. 그러나, 본 실시예에서, 하드 마스크(150)는 도전성 필러(conductive filler)의 에치백 동안 CMP 스톱으로서 기능할 수 있다.
패턴을 전사하는 일반적 방법에서, 마스크 및 하부 기판 양자는, 기판 재료를 차별적으로 에칭 제거하는 에천트에 노출된다. 그러나, 에천트는, 낮은 속도이기는 하지만, 마스킹 재료 또한 제거한다. 따라서, 패턴을 전사하는 과정에 걸쳐, 마스크는 패턴 전사가 완료되기 전에 에천트에 의해 제거될 수 있다. 이 어려움은, 기판(110)이 에칭될 상이한 다수 재료를 구비하는 경우에 악화된다. 그러한 경우, 추가의 마스크층(도시되지 않음) 또는 보다 선택적인 재료가 이용되어, 패턴 전사가 완료되기 전에 마스크 패턴이 제거되는 것을 방지할 수도 있다.
화학적 성질 및 프로세스 조건의 요구조건에 기초하여 다양한 층이 선택되기 때문에, 층들 중 하나 이상은 몇몇 실시예에서 생략될 수 있다. 예를 들어, 기판(110)이 단일 재료층이고 에칭의 깊이가 적당한 경우와 같이, 기판(110)이 비교적 간단한 경우의 실시예에서는, 예를 들어, 추가의 마스크층(도시되지 않음)은 생략될 수 있다. 그러한 경우, 제2 하드 마스크층(150)이 패턴을 기판(110)으로 전사하기에 충분한 마스크일 수 있다. 본 실시예에서, 마스크층(150)은 유리하게는, 상부층의 에칭 동안 하부층을 원치않는 열화로부터 보호하는 보호 역할을 수행한다. 마찬가지로, 특히 간단한 기판(110)의 경우, 제2 하드 마스크층(150) 자체와 같은, 다양한 다른 층이 생략될 수도 있고, 상부 마스크층이 소정 패턴 전사를 위해 충분할 수 있다. 마스크층의 수가 많을수록, 다수 재료 또는 재료의 다중층을 구비하는 기판과 같은, 에칭하기 어려운 기판으로 패턴을 전사하거나, 작고 높은 종횡비의 피처를 형성하기가 용이하다.
도 4를 참조하면, 선택적으로 형성가능한 층(120)은 바람직하게는, 본 기술분야에 공지되어 있는 임의의 포토레지스트를 포함하는, 포토레지스트로 형성된다. 예를 들어, 포토레지스트는 13.7㎚, 157㎚, 193㎚, 248㎚ 또는 365㎚ 파장 시스템, 193㎚ 파장 침투 시스템 또는 전자 빔 리소그래피 시스템과 호환 가능한 임의의 포토레지스트일 수 있다. 바람직한 포토레지스트 재료의 예로서는, ArF(argon fluoride)에 민감한 포토레지스트, 즉, ArF 광원과 함께 이용하기에 적당한 포토레지스트 및 KrF(krypton fluoride)에 민감한 포토레지스트, 즉, KrF 광원과 함께 이용하기에 적당한 포토레지스트를 들 수 있다. ArF 포토레지스트는 바람직하게는 비교적 짧은 파장, 예를 들어, 193㎚의 광을 이용하는 포토리소그래피 시스템에 이용된다. KrF 포토레지스트는 바람직하게는, 248㎚ 시스템과 같은, 보다 긴 파장의 포토리소그래피 시스템에 이용된다. 다른 실시예에서, 층(120) 및 임의의 후속 레지스트층은 나노 임프린트 리소그래피(nano-imprint lithography)에 의해, 예를 들어, 몰드 또는 기계적인 힘을 이용하여 레지스트를 패터닝함으로써 패터닝될 수 있는 레지스트로 형성될 수 있다.
포토레지스트는 통상적으로 레티클(reticle)을 통해 방사선에 노출된 후 현상됨으로써 패터닝된다. 네거티브 포토레지스트의 경우, 방사선, 예를 들어, 광은, 예를 들어, 배선(124)(도 5 참조)과 같은, 배선이 형성될 영역에 보존될 포토레지스트 부분에 포커싱된다. 통상적으로, 방사선은, 예를 들어, 그것을 중합시킴으로써, 포토레지스트의 용해도를 감소시키는 감광 화합물, 예를 들어, PAG(photo-induced acid generator)를 활성화한다. 바람직한 실시예들은, 포지티브 또는 네거티브 포토레지스트를 포함하는 임의의 형성가능한 재료를 이용하여 응용될 수 있다.
제1 하드 마스크층(130)을 위한 재료는 바람직하게는 무기 재료를 구비하고, 예시적 재료로는 실리콘 산화물(SiO2), 실리콘 또는, 실리콘이 풍부한 실리콘 산질화물(oxynitride)과 같은, DARC(dielectric anti- reflective coating)를 들 수 있다. 본 실시예에서, 제1 하드 마스크층(130)은 DARC이다. 따라서, 하드 마스크층(130)은 중간 하드 마스크로서 뿐만 아니라 리소그래피 동안 반사를 감소시키는 역할을 할 수 있다. 임시층(140)은 바람직하게는, 바람직한 하드 마스킹 재료에 비해 매우 높은 에칭 선택도를 제공하는 비정질 탄소로 형성된다. 보다 바람직하게는, 비정질 탄소는, 광에 상당히 투과성이 높고, 광 정렬(photo alignment)에 이용되는 광 파장을 투과시킴으로써, 그러한 정렬을 위한 추가적 개선점을 제공하는 투과성 탄소의 일 형태이다. 고도의 투과성 탄소를 형성하기 위한 성막 기술은, 그 전체가 본 명세서에 참조로 포함되어 그 일부를 이루고 있는, A. Helmbold, D. Meissner, Thin Solid Films, 283(1996) 196-203에 개시되어 있다.
제1 하드 마스크층(130)에 DARC 재료를 이용하는 것은 포토리소그래피 기술의 해상도 제한에 근접한 피치를 갖는 패턴을 형성하기에 특히 유리하다. DARC는 광 반사를 최소화함으로써 해상도를 개선시킬 수 있으므로, 포토리소그래피가 패턴의 가장자리를 형성할 수 있는 정확도를 증가시킬 수 있다. 선택적으로, 유기 BARC(bottom anti-reflective coating)(도시되지 않음)는 제1 하드 마스크층(130)에 추가하여 또는 제1 하드 마스크층(130) 대신에 광 반사를 제어하는데 마찬가지로 이용될 수 있다. 선택적인 스핀-온 반사 방지 코팅(spin-on anti-reflective coating)이 제1 하드 마스크층(130)과 층(120) 사이에 추가될 수 있다.
제2 하드 마스크층(150)은 바람직하게는 DARC(dielectric anti-reflective coating)(예를 들어, 실리콘 산질화물), 실리콘 또는 알루미늄 산화물(Al2O3)을 구비한다. 또한, 임시층(140)처럼, 추가의 마스크층(도시되지 않음)이 바람직하게는, 다수 재료에 비해 우수한 에칭 선택도로 인하여, 비정질 탄소로 형성된다.
다양한 층에 적합한 재료를 선택하는 것 외에도, 층(120 내지 150)의 두께는 바람직하게는 본 명세서에 설명된 에칭의 화학적 성질 및 프로세스 조건과의 호환성에 따라서 선택된다. 예를 들어, 하부층을 선택적으로 에칭함으로써 패턴을 상부층으로부터 하부층으로 전사할 때, 양쪽 층으로부터의 재료가 어느 정도 제거된다. 따라서, 상부층은, 그것이 패턴 전사 과정 전체에 걸쳐 없어지지 않을 정도로 충분히 두꺼운 것이 바람직하다. 하드 마스크층은, 그것의 전사 또는 제거가, 주변 재료를 노출시켜 덜 닳게 하여, 짧아질 수 있도록, 얇은 것이 유리하다.
본 실시예에서, 선택적으로 형성가능한 층(120)은, 바람직하게는 약 50㎚ 내지 300㎚ 사이 두께의, 보다 바람직하게는, 약 200㎚ 내지 250㎚ 두께 사이의 감광층이다. 제1 하드 마스크층(130)은 바람직하게는 약 10㎚ 내지 50㎚ 두께 사이, 보다 바람직하게는, 약 15㎚ 내지 30㎚ 두께 사이이다. 임시층(140)은 바람직하게는 약 100㎚ 내지 200㎚ 두께 사이, 보다 바람직하게는, 약 100㎚ 내지 150㎚ 두께 사이이다. 제2 하드 마스크층(150)은, 하부층에 대한 선택도에 따라, 바람직하게는 약 20㎚ 내지 80㎚ 두께 사이, 보다 바람직하게는, 약 50㎚ 두께이다.
본 명세서에서 논의된 다양한 층은 본 기술분야의 숙련자에게 공지되어 있는 다양한 방법에 의해 형성될 수 있다. 예를 들어, CVD(화학 기상 증착)와 같은, 다양한 기상 증착 프로세스가 하드 마스크층을 형성하는데 이용될 수 있다. 바람직하게는, 저온 화학 기상 증착 프로세스가 마스크층 상에 하드 마스크층 또는 그 밖의 임의 재료, 예를 들어, 스페이서 재료를 성막하는데 이용되며, 이 경우, 마스크층은 비정질 실리콘으로 형성된다. 그러한 저온 성막 프로세스는 유리하게도 비정질 탄소층의 화학적 또는 물리적 손상을 방지한다. 스핀-온-코팅(spin-on-coating) 프로세스가 감광층을 형성하는데 이용될 수 있다. 또한, 비정질 탄소층은 탄화수소 화합물 또는 그러한 화합물의 혼합물을 탄소 프리커서로서 이용하여 화학 기상 증착에 의해 형성될 수 있다. 예시적 프리커서로는 프로필렌, 프로핀, 프로판, 부탄, 부틸렌, 부타디엔 및 아세틸렌을 포함한다. 비정질 탄소층을 형성하기에 적당한 방법은, 그 전체가 본 명세서에 참조로 포함되어 그 일부를 이루고 있는, 2003년 6월 3일에 Fairbairn 등에게 발행된 미국특허번호 제6,573,030 B1호에 개시되어 있다. 또한, 비정질 탄소는 도핑될 수도 있다. 도핑된 비정질 탄소를 형성하기에 적당한 방법은, 그 전체가 본 명세서에 참조로 포함되어 그 일부를 이루고 있는, Yin 등의 미국특허출원 제10/652,174호에 개시되어 있다.
앞서 언급된 바와 같이, 본 실시예에서는, 마스킹 재료의 다중층에 의해 덮이는 절연층이 형성된다. 기판(110)은 절연층을 포함하고, 그 위에 마스킹층(120 내지 150)이 형성된다. 몇몇 실시예에서, 층(150)은 일차 마스크층일 수 있고, 층(140)은 임시층일 수 있으며, 층(120)은 포토레지스트층일 수 있다. 본 실시예에서, 층(150)은 에칭 스톱층 또는 CMP 스톱층이다.
바람직한 실시예에 따른 그리고 도 4 내지 도 11을 참조하는 방법의 제1 단계에서는, 스페이서들의 패턴이 피치 다중화에 의해 형성된다.
도 5를 참조하면, 형성가능한 재료 피처(124)에 의해 범위가 정해진 공간(122)을 구비하는 패턴이 형성가능한 층(120)에 형성된다. 공간(122)은, 예를 들어, 선택적으로 형성가능한 층(120)이 레티클을 통해 방사선에 노출된 다음 현상되는 포토리소그래피에 의해 형성될 수 있다. 현상된 후, 형성가능한 나머지 재료인 본 실시예에서의 포토레지스트는 (단면으로 도시된) 예시된 배선(124) 등의 마스크 피처를 형성한다.
결과적 배선(124)의 피치는 배선(124)의 폭과 이웃하는 공간(122)의 폭의 합과 같다. 이러한 배선(124) 및 공간(122)의 패턴을 이용하여 형성된 피처의 임계치수를 최소화하기 위해, 피치는 형성가능한 층(120)을 패터닝하는데 사용된 포토리소그래피 기술의 제한 또는 그에 근접한 것이 바람직하다. 예를 들어, 248㎚ 광을 이용하는 포토리소그래피의 경우, 배선(124)의 피치는 약 100㎚일 수 있다. 따라서, 피치는 포토리소그래피 기술의 최소 피치일 수도 있고, 이하에 논의되는 스페이서 패턴은 유리하게는 포토리소그래피 기술의 최소 피치 미만의 피치를 가질 수 있다.
도 5에 도시된 바와 같이, 준비 단계는 일련의 포토레지스트 배선을 생성하는 단계를 구비할 수 있다. 따라서, 포토리소그래피는 마스킹 재료의 복수의 배선을 형성하는데 이용될 수 있다. 통상의 포토리소그래피는 광자에 의해 형성가능한 것보다 작지 않은 피치를 갖는 배선을 형성할 수 있다. 그러나, 후속하는 피치 다중화는 통상의 포토리소그래피에 의해 형성가능한 것보다 작은 피치를 갖는 배선을 형성할 것이다.
도 6에 도시된 바와 같이, 공간(122)은 선택적으로 소정 치수로 먼저 넓혀지거나 좁혀질 수 있다. 예를 들어, 공간(122)은, 변경된 공간(122a) 및 배선(124a)을 형성하기 위해, 포토레지스트 배선(124)을 에칭함으로써 넓혀질 수 있다. 포토레지스트 배선(124)은 바람직하게는, 황산화물 플라즈마, 예를 들어, 예를 들어, SO2, O2, N2 및 Ar을 구비하는 플라즈마와 같은, 등방성 에칭을 이용하여 에칭된다. "등방성" 에칭이 이용되면, 에칭은 노출된 표면을 모든 방향으로부터 열화시킨다. 따라서, 배선(124a)의 모서리는 도 6에 개략적으로 도시된 것보다 실제로 덜 선명할 수 있고 잘 형성될 수 있다. 에칭의 범위는 바람직하게는, 도 9 내지 도 11에 대한 이하의 논의로부터 알 수 있는 바와 같이, 배선(124a)의 폭이 실질적으로 이후에 형성되는 스페이서(175) 사이의 소정 간격과 동일하도록 선택된다. 유리하게는, 이러한 에칭은, 배선(124a)이 그와 달리 감광층(120)을 패터닝하는데 이용되는 포토리소그래피 기술을 이용하여 가능한 것보다 좁아지도록 한다. 또한, 에칭은 배선(124)의 모서리를 평탄하게 하여, 배선의 균일성을 향상시킬 수 있다. 몇몇 실시예에서, 배선(124a) 사이의 공간은 배선(124)을 소정 사이즈로 확장함으로써 좁혀질 수 있다. 예를 들어, 추가 재료가 배선(124) 상에 성막될 수 있거나, 배선(124)은 화학적으로 반응하여 그 사이즈를 증가시키도록 더 큰 부피를 갖는 재료를 형성할 수 있다.
(변경된) 감광층(120a)에서의 패턴은 바람직하게는 스페이서 재료층(170)(도 9)의 성막을 허용하기 위해 임시층(140)으로 전사된다. 임시층(140)은 바람직하게는, 이하에 논의되는, 스페이서 재료 성막 및 에칭을 위한 프로세스 조건을 견딜 수 있는 재료로 형성된다. 스페이서 재료의 성막이 형성가능한 층(120)과 호환할 수 있는 그 밖의 실시예에서, 임시층(140)은 생략될 수 있고 스페이서 재료는 감광층(120) 자체의 광 정의 피처(124) 또는 변경된 광 정의 피처(124a) 상에 직접적으로 성막될 수 있다.
본 실시예에서, 포토레지스트보다 높은 열 저항을 갖는 것 외에도, 임시층(140)을 형성하는 재료는 바람직하게는, 스페이서(175)(도 10) 및 하부 에칭 스톱층(150)을 위한 재료에 비해 선택적으로 제거될 수 있도록 선택된다. 앞서 언급된 바와 같이, 층(140)은 바람직하게는 비정질 탄소로 형성된다.
도 7에 도시된 바와 같이, 변경된 형성가능한 층(120a)에서의 패턴은 바람직하게는 먼저 하드 마스크층(130)으로 전사된다. 이 전사는 바람직하게는, 불화탄소(fluorocarbon) 플라즈마를 이용한 에칭과 같은, 이방성 에칭을 이용하여 달성된다. 바람직한 불화탄소 플라즈마 에칭 화학물은 바람직한 DARC 재료를 에칭하기 위한 CF4, CFH3, CF2H2 및 CF3H을 포함한다.
본 실시예에서, 패턴은 상부층에서 형성된 후, 하부층으로 전사된다. 도 7에서, 층(120a 및 130)의 예시된 벽은 수직이며, 이 층들은 에칭되었다. 에칭 프로세스에서의 변경은 상부층에서의 패턴이 하부층에서 생성된 패턴에 대응하는 정확도를 바꿀 수 있다. 층에서 층으로의 패턴 전사가 일반적으로 정확한 프로세스인 것으로 개략적으로 도시되지만, 수직 벽의 경우, 그러한 정확도는 실제로 달성하기 어려울 수 있다. 따라서, 패턴 전사는 하부 패턴과 상부 패턴 사이의 일반적 대응 관계를 포함하는 것으로 의도된다. 마찬가지로, 패턴 전사는, 원래부터 패턴을 형성하는 - 예를 들어, 그 피처들을 확대 또는 수축시킴으로써 - 그 피처의 변경을 포함하는 것을 의미하는데, 이 경우, 그러한 변경이 피치를 변경하지는 못한다.
이어서, 도 8에 도시된 바와 같이, 형성가능한 층(120)에서의 패턴이 임시층(140)으로 전사된다. 임시층(140)이 탄소-기반 재료로부터 형성되면, 이 전사는 바람직하게는 SO2-함유 플라즈마, 예를 들어, SO2, O2 및 Ar을 함유하고 있는 플라즈마를 이용하여 달성된다. 바람직하게는, SO2-함유 플라즈마는 바람직한 임시층(140)의 탄소를 하드 마스크층(130) 및/또는 에칭 스톱층(150)이 에칭되는 속도보다 20배 빠른 속도로, 보다 바람직하게는, 40배 빠른 속도로 에칭할 수 있다. 적당한 SO2-함유 플라즈마는, 그 전체가 본 명세서에 참조로 포함되어 그 일부를 이루고 있는, 2004년 8월 31일에 Critical Dimension Control이라는 발명의 명칭으로 Abatchev 등에 의해 출원된 미국특허출원 제10/931,772호(대리인 문서번호 MICRON.286A; Micron Ref. No.2003-1348)에 개시되어 있다. SO2-함유 플라즈마는 임시층(140)을 에칭하는 동시에 나머지 형성가능한 층(120a)을 제거할 수도 있다. 결과적 배선(124b)은, 스페이서의 패턴(175)(도 10)이 형성될 플레이스홀더 또는 맨드럴을 구성한다.
다양한 대안의 기술 및 방법이 층 사이에서 패턴을 전사하는데 이용될 수 있다. 예를 들어, 형성가능한 층(120)에서의 원래 피처를 수축 단계로써 변경하는 대신에 또는 변경하는 이외에, 패턴은 사전 변경없이 임시층(140)으로 전사될 수 있다. 이어서, 후속적인 수축 단계가 수행되어 임시층(140)에서의 피처를 변경할 수 있다.
다음으로, 도 9에 도시된 바와 같이, 스페이서 재료의 층(170)은 바람직하게는 블랭킷 성막되어, 그것은, 하드 마스크층(130), 하드 마스크(150) 및 임시층(140)의 측벽을 포함하는, 노출 표면의 피처를 따른다. 선택적으로, 하드 마스크층(130)은 층(170)을 증착하기 전에 제거될 수 있다. 스페이서 재료는, 패턴을 하부 기판(110)으로 전사하기 위한 마스크로서 기능할 수 있거나, 그렇지 않으면, 마스크를 통해 하부 구조의 프로세싱이 형성되게 할 수 있는 임의 재료일 수 있다. 스페이서 재료는 바람직하게는: 1) 양호한 층덮힘(step coverage)으로써 성막될 수 있고; 2) 임시층(140)과 호환 가능한 온도에서 성막될 수 있으며; 3) 임시층(140) 및 임시층(140) 아래의 임의의 층에 관해 선택적으로 에칭될 수 있다. 바람직한 재료로는 실리콘 산화물 및 질화물을 들 수 있다. 스페이서 재료는 바람직하게는 화학 기상 증착 또는 원자층 성막에 의해 성막된다. 층(170)은 바람직하게는 약 20㎚ 내지 60㎚ 사이의 두께로 성막되고, 보다 바람직하게는, 약 20㎚ 내지 50㎚ 사이의 두께로 성막된다. 바람직하게는, 층덮힘은 약 80% 이상이고, 보다 바람직하게는, 약 90% 이상이다.
이어서, 도 10에 도시된 바와 같이, 스페이서층(170)이 이방성 에칭되어, 부분적으로 형성된 집적 회로(100)의 수평면(180)으로부터 스페이서 재료를 제거한다. 이러한 스페이서 에칭으로도 공지되어 있는 에칭은 산화물 스페이서 재료를 위한 HBr/Cl 플라즈마를 이용하여 수행될 수 있다. Cl2/HBr은 실리콘을 에칭하는데 이용될 수 있다. 에칭은 물리적 컴포넌트를 포함하고 바람직하게는 화학적 컴포넌트도 포함할 수 있으며, 예를 들어, Cl2, HBr 에칭과 같은, 반응성 이온 에칭(RIE)일 수 있다. 그러한 에칭은, 예를 들어, 약 300 내지 1000W 상단 전력 및 약 50 내지 250W 하단 전력의 약 7~60 mTorr 압력에서 약 0 내지 50 sccm Cl2 및 약 0 내지 200 sccm HBr이 흐르는 LAM TCP9400을 이용하여 수행될 수 있다. AME 5000 디바이스도 유사한 에칭을 달성할 수 있지만, 상이한 수단 및 설정이 요구될 수도 있다. 스페이서 에칭이 수행된 후, 그것은 배선에 관해서 효과적으로 감소된 피치를 갖는 가늘고 긴 스페이서의 패턴을 남길 수 있다.
도 11을 참조하면, 다음으로 (여전히 존재한다면) 하드 마스크층(130) 및 임시층(140)이 제거되어 프리스탠딩 스페이서(175)를 남긴다. 임시층(140)은, 예를 들어, SO2를 이용하는 에칭과 같은 황-함유 플라즈마를 이용하여 선택적으로 제거된다. 설명된 바와 같이 임시층(140)을 제거하는데 이용될 수 있는 다른 예시적 에칭은 O2 플라즈마 에칭 또는 다운스트림 마이크로파 탄소 스트립을 포함할 수 있다. 이런 식으로, 일 패턴의 피처가 제거되어 스페이서에 의해 형성된 다른 패턴을 뒤에 남긴다.
따라서, 몇몇 실시예에서, 피치-감소는 마스킹 피처를 생성하기 위해 스페이서 재료를 이용하여 수행되었다. 이런 식으로 형성된 마스킹 피처는 포토레지스트 배선보다 더 작은 피치를 가질 수 있고, 피치-감소된 공간에 의해 분리된 피치-감소된 마스킹 배선을 포함할 수 있다. 따라서, 피치 다중화가 달성되었다.
본 실시예에서, 스페이서(175)의 피치는 포토리소그래피에 의해 원래부터 형성된 포토레지스트 배선(124) 및 공간(122)(도 5) 피치의 약 절반이다. 유리하게는, 약 100㎚ 이하의 피치를 갖는 스페이서(175)가 형성될 수 있다. 피처 또는 배선(124b)의 측벽에 스페이서(175)가 형성되기 때문에, 스페이서(175)는 일반적으로, 형성가능한 층(120)에서의 피처 또는 배선(124a)의 패턴 개요에 따라, 둘레에 주변을 형성한다. 따라서, 스페이서(175)는 통상적으로, 도 13에 도시된 바와 같이, 폐루프를 형성한다.
도 12는 중간 레벨(330)을 도시한다. 레벨(330)은 ILD라고 할 수 있지만, 편의를 위해, 그것은 본질적으로 레벨로서 설명될 것이다. 레벨(330)은 도 2의 절연 재료(234)와 관련하여 상술된 특성을 갖는 절연 재료(334)로부터 형성될 수 있다. 또한, 레벨(330)은 도 4 내지 도 11에 도시된 기판(110)의 위쪽 부분에 대응할 수 있다. 하부 레벨(320)은 도 2의 레벨(220)과 관련하여 상술된 재료로부터 형성될 수 있다. 예를 들어, 도 12는 도 2에 도시된 피처(222)에 대응하는 복수의 피처(322)를 나타낸다. 트렌치(324)는, 트렌치(224)가 피처(222)를 분리하는 것처 럼, 피처(322)를 분리한다. 스페이서(175)는 바람직하게는 약 50㎚의 폭(379)을 갖는다. 폭(377)을 갖는 공간이 스페이서(175)를 분리한다. 폭(377)은 바람직하게는 약 50㎚이다.
스페이서(175)는 상부 레벨(330)에 도시된다. 스페이서는 바람직하게는 도 4 내지 도 11과 관련하여 설명된 방법 및 구성에 따라 형성된다. 그러나, 도 12의 실시예에서는, 도 11에 도시되지 않았던 추가 단계가 달성되었으며; 스페이서 패턴은 이하의 하드 마스크층(150)으로 전사되었다. 도 12는, 스페이서(175)가 유리하게는, 그들 간의 공간이 피처(322)를 직접적으로 덮도록 정렬될 수 있음을 도시한다. 따라서, 절연층은 마스킹 재료의 한개 층 또는 다중층에 의해 덮인다. 이 실시예에서, 스페이서(175) 및 대응하는 하드 마스킹 재료(150)는 마스킹 재료를 포함한다. 스페이서(175)는, 도 4 내지 도 11의 층(150)과 관련하여 설명된 특성을 가질 수 있는 하드 마스킹 재료(150)에 의해 지지된다.
도 13은 도 12의 라인 13-13을 따라 취해진 평단면도를 도시한다. 절연 재료(334)가 스페이서(175) 아래에 놓여 지지하고 있음을 알 수 있다. 스페이서(175)는, 에칭 단계가 스페이서(175)에 의해 차단된 표면을 제외한 모든 노출 표면에 영향을 미치게 하는 마스크 또는 패턴을 형성할 수 있다. 스페이서(175)는 개략적으로 도시되며 반드시 비례하여 예시될 필요는 없다. 예를 들어, 스페이서는 길이(381)를 가질 수 있다. 길이(381)는 특정한 임의 스페이서(175)의 폭(379) 또는 스페이서(175)들 간의 폭(377)보다 길다. 따라서, 스페이서(175)는 바람직하게는, 도 13에 도시될 수 있는 것과는 상이한 비율을 가진, 훨씬 더 가늘고 긴 루 프를 형성한다. 스페이서(175)는 메모리 어레이의 전체 풋프린트를 가로질러 연장할 수 있다. 스페이서(175)는 소정 아키텍처에 의해 분할될 수도 있다.
도 14A는, 제2 마스크(480)가 (예를 들어, 스핀-온 프로세스를 이용하여) 성막되어 스페이서(175)를 부분적으로 커버하도록 패터닝되었다는 것을 제외하면, 도 13과 유사한 평면도를 도시한다. 제2 마스크(480) 및 스페이서(175)가, 비록 14A의 도면에서는, 편의상 해칭(hatching)으로 도시되었지만, 단일 평면에서의 단면으로서 제2 마스크(480) 및 스페이서(175)가 도시되지는 않는다. (도 14B 참조). 제2 마스크(480)는, 이하에 설명되는 바와 같이, 일련의 콘택트 비아를 형성하는데 이용될 수 있는 윈도우(482)를 형성한다. 그러나, 몇몇 실시예에서, 가늘고 긴 스페이서는 바람직하게는 어레이의 길이를 따라 연장한다. 또한, 몇몇 실시예에서, 윈도우(482)와 같은 윈도우는 메모리 어레이의 길이를 따라 수차례 반복할 수 있다. 다음에서 논의되는 도면에서는 단 하나의 일련의 콘택트만이 예시되지만, 개시된 실시예에 따른 제2 마스크는 바람직하게는 전체 어레이를 위해 다수의 일련의 콘택트 비아를 동시에 에칭하기 위한 다수 윈도우를 포함할 것이다.
도 14A에 예시된 바와 같이, 제2 마스크(480) 및 스페이서(175) 양자는 하부 절연 재료(334)를 차폐한다. 이런 식으로, 제2 마스크(480) 및 스페이서(175)는 함께 동작하여, 2개의 중첩 패턴으로부터 효과적으로 조합 패턴 또는 마스크를 형성한다. 제2 마스크(480)에서의 윈도우(482)는 길이(483) 및 폭(481)을 갖는다. 길이(483)는 스페이서의 피치 다중화 치수에서의 다수 스페이서를 가로지르기에 충분할 정도로, 바람직하게는, 전체 어레이를 가로지르기에 충분할 정도로 길다. 도 14A의 도면에서, 피치-다중화 치수는 페이지를 가로질러 왼쪽 및 오른쪽으로 연장하는 수평 치수이다. 그러나, 윈도우(482)의 폭(481)은 도 13에 도시된 바와 같이 스페이서(175)를 구비하는 가늘고 긴 루프 중 어떤 것을 완전히 노출시키기에 충분할 정도로 넓지 않다. 바람직하게는, 폭(481)은 통상의 포토리소그래피를 통해 리소그래피적으로 형성 가능할 정도로 충분히 넓다. 바람직하게는, 윈도우(482)의 폭(481)도 길이(483)도 임계치수만큼 짧지 않다. 바람직한 실시예에서, 윈도우(482)는 (피치-다중화에 대비되는) 통상의 기술을 이용하여 완전하게 형성 가능하다. 따라서, 윈도우(482)의 폭(481)은 피치 감소되지 않은 포토리소그래피를 이용하여 형성 가능하다. 예를 들어, 바람직한 실시예에서, 폭(481)은 약 100㎚ 내지 약 200㎚의 범위에 해당된다.
제2 마스크(480)는 도 4의 선택적으로 형성가능한 층(120)에 대하여 기술된 특성을 갖는 선택적으로 형성가능한 층으로부터 형성될 수 있다. 예를 들어, 제2 마스크(480)는 바람직하게는 포토레지스트로 형성된다.
도 14A에 도시된 제2 마스크(480) 등의 마스크를 생성하기 위한 몇가지 유리한 방법은 스페이서(175) 등의 하부 마스킹 피처의 일부 위에 포토레지스트의 교차 패턴을 도포하는 단계를 포함한다. 제1 패턴의 가늘고 긴 치수가 제2 패턴의 가늘고 긴 치수와 정렬되지 않거나 평행하지 않을 때, 하나의 패턴은 제2 패턴과 "교차한다". 예를 들어, 길이(483)가 폭(481)보다 길기 때문에, 제2 마스크(480)의 패턴은 길이(483)의 치수가 "가늘고 긴" 것으로 생각될 수 있다. 그러나, 도 13의 스페이서 "루프"(175)는 길이(381)의 치수에서 더 길기 때문에(도 13), 제2 마스크(480)의 패턴은 스페이서(175)에 의해 형성된 패턴을 교차시킨다. 유리하게는, 도시된 교차 패턴은, 윈도우(482)를 통해 본 명세서에 도시된 바와 같이, 피치-감소된 마스킹 피처의 다수 부분 및 포토레지스트에 의해 커버되지 않는 인접한 피치-감소 공간을 남긴다. 또한, 윈도우(482) 내부에서, 스페이서들(175) 간의 피치-감소 공간은 노출된 하부층(334)을 남긴다. 따라서, 제2 마스크(480)는 스페이서(175)에 도포된 포토리소그래피 마스크 패턴으로서 기술될 수 있다. 윈도우(482)는 스페이서(175)의 패턴을 가로지르는 가늘고 긴 치수의 길이(483)를 갖는 제2 마스크(480) 내의 개구부로서 기술될 수 있다. 윈도우(482)의 가늘고 긴 치수는, 그것이 스페이서(175)의 가늘고 긴 치수에 대해 평행하지 않기 때문에, 스페이서를 "가로지른다". 유리하게는, 윈도우(482)의 가늘고 긴 치수가 스페이서(175)의 임계 또는 피치-감소 치수에 평행할 수 있다. 바람직하게는, 윈도우(482)의 가늘고 긴 치수는 스페이서(175)의 가늘고 긴 치수에 수직이다.
바람직한 몇몇 실시예에서, 도 13에 도시된 스페이서 패턴은 먼저 평탄화 및 반사 방지를 위해 BARC와 같은 평탄화 재료로써 코팅될 수 있다. 예를 들어, 평탄화 재료가, 스페이서 상단을 덮는 평탄면을 생성하면서, 스페이서들 간의 공간을 채울 수 있다. 이어서, 이러한 하드 마스크(도시되지 않음)는 그것의 상단에 생성된 제2 마스크(480)와 동일한 패턴의 마스크를 가질 수 있다. 하드 마스크층이 생성되면, 시간이 다가올 때, 하드 마스킹 재료를 제거하도록 여분의 에칭 단계가 요구될 수 있다. 따라서, 도 14A의 패턴은, 도시된 바와 같이, 선택적으로 형성가능한 층(480)에 의해 직접적으로 형성될 수 있거나, 제2 마스크 패턴이 중개 하드 마스크층으로 전사되어 도 14A의 패턴에 도달할 수 있다.
도 14B는 도 14A에 도시된 라인 14B-14B를 따라 취해진 단면을 도시한다. 제2 마스크(480)에서의 윈도우(482)는, 스페이서(175) 및 하부 절연 재료(334) 중 일부가 노출되도록 허용한다. 윈도우(482)의 길이(483)도 예시된다. 이 투시도는, 제2 마스크(480) 및 스페이서(175)에 의해 형성된 패턴이 조합되어 양자의 상부 패턴으로부터 유도된 하부 패턴(도 15)을 형성하는 방법도 도시한다.
제2 마스크(480) 및 스페이서(175)의 조합 패턴은 아래의 하드 마스크층으로 전사될 수 있다. 따라서, 제2 마스크(480) 및 스페이서(175)는 아래쪽 하드 마스크층의 부분을 차폐하는데 이용될 수 있다. 하드 마스크층의 미차폐 부분이 에칭 제거되면, 조합 패턴은 아래의 단일 하드 마스크층으로 효과적으로 전사되고, 그에 따라, 제2 마스크(480) 및 스페이서(175)는 기판을 에칭하기 전에 제거될 수 있다. 그러한 정렬의 한가지 이점은 에칭 동안 비아의 유효 종횡비를 감소시키는 것이다.
도 15는 절연 재료(334)에 형성된 비아(584)를 나타내는 단면도이다. 제2 마스크(480) 및 스페이서(175)는, 비아(584)가 피처(322)에 도달할 때까지, 비아(584)가 절연 재료(334)를 통해 아래로 연장하도록 하여, 에천트 재료로부터 절연 재료(334)의 부분을 보호하였다. 에칭은, 바람직하게는, 비아(584)의 측벽이 수직이 되도록 방향성 에칭 또는 이방성 에칭이다. 절연 재료(334)는, 예를 들어, BPSG, TEOS, 또는 SiO2를 포함할 수 있다. 바람직하게는, 비아(584)를 생성하는데 이용되는 에천트 재료는 선택적이고 피처(322)에서 중지한다.
비아(584)는 바람직하게는 금속과 같은 전도성 재료를 수신하도록 구성된다. 또한, 비아(584)는 바람직하게는, 피처(322)에 의해 표현되는 트랜지스터 소스 영역과 같은 하부 피처를 상부 레벨의 다른 컴포넌트(예를 들어, 비트 라인들)와 접속시키는 전도성 콘택트의 형성을 허용하도록 배치된다. 따라서, 비아(584)는 유리하게는, 피처(322)가 하부 레벨(320)에 이미 형성된 후에 중간 레벨(330)에 형성될 수 있다. 중간 레벨은 임의 절연 재료로부터 형성될 수 있다.
본 실시예에서, 비아(584)는, 스페이서 및 제2 마스크(480)가 제거되기 전에 레벨(330)에서 형성되었다. 그러나, 몇몇 실시예에서, 제2 패턴은 에칭 이전에 하드 마스크층으로 전사될 수 있다. 또한, 양자의 패턴은 에칭 이전에 아래의 하드 마스크 상에 통합될 수 있다. 따라서, 바람직한 제2 마스크 및 스페이서의 레지스트는 제거될 수 있고, 하드 마스크는 비아 에칭을 패터닝하는데 이용될 수 있다.
도 16은 교번 패턴에서의 비아(584) 및 절연 재료(334)의 단면도이다. 스페이서(175) 및 제2 마스크(480)는 제거되었다. 따라서, 위에서 보면, 비아(584)는, 도 18B로부터 더욱 잘 이해될 수 있는 바와 같이, 절연 재료(334)에 가늘고 긴 슬롯 또는 캐비티를 형성한다. 슬롯은 일반적으로, 이제는 제거된 가늘고 긴 스페이서의 패턴에 평행한 차원으로 연장한다. 통상의 리소그래피가 이용되어 그 치수를 형성하였기 때문에, 슬롯은 그 차원으로 연장한다. 각 슬롯의 하부에는, 비아(584)가 채워지기 전에 대응하는 비아(584)를 통해 노출되는 피처(322)가 위치한다.
수반된 화학물에 따라, 스페이서(175) 및 제2 마스크(480)는 비아 에칭 중 또는 그 이후에 제거될 수 있다. 예를 들어, 포토레지스트는 통상의 박리제 또는 산소-기반 플라즈마에 의해 박리될 수 있다. 나머지 마스킹 재료는 선택적 에칭 및/또는 화학 기계 연마(CMP)에 의해 제거될 수 있다. 몇몇 실시예에서는, 포토레지스트 및 다른 마스킹 재료를 동일한 단계에서 제거하는 것이 바람직하다. 비아는, CMP 에칭 또는 건식 에칭에 의해 평탄화될 수 있는 도전성 재료로써 채워질 수 있다. CMP가 이용된다면, 하드 마스크층(150)은 CMP 스톱으로서 기능할 수 있다.
도 17은 비아(584)가 콘택트 재료(732)로 채워진 후에 도 16에 도시된 구조를 도시한다. 바람직하게는, 콘택트 재료(732)는 비아(584)를 완전하게 충전한다. 콘택트 재료(732)는 통상적으로 비아(584)를 오버플로우하여 중간 레벨(330) 위쪽에 과잉층(740)을 형성한다. 콘택트 재료(732)는 임의의 전도성 재료일 수 있다. 바람직한 실시예에서, 콘택트 재료(732)는 도핑된 폴리실리콘이다. 몇몇 실시예에서, 콘택트 재료는 텅스텐, 구리, 또는 알루미늄과 같은 도전성 금속 또는, 합금, 금속 실리사이드 등과 같은, 금속 화합물일 수 있다. 콘택트 재료는 대체로 다중층을 포함한다. 예를 들어, 티타늄 접착층, 금속 질화물 장벽층, 및 금속 충전층 모두가 조합하여 이용될 수도 있다. 그러한 배선(liner) 및 충전(filler)의 도전성 재료는, 재료에 따라, 다양한 방법 중 어떤 것에 의해서도 성막될 수 있다. 그러한 방법은, CVD, ALD, PVD, 전기 도금 및, 선택적 CVD와 같은, 관련된 선택적 프로세스를 포함한다.
도 18A는 오버플로우 콘택트 재료(740)가 에칭 제거된 후의 복수의 콘택트(732)의 단면도를 도시한다. 콘택트(732)는 일대일 정렬로 피처(322)와 함께 정 렬되는 것이 유리하다. 콘택트(732)가 스페이서 프로세스를 이용하여 형성되었기 때문에, 그것의 임계치수는 피처(322)의 임계치수와 호환 가능하다.
도 18B는 콘택트(732)의 평단면도를 도시한다. 이 도면이 도시하는 바와 같이, 콘택트(732)는 서로 평행하게, 행으로 형성되는 것이 유리하다. 콘택트(732)는 상술된 가늘고 긴 슬롯 또는 캐비티에 형성된다. 따라서, 콘택트(732)는 가늘고 긴 도전성 피처로서 설명될 수 있다. 앞서 설명된 상세한 설명으로부터 명백한 바와 같이, 각 콘택트(732)의 폭(833)은 스페이서(175)(도 12)를 이용하여 형성된 스페이서 패턴의 해상도에 의해 부분적으로 판정되는 것이 유리하다. 또한, 각 콘택트(732)의 길이(881)는 포토레지스트 등의 통상의 선택적으로 형성가능한 재료를 이용하여 형성된 패턴의 해상도에 의해 부분적으로 판정되는 것이 유리하다.
도 19는 단면으로 도시된 집적 회로의 일부를 도시한다. 레벨(320 및 840)에서, 집적 회로의 도시된 특징은 도 2를 참조하여 상술된 것과 마찬가지이다. 그러나, 도 2의 콘택트(232)와 달리, 콘택트(732)는, 이하에 부연되는 바와 같이, 피처(322) 및 위의 비트 또는 디지트 라인(842)의 피치를 정합한다.
도 19를 참조하면, 하부 기판 레벨(320)에서, 피처(322) 및 트렌치(324)는 바람직하게는 도 2 및 도 12 내지 도 17의 피처(222 및 322)에 대하여 설명된 특징을 갖는 것이 유리하다.
도 19를 더 참조하면, 상부 레벨(840)은 비트 또는 디지트 라인(842)을 포함할 수 있다. 이 배선(842)은 바람직하게는 도 2의 배선(242)의 특징을 갖는다. 마찬가지로, 배선(842) 및 갭(844)의 폭(843 및 845)은, 도 2에서 설명된, 폭(243 및 245)의 특징을 갖는다. 또한, 두께(841)는 도 2에서 상술되고 예시된 두께(241)의 특징을 가질 수 있다.
도 19를 더 참조하면, 중간 레벨(330)은 하부 레벨(320)과 상부 레벨(840) 사이에 배치된다. 유리하게는, 중간 레벨(330)은 1㎛ 미만의 두께(831)를 가질 수 있다. 바람직하게는, 레벨(330)은 100㎚와 700㎚ 사이의 두께(831)를 갖는다. 바람직한 실시예에서, 레벨(330)은 약 500㎚의 두께(831)를 갖는다.
중간 레벨(330)은 콘택트(732) 및 절연 재료(834)를 포함한다. 도 2에서의 실시예와는 반대로, 콘택트(732)는 바람직하게는, 콘택트(732)가 그것의 하부 말단에서 그 상부 말단과 거의 동일한 폭을 가지면서, 점점 가늘어지지 않는다. 또한, 도 19의 콘택트(732)는 더 얇다. 예를 들어, 콘택트(732)의 상단에서의 폭(837)은 폭(237)보다 작다. 실제로, 상단에서의 폭(837)은 콘택트(732)의 하단에서의 폭(833)과 거의 동일하다. 콘택트(732)는, 도시된 단면의 평면을 가로지르는 치수에서 보다 길고, 그에 따라, 단면은 콘택트(732)의 임계치수를 예시한다.
유리하게는, 콘택트(732)는, 스페이서 기술을 이용하여 하나의 치수에서의 피처-밀도를 증가시키는 피치-다중화 프로세스를 이용하여 형성된다. 따라서, 콘택트(732)는 피처(322)와 동일한 피치 폭을 갖는다. 도 19의 단면에서, 예시된 5개 피처(322) 모두는 대응하는 콘택트(732)와 접촉한다. 사실상, 콘택트(732)는 피처(322) 및 위의 비트 또는 디지트 라인(842) 양자의 그것과 유사한 간격을 갖는다.
몇몇 실시예에서, 콘택트(732)는 상이한 구성을 가질 수 있다. 예를 들어, 피처는, 도시된 콘택트(732)보다 덜 선명한 모서리를 가질 수도 있다. 또한, 콘택트(732)의 비율, 형태, 간격, 높이, 폭 및 윤곽이 도 19에서의 도시와는 다를 수 있다.
바람직한 실시예에서, 콘택트(732)는 폴리실리콘 플러그이다. 유리한 실시예에서, 콘택트(732)는 메모리 어레이의 소자를 접속시키지만; 그러한 콘택트는 임의의 전기 디바이스 또는 컴포넌트의 부분을 임의의 다른 전기 디바이스 또는 컴포넌트에 접속시킬 수도 있다.
또한, 콘택트(732)는 바람직하게는 그것의 하부 말단에서 120㎚ 미만의 폭(833)을 갖는다. 보다 바람직하게는, 폭(833)은 70㎚ 미만이다. 보다 더 바람직하게는, 폭(833)은 약 50㎚이다. 미래에는, 폭(833)이 50㎚ 미만으로 감소될 수 있다.
상술된 바와 같이, 콘택트(732)는 바람직하게는 하나의 치수에서 피치 다중화되었던 반면, 다른 치수에서는, 콘택트 사이즈(732)가 포토리소그래피를 통해 형성되어, 더 가늘고 길다. 또한, 앞서 설명한 바와 같이, 그러한 콘택트는 바람직하게는 피치-다중화 패턴의 형성; 통상의 포토리소그래피 프로세스를 통한 윈도우의 생성; 피치-다중화 패턴상에서의 윈도우의 중첩; 및 그 중첩으로부터 발생되는 조합 마스크를 통한 콘택트 비아의 에칭을 통해 형성된다.
또한, 본 명세서에서 논의된 원리 및 이점은, 상이한 임계치수를 갖는 2 이상의 마스크 패턴이 조합되어 콘택트와 같은 회로 피처를 형성하는 다양한 상황에 적용 가능하다.
따라서, 당업자라면, 본 발명의 범위로부터 벗어나지 않고도, 상술된 방법 및 구조에 대한 다양한 다른 생략, 추가 및 변경이 이루어질 수도 있음을 인식할 것이다. 그러한 모든 수정 및 변경은, 첨부 청구범위에 의해 한정된 바와 같이, 본 발명의 범위에 포함되도록 의도된 것이다.

Claims (35)

  1. 집적 회로에서의 도전성 피처(conductive feature)들을 제조하는 방법으로서,
    복수의 이격된 도전성 영역들을 제공하는 단계 - 상기 복수의 도전성 영역들을 제공하는 단계는 피치 다중 배선을 형성하는 피치 다중을 수행하는 단계를 포함하고, 상기 도전성 영역은 피치 다중 배선임 -;
    상기 도전성 영역에 걸쳐서 절연층을 제공하는 단계;
    포토리소그래피를 이용하여 상기 절연층 위를 덮는 마스킹 재료에 복수의 배선을 형성하는 단계 - 상기 배선들은 피치를 가짐 -;
    상기 배선 상에 스페이서 재료를 도포하는 단계;
    스페이서 에칭을 수행하여 상기 배선들에 대해 감소된 피치를 갖는 스페이서들의 패턴을 생성하는 단계 - 상기 스페이서들은 스페이서 축을 따라 연장함 -;
    상기 스페이서들의 패턴에 개구부를 갖는 포토리소그래피 마스크 패턴을 도포하는 단계 - 상기 개구부는 상기 스페이서 축을 가로지르는 개구 축을 따라 연장되고, 상기 개구부의 폭은 200nm 이하임 -;
    상기 마스크 패턴 또는 상기 스페이서들의 패턴 중 어느 하나에 의해 마스크되지 않는 상기 절연층의 부분들을 에칭 제거하여, 상기 절연층에 콘택트 비아들을 생성하는 단계 - 상기 콘택트 비아들은 상기 피치 다중 배선들과 동일한 피치를 가짐 -;
    상기 콘택트 비아들을 도전성 재료로 채워 도전성 피처를 생성하는 단계 - 상기 도전성 피처는 상기 도전성 영역을 도전성으로 접촉함 -; 및
    상기 마스킹 및 스페이서 재료들을 선택적으로 제거하는 단계
    를 포함하는 도전성 피처 제조 방법.
  2. 제1항에 있어서,
    상기 에칭 제거하는 단계는, 상기 콘택트 비아들이 일반적으로 상기 스페이서 축에 평행한 차원(dimension)으로 연장하도록 하는 단계를 포함하고, 상기 도전성 피처는 그에 따라 상기 스페이서 축에 평행한 축을 따라 연장하는 도전성 피처 제조 방법.
  3. 제1항에 있어서,
    상기 포토리소그래피를 이용하여 상기 마스킹 재료에 상기 복수의 배선을 형성하는 단계는,
    포토레지스트에 제1 복수의 배선을 형성하는 단계; 및
    상기 제1의 복수의 배선의 패턴을 상기 마스킹 재료에 전사하는 단계를 포함하는 도전성 피처 제조 방법.
  4. 제1항에 있어서,
    상기 콘택트 비아들을 채우는 단계는, 메모리 어레이에 비트 라인 콘택트들을 형성하는 단계를 포함하는 도전성 피처 제조 방법.
  5. 제1항에 있어서,
    상기 콘택트 비아들을 채우는 단계는, NAND 플래시 메모리에 콘택트들을 형성하는 단계를 포함하는 도전성 피처 제조 방법.
  6. 제1항에 있어서,
    포토리소그래피를 이용하는 단계는, 포토레지스트에 패턴을 형성하는 단계 및 상기 패턴들을 하드 마스크를 포함하는 상기 마스킹 재료에 전사하는 단계를 포함하는 도전성 피처 제조 방법.
  7. 제6항에 있어서,
    포토리소그래피를 이용하는 단계는, 포토레지스트에 패턴을 형성하는 단계 및 상기 패턴들을 유전체 반사 방지 코팅을 포함하는 상기 하드 마스크로 전사하는 단계를 포함하는 도전성 피처 제조 방법.
  8. 제6항에 있어서,
    포토리소그래피를 이용하는 단계는, 포토레지스트에 패턴들을 형성하는 단계 및 상기 패턴들을 실리콘이 풍부한 실리콘 산질화물을 포함하는 상기 하드 마스크로 전사하는 단계를 포함하는 도전성 피처 제조 방법.
  9. 제1항에 있어서,
    포토리소그래피를 이용하는 단계는, 포토레지스트에 패턴들을 형성하는 단계 및 상기 패턴들을 비정질 탄소를 포함하는 상기 마스킹 재료에 전사하는 단계를 포함하는 도전성 피처 제조 방법.
  10. 제1항에 있어서,
    상기 스페이서들의 패턴에 도포하는 단계는, 상기 포토리소그래피 마스크 패턴에 하나보다 많은 개구부를 제공하여, 다수 행의 콘택트 비아들의 생성을 유도하는 단계를 포함하는 도전성 피처 제조 방법.
  11. 제1항에 있어서,
    상기 스페이서 재료를 도포하는 단계 전에 상기 복수의 배선의 폭을 넓히거나 좁히는 단계를 더 포함하는 도전성 피처 제조 방법.
  12. 제9항에 있어서,
    부분들을 에칭 제거하는 단계는, 상기 콘택트 비아들의 패턴을 상기 절연층으로 전사하는 단계 전에 상기 비정질 탄소를 포함하는 마스킹 재료의 부분들을 에칭 제거하는 단계를 포함하는 도전성 피처 제조 방법.
  13. 제12항에 있어서,
    상기 콘택트 비아들의 패턴을 상기 절연층으로 전사하는 단계는, 절연 재료로 전사하는 단계를 포함하는 도전성 피처 제조 방법.
  14. 제1항에 있어서,
    상기 스페이서들의 패턴을 도포하는 단계는, 상기 개구부 축을 따라 적어도 200㎚의 길이를 갖는 개구부를 제공하는 단계를 포함하는 도전성 피처 제조 방법.
  15. 제1항에 있어서,
    상기 콘택트 비아들을 채우는 단계는, 상기 도전성 피처들을 메모리 어레이에서의 비트 라인 콘택트로서 형성하는 단계를 포함하는 도전성 피처 제조 방법.
  16. 제1항에 있어서,
    상기 콘택트 비아들을 채우는 단계는, 상기 도전성 피처들을 NAND 플래시 메모리에서 이용하도록 구성된 전기 콘택트로서 형성하는 단계를 포함하는 도전성 피처 제조 방법.
  17. 제1항에 있어서,
    상기 콘택트 비아들을 채우는 단계는, 상기 도전성 피처를 메모리 어레이 내에 형성된 전기 콘택트로서 형성하는 단계를 포함하는 도전성 피처 제조 방법.
  18. 제1항에 있어서,
    부분을 에칭 제거하는 단계는, 상기 스페이서들의 패턴과 중첩하는 상기 포토리소그래피 마스크 패턴으로부터 포토레지스트를 남기는 단계를 포함하는 도전성 피처 제조 방법.
  19. 제1항에 있어서,
    상기 콘택트 비아들을 채우는 단계는, 70㎚ 미만의 임계치수로 상기 도전성 피처를 형성하는 단계를 포함하는 도전성 피처 제조 방법.
  20. 제1항에 있어서,
    상기 스페이서들의 패턴에 도포하는 단계는 상기 포토리소그래피 마스크 패턴에 가늘고 긴 상기 스페이서 축을 가로지르지 않는 비교차축(non-crossing axis)을 갖는 상기 개구부를 제공하는 단계를 더 포함하며, 상기 개구부는 그것의 비교차축을 따라 적어도 150㎚의 폭을 가지는 도전성 피처 제조 방법.
  21. 컴퓨터 메모리 어레이로서,
    피치 다중 피쳐들로 구성된 일련의 트랜지스터들;
    상기 트랜지스터들을 덮는 일련의 비트 라인들; 및
    상기 트랜지스터들과 상기 비트 라인들 간의 일련의 콘택트들 - 상기 콘택트들은 피치 다중화에 의해 형성되는 하나의 치수와 통상의 포토리소그래피에 의해 형성되는 다른 치수를 가지고, 상기 콘택트들의 피치는 상기 트랜지스터들의 피치와 동일함 -
    을 포함하는 컴퓨터 메모리 어레이.
  22. 제21항에 있어서,
    상기 트랜지스터들은 70㎚ 미만의 폭을 갖는 컴퓨터 메모리 어레이.
  23. 제21항에 있어서,
    상기 트랜지스터들은 50㎚의 폭을 갖는 컴퓨터 메모리 어레이.
  24. 제21항에 있어서,
    상기 비트 라인들은 70㎚ 미만의 폭을 갖는 컴퓨터 메모리 어레이.
  25. 제21항에 있어서,
    상기 비트 라인들은 50㎚의 폭을 갖는 컴퓨터 메모리 어레이.
  26. 제21항에 있어서,
    상기 콘택트들은 70㎚ 미만의 폭을 갖는 컴퓨터 메모리 어레이.
  27. 제21항에 있어서,
    상기 콘택트들은 50㎚의 폭을 갖는 컴퓨터 메모리 어레이.
  28. 제21항에 있어서,
    상기 콘택트들은 상기 트랜지스터들의 임계치수와 동일한 폭을 갖는 컴퓨터 메모리 어레이.
  29. 제21항에 있어서,
    상기 콘택트들은 상기 비트 라인들의 임계치수와 동일한 폭을 갖는 컴퓨터 메모리 어레이.
  30. 제21항에 있어서,
    상기 콘택트들은 정렬된 다수 열의 콘택트들을 포함하는 컴퓨터 메모리 어레이.
  31. 제21항에 있어서,
    상기 콘택트들은 100㎚보다 큰 길이를 갖는 컴퓨터 메모리 어레이.
  32. 제21항에 있어서,
    상기 콘택트들은 200㎚의 길이를 갖는 컴퓨터 메모리 어레이.
  33. 집적 회로로서,
    피치 다중 피쳐들로 구성되고, 피치 폭을 갖는 다중 트랜지스터들;
    피치 폭을 갖는 다중 상부 디지트 라인들; 및
    상기 트랜지스터들과 상기 디지트 라인들 간에 수직으로 연장하는 다중 전기 콘택트들 - 상기 콘택트들은 상기 트랜지스터들 및 디지트 라인들의 상기 피치 폭과 동일한 피치 폭을 갖고, 상기 전기 콘택트들은 피치 다중화에 의해 형성되는 폭과 포토리소그래피에 의해 형성되는 길이를 가지고, 상기 콘택트들의 피치는 상기 트랜지스터들의 피치와 동일함 -
    을 포함하는 집적 회로.
  34. 삭제
  35. 제33항에 있어서,
    상기 전기 콘택트들은 다수 행으로 정렬되는 집적 회로.
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