CN101292327B - 形成间距倍增接点的方法 - Google Patents

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Abstract

本发明揭示形成用于集成电路中的导电和/或半导电元件的方法。可与间距减小技术组合使用各种图案转移和蚀刻步骤，以产生密集堆积的元件。所述元件可在一个方向上具有减小的间距而在另一方向上具有较宽的间距。举例来说，可与间距减小技术组合使用常规光刻步骤，以形成例如位线接点的伸长、间距减小的元件。

Description

形成间距倍增接点的方法
技术领域
本发明大体上涉及集成电路制造、用于制造计算机存储器的技术和遮蔽技术。
背景技术
由于许多因素，包括现代电子器件中对增强的便携性、计算能力、存储器容量和能效的需求，集成电路的大小正不断减小。为促进此大小的减小，研究延伸到减小集成电路的组成元件的大小。所述组成元件的实例包括电容器、电接点、互连线和其它电装置。举例来说，在例如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、铁电式(FE)存储器、电子可擦除可编程只读存储器(EEPROM)、快闪存储器等的存储器电路或装置中，减小元件尺寸的趋势是显然的。
举例来说，与非(NAND)快闪存储器芯片通常包含上百万个称为存储器单元的相同电路元件，其排列在具有相关联的逻辑电路的多个阵列中。每一存储器单元常规地存储一个位的信息，但是多层单元装置可每单元存储一个以上的位。在存储器单元的最一般形式中，存储器单元通常由两个电装置组成：存储电容器和存取场效应晶体管。每一存储器单元是可存储一个位(二进制数字)的数据的可寻址位置。可经由所述晶体管将一位写入到单元，且通过从参考电极侧感应存储电极上的电荷而读取所述位。通过减小组成电装置、使其连接的导线和在其之间载运电荷的导电接点的大小，可减小并入这些元件的存储器装置的大小。可通过将更多存储器单元配备在存储器装置中而增大存储容量和电路速度。
元件大小的持续减小对用于形成元件的技术提出日益增大的需求。举例而言，通常用光刻在衬底上图案化元件。可使用间距的概念来描述这些元件的大小。间距是两个相邻元件中的相同点之间的距离。这些元件通常由邻近元件之间的空间界定，所述空间可由例如绝缘体的材料填充。结果，当相邻元件是重复或周期性图案的一部分时(例如可能在元件阵列中发生)，可将间距看作所述元件的宽度与使所述元件与相邻元件隔开的空间的宽度的和。
某些光阻材料仅回应某些波长的光。可使用的一个常见波长范围位于紫外线(UV)范围中。因为许多光阻材料选择性地回应特定波长，所以光刻技术每一者具有最小间距，低于所述最小间距，特定光刻技术便不能可靠地形成元件。此最小间距通常由可用于所述技术的光的波长来决定。因此，光刻技术的最小间距可限制元件大小的减小。
间距倍增(或间距加倍或间距减小)可扩展光刻技术的能力以允许形成更密集排列的元件。在图1A到1F中说明且在颁发给劳瑞(Lowrey)等人的第5,328,810号美国专利中描述了此方法，所述专利的全部揭示内容以引用方式并入本文中且构成本说明书的一部分。为方便起见，此处也将简要概述所述方法。
参看图1A，首先使用光刻在覆盖消耗性材料层20和衬底30的光阻剂层中形成线10的图案。图1中所示的层全部以横截面示意性地展示。如图1B中所示，接着通过蚀刻步骤(优选为各向异性的)将图案转移到层20而形成占位符或心轴40。如果所述蚀刻是各向异性的，则心轴如图所示具有近似垂直的侧面。如图1C中所示，可剥离光阻剂线10且可各向同性地蚀刻心轴40以增大相邻心轴40之间的距离。或者可在转移之前对抗蚀剂执行此各向同性蚀刻(或收缩步骤)。如图1D中所示，随后在心轴40上沉积间隔物材料层50。接着通过以定向(或各向异性)间隔物蚀刻优先从水平表面70和80蚀刻间隔物材料而在心轴40的侧面上形成间隔物60(意即，从另一材料的侧壁延伸或最初形成为从另一材料的侧壁延伸的材料)。在图1E中展示这些间隔物。接着移除剩余心轴40，在衬底30上仅留下间隔物60。如图1F中所示，间隔物60一起充当用于图案化的掩膜。因此，在给定间距原先包括界定一个元件和一个空间的图案的情况下，相同宽度现在包括由间隔物60界定的两个元件和两个空间。结果，通过此“间距倍增”技术有效减小使用光刻技术可能实现的最小元件大小。
虽然在上述实例中间距实际上减半，但此间距的减小常规地称为间距“加倍”，或更一般而言称为间距“倍增”。也就是说，以某一因数常规地“倍增”间距实际上涉及以此因数减小间距。实际上，“间距倍增”通过减小间距而增大元件密度。因此间距具有至少两个含义：重复图案中的相同元件之间的线性间隔；和每段线性距离的元件的密度或数目。本文中保留常规术语。
掩膜方案或电路设计的临界尺寸(CD)是方案的最小元件尺寸或在所述设计或方案中存在的最小元件的最小宽度的测量值。由于例如集成电路的不同部分中的临界尺寸的几何复杂性和不同要求的因素，通常将并非把集成电路的所有元件间距倍增。此外，间距倍增相对于常规光刻需要许多额外步骤，所述额外步骤可涉及相当大的额外费用。然而，如果将集成电路的某些元件间距倍增，则如果与那些元件介接的连接元件未也间距倍增，则将是不便的。因此，有利地，经配置以彼此接触的元件具有类似尺寸。此种类似尺寸可允许集成电路上的更小或更多的有效操作单元，因而增大元件密度且减小芯片大小。
经由绝缘材料形成接点以在下伏电路层与上覆电路层之间形成电连接的常规方法尚不允许接点元件的密度匹配意图由那些接点元件连接的元件的密度。因此，需要形成可匹配意图由那些接点元件连接的元件的密度的具有减小的尺寸的接点的方法，尤其在已使用间距倍增以形成待连接的元件的情况下。
此外，需要减小集成电路的大小和增大计算机芯片上的电装置阵列的可操作密度。因此，存在对形成微小元件的改良方法、增大元件密度的改良方法、将生产更有效阵列的方法和将提供更密集阵列而不损害元件分辨率的技术的需要。
发明内容
在某些实施例中，揭示一种在集成电路中制造导电元件的方法。举例来说，所述方法可包括：使用光刻在掩膜材料中形成多个线，所述线具有间距；在线上施加间隔物材料；执行间隔物蚀刻以产生具有相对于线减小的间距的间隔物图案，所述间隔物沿着间隔物轴延伸；向间隔物图案施加具有开口的光刻掩膜图案，所述开口具有与伸长的间隔物轴交叉的伸长轴；蚀刻掉下伏层的未由掩膜图案或间隔物图案遮蔽的部分以在下伏层中产生槽；用导电材料填充所述槽，以产生导电元件；和选择性地移除遮蔽和间隔物材料。
在某些实施例中，本发明包含一种形成电接点的方法。此种接点可通过提供由多层遮蔽材料覆盖的绝缘层而形成。接着可在遮蔽材料中形成一系列可选择性界定的线，其中所述线具有图案。接着可使用间隔物材料对线执行间距减小以形成间距减小的遮蔽线，所述遮蔽线沿间隔物轴伸长。因此可由间距减小的空间隔开每一间距减小的遮蔽线。接着可施加与遮蔽元件的一部分交叉的第二光阻剂图案。所述第二图案可具有窗口，所述窗口留下未由光阻剂覆盖的间距减小的遮蔽线和邻近的间距减小的空间的多个部分。所述窗口可具有不平行于间距减小的遮蔽线的伸长轴的伸长轴。接着可经由(部分地由间距减小的空间界定的)第三图案蚀刻绝缘层，以在绝缘层中形成接触通孔。接触通孔可由导电材料填充以形成电接点。
在某些实施例中，本发明包含一种形成集成电路的伸长通孔的方法。所述方法可包括在下伏层上沉积至少一层遮蔽材料。所述方法还可包括使用常规光刻在遮蔽材料层中形成第一组线。可形成间距减小的间隔物线，其沿平行于所述第一组线的轴伸长，且间隔物线可产生第一图案。也可使用常规光刻在覆盖间距减小的线的层中形成第二图案。第二图案可具有开口，且所述开口沿平行于间距减小的线的伸长轴的轴可具有第一宽度。此外，可不使用间距减小技术而界定所述第一宽度。接着，经由由两个图案的重叠界定的经组合的图案来蚀刻绝缘层以在下伏层中形成接触通孔。
在某些实施例中，本发明包含一种制造集成电路的方法。所述方法可包括铺设材料以形成绝缘层、覆盖所述绝缘层的临时层和覆盖所述临时层的第一可选择性界定的层。可在所述层中形成对应于第一可选择性界定的层中的第一图案的元件。可将第一图案转移到临时层，且可在临时层中的元件的侧壁上形成间隔物。可移除临时层的元件且留下对应于第二图案的间隔物。此外，可在间隔物上施加第二可选择性界定的层，且可在第二可选择性界定的层中形成对应于第三图案的元件。接着，可在由第二和第三图案中的空间暴露的下伏层中蚀刻孔。在形成孔后，可将导电材料插入孔中，使得导电材料形成电路元件，每一元件具有长度和宽度，其中所述宽度由第二图案的分辨率决定，且所述长度由所述第三图案的分辨率决定。
在某些实施例中，本发明可包含一种计算机存储器阵列，其包含：一系列晶体管；覆盖所述晶体管的一系列位线；和晶体管与位线之间的一系列接点。所述接点可在一个尺寸上具有减小的间距且具有可由常规光刻界定的另一尺寸。
在某些实施例中，本发明可包含一种集成电路，其包含：具有间距宽度的多个晶体管；具有间距宽度的多个上覆数字线；和在晶体管与数字线之间垂直延伸的多个电接点，所述接点可具有接近晶体管和数字线的间距宽度的间距宽度。
附图说明
通过具体实施方式和附图将更好地理解本发明，附图用以说明而不是限制本发明，且其中：
图1A到1F为根据如上所述的现有技术间距倍增方法形成的掩膜线的示意性横截面侧视图。
图2为使用交错的接点以与间距倍增的晶体管阵列形成介接的集成电路的一部分的示意性横截面侧视图。
图3为展示交错的接点的布局的沿图2的集成电路的线3-3获得的截面的示意性横截面平面图。
图4为用于形成集成电路的遮蔽和衬底层的示意性横截面侧视图。
图5展示在光刻图案化上覆抗蚀剂层之后的图4的结构。
图6展示在受控各向同性抗蚀剂收缩步骤之后的图5的结构。
图7展示在将图案转移到硬掩膜层之后的图6的结构。
图8展示在将图案转移到临时层(例如，可移除硬掩膜层)之后的图7的结构。
图9展示在毯式沉积间隔物材料之后的图8的结构。
图10展示在间隔物蚀刻之后的图9的结构。
图11展示在移除剩余临时(例如，可移除硬掩膜)层、留下独立式间隔物之后的图10的结构。
图12为用以在形成间隔物之后形成集成电路的多层的示意性横截面侧视图。
图13为沿图12的部分形成的集成电路的线13-13获得的示意性横截面平面图。
图14A为在已施加掩膜之后的图13的集成电路的示意性横截面平面图。
图14B为沿图14A的部分形成的集成电路的线14B-14B获得的示意性横截面侧视图。
图15展示在已形成接触通孔之后的图14B的结构。
图16展示在移除间隔物和上覆掩膜材料之后的图15的结构。
图17展示在已使用接点材料填充接触通孔之后的图16的结构。
图18A展示在已蚀刻掉溢出接点材料、留下经隔离的接点之后的图17的结构。
图18B为沿图18A的线18B-18B获得的示意性横截面平面图。
图19展示形成在由图4到18B的工艺形成的接点之上且与其接触的位线之后的图18A的结构。
具体实施方式
参看图2，以横截面展示集成电路的一部分。在下伏衬底层220中，元件222经形成而向上延伸。在某些实施例中，元件222逐渐变细，使得元件222在其上端具有的横截面比其在其底端具有的横截面细。此逐渐变细的形状可能是以横向蚀刻分量进行蚀刻步骤的结果，原因在于元件的上部暴露于蚀刻化学物质的时间周期比下部更长。元件222在进入和离开纸面的尺寸上有利地是较长的，使得元件222的临界尺寸在X尺寸和Y尺寸上是不同的。晶体管柱状物(Transistor pillar)(未图示)优选突出于由其它位置处的元件界定的隆起上。2004年12月13日申请且转让给微米有限公司(Micron，Inc.)的颁发给海勒(Haller)的第11/010,752号美国专利申请案(代理人案号MICRON.288A；微米参考号2003-1333)、2004年9月2日申请且转让给微米有限公司的第10/934,621号美国专利申请案(代理人案号MICRON.297A；微米参考号2003-1292)、和2004年9月1日申请且转让给微米有限公司的第10/933,062号美国专利申请案(代理人案号MICRON.299A；微米参考号2004-0398)提供用于在集成电路中配置晶体管柱状物的示范性方法，所述专利申请案以引用方式并入本文中且构成本说明书的一部分。此外，举例来说，在2004年8月19日申请且转让给微米有限公司的第10/922,583号美国专利申请案(代理人案号MICRON.290A；微米参考号2003-1476)中描述用于形成例如元件222的元件的优选方法，所述专利申请案的揭示内容以引用方式并入本文中且构成本说明书的一部分。有利地，可使用如(例如)′752、′621和′062申请案中揭示的使用硬掩膜间隔物以增大元件密度且减小临界尺寸的间距倍增工艺来形成元件222。
在某些实施例中，元件222可具有不同配置。举例而言，与所说明的元件222的角相比，元件可具有较不锐利地界定的角。此外，元件222的比例、形状、间隔、高度、宽度和轮廓可不同于图2中的说明。元件222可包含一个或多个晶体管、二极管、电容器、导线、或非(NOR)逻辑阵列、与非逻辑阵列、栅极、源极、漏极、到上述任一者的接点等的部分。在某些实施例中，元件222是由包含半导电材料的衬底材料形成。举例而言，所述半导电材料可为硅、硅锗化合物或III-V材料。在所说明的实施例中，元件222由硅形成且界定存储器阵列的晶体管的有效区域。
此外，元件222优选在其上端具有小于120纳米(nm)的宽度223。更优选地，宽度223可小于70nm。更优选地，宽度223可为约60nm。将来，宽度223可为约50nm或小于50nm。
元件222由优选由绝缘材料填充的沟槽224隔开。所述沟槽224可使用浅沟槽形成技术而形成。在上文并入本文中的′752、′621和′062申请案中描述用于形成沟槽224的优选方法。垂直于所说明的沟槽224的额外的更浅沟槽可沿有效区域的脊或元件222在不同晶体管之间提供隔开。
在优选实施例中，沟槽224以二氧化硅的形式来填充。此外，沟槽224优选在其上端具有小于120nm的宽度225。更优选地，宽度225小于70nm，且由间距倍增来界定。甚至更优选的是，宽度225可为约50nm或小于50nm。通常，如上所述，沟槽宽度225将大于元件宽度223，这是因为蚀刻工艺对元件222的影响。优选地，宽度225与填充沟槽224的材料经共同设计以阻止元件222之间的电相互作用。
如本说明书中所使用，术语“图案”可指代阵列或一系列形状，如果从上方观察，则形状在表面上将是可见的。图案可指代对应于形成于一个或多个层中的元件的横截面或阴影的形状的集合。图案通常并非元件本身，而是对应于元件的大小和排列的设计。图案可由来源于多个上覆层或并排层的图案的组合来界定。图案可起源于一个例如光可界定层的层中，且接着转移到例如临时层或硬掩膜层的另一层。据称，图案转移到下层，即使(例如，通过以上说明的元件收缩步骤)改变元件大小和间隔时也如此。相反，新图案由间距倍增来界定，借此第二图案中的两个元件替代第一图案的一个元件。
一个层中的图案可来源于另一先前层或上覆层中的一个或一个以上图案。可认为一个图案来源于另一图案，即使所得层中的元件并不完全类似于产生原图案的那些元件时也如此。
形成于特定层中的元件的排列可产生图案。阵列也可产生图案。阵列是形成于重复图案中的电组件或元件的集合，所述阵列可横跨集成电路的多个层。如上所述，多个单元可形成与非快闪存储器电路的存储器阵列或(例如)逻辑阵列。
进一步参看图2，上覆层级240覆盖(下文论述的)层级230和层级220。有利地，层级240可具有小于0.65μm的厚度241。层级240可具有在50nm与200nm之间的厚度241。在某些实施例中，层级240具有约150nm的厚度241。
上覆层级240包括导线242。在某些实施例中，如图所示，所述线242具有矩形横截面。有利地，线242在延伸入和延伸出页面的尺寸上是较长的，使得线242的临界尺寸可根据所示的横截面决定。有利地，线242可使用间距倍增工艺形成，所述间距倍增工艺使用硬掩膜间隔物以增大线密度且减小临界尺寸。在某些实施例中，线242可具有不同配置。举例而言，线可具有与所说明的线242的角相比界定得较不锐利的角。此外，线242的比例、形状、间隔、高度、宽度和轮廓可不同于图2中的说明。在某些实施例中，线242是由金属形成。举例而言，导电材料可为铜、铝、铜或铝的导电合金等。在优选实施例中，线242是存储器阵列的数字线或位线。在优选实施例中，线242是与非快闪存储器或DRAM阵列的一部分。
此外，线242优选具有小于120nm的宽度243且是由间距倍增界定的。更优选的是，宽度243可小于70nm。甚至更优选的是，宽度243可为约50nm或小于50nm。
线242由优选由绝缘材料填充的间隙244隔开，所述绝缘材料可为(例如)低k电介质。举例而言，间隙244可由介电材料填充。在常规金属化中，首先形成线242且在后续步骤中填充间隙244，然而，在波纹金属化(damascene metallization)中，首先在绝缘体中的沟槽之间界定间隙244，且填充沟槽以界定线242。在任一情况下，可使用间距倍增而形成层级240中的图案。因此，间隙244优选具有小于120nm的宽度245。更优选的是，宽度245可小于70nm。甚至更优选的是，宽度245可为约50nm。优选地，宽度245与界定或填充间隙244的材料经共同设计，以阻止线244之间的电相互作用。
进一步参看图2，中间层级230位于下伏衬底层级220与上覆层级240之间。有利地，中间层级230可具有小于1μm的厚度231。在优选实施例中，层230具有在约0.50μm到约0.65μm的范围内的厚度231。
中间层230包含接点232和绝缘材料234。绝缘体234有时称为“层级间电介质”或ILD。ILD通常用于使下伏元件(例如晶体管的源极区域或元件222)与上覆导电元件(例如位线或线242)隔开。形成穿过ILD而延伸的接点，所述接点使特定下伏元件与特定上覆导电元件连接。术语“层级间介电质”可意谓ILD自身并非一个层级而仅位于两个导电层级之间。然而，为方便起见，本揭示内容将中间层级230称为“层级”。
在某些实施例中，接点232逐渐变细，使得接点232在其下端具有的横截面比元件232在其上端具有的横截面细。此逐渐变细的形状可由干式蚀刻工艺产生，其中将ILD 234的上部暴露于蚀刻剂的时间周期比下部更长，从而有利地提供用于上覆线242的较宽定位区域，同时在下端保持较窄宽度以避免因未对准而接触无关结构。
在图2中，已使用常规光刻界定接点232。已使接点232交错(见图3)，因为接点232的间距宽度不同于元件222的间距宽度。因此，由常规光刻形成的接点可用于接触间距倍增的元件。因为如上所述的可由蚀刻步骤产生的锥体效应且因为常规光刻允许一个掩膜界定元件的两个尺寸，因此可实现这种效果。这些效应与经交错的几何结构(使不同的两组或两群元件相对于彼此偏移)相结合允许接点232提供适当接触而不会短路。(图3说明交错的几何结构)。在图2的横截面中，并非所有五个元件222邻接对应接点232。实际上，因为接点232被间隔得如此宽，以致接点232仅接触五个所说明的元件222中的三者。如图3所说明，剩余两个元件222由接点232接触，如果以不同平面而获得横截面，则所述接点232将是可见的。
接点232可具有不同配置。举例而言，与所说明的接点232的角相比，元件可具有较不锐利地界定的角。此外，接点232的比例、形状、间隔、高度、宽度和轮廓可不同于图2中的说明。接点232可由(例如)多晶硅、金属或多晶硅与金属或金属硅化物的组合形成。
此外，接点232在其下端具有小于120nm的宽度233。优选地，所述宽度233对应于元件222的宽度223(即约50nm)。因此，如所说明的，当接点232与元件222对准时，其宽度在其彼此接触的位置是相同的，而不管元件222经间距倍增且接点232由常规光刻界定的事实。
接点232每一者在其上端具有约70nm的宽度237。因此宽度237并非大得以至于接触线242中的一者以上。然而，接点232比线242宽，使得即使当完全对准时，接点232在靠近层级230与层级240之间的界面的任一侧上延伸超出线242约10nm。当接点232比例如线242(如此处所示)的线更宽时，难以排列接点以便与每一线242和元件222介接。如果(例如)向所说明的配置再添加两个接点232(因而在剩余两个线242与元件222之间建立电接触)，则那些接点将存在与现有接点232的较宽部分重叠的风险。因此，如所说明的，未经间距倍增的一系列接点232仅可接触每隔一个的间距倍增的下伏元件。
一种可允许每一线242使用接点232接触对应元件222的方法是使接点232交错。图3说明此经交错的接点配置。图3说明沿如图2中所示的靠近层级230的顶部的平面获得的接点232的横截面。使用虚线展示元件222以指示其隐藏于绝缘材料234下方。也隐藏于绝缘材料234下方的是与元件222交替的沟槽224。在所说明的排列中，接点232的临界尺寸中的宽度237比其非临界尺寸中的长度339短。或者，由常规光刻形成的接点也可是圆形且在其经适当交错且对准时仍适当地起作用。图3展示如何使接点232交错以便接触邻近下伏元件222。此是因为上部接点宽度237比下伏元件宽度223宽，如图所示。
使用经由常规光刻技术形成的经交错的接点的一个劣势是集成电路中的此配置需要大量空间。如图3展示，使接点232交错会减小与接点经设计而与之连接的元件和线相比的接点密度。因此，在图3中，接点232接触下伏元件222所需的空间大于接点232无须交错时将需要的空间。确切地说，虽然集成电路专用于接点232的区域可具有近似于接点232的长度339的尺寸，但接点交错要求此尺寸近似于单个接点232的长度339的两倍。因为集成电路通常具有含有多个接点的多个区域，所以交错的接点在减小元件密度或增大集成电路的电路小片面积时可具有巨大的累积效应。
参看图4，提供部分形成的集成电路100。在各种遮蔽层120到150下方提供衬底110。如下文所论述，将蚀刻所述层120到150以形成用于图案化衬底110以形成各种元件的掩膜。
覆盖衬底110的层120到150的材料优选基于本文中所论述的各种图案形成和图案转移步骤的化学物质和工艺条件的考虑而选择。因为在最上方可选择地界定的层120(其优选可由光刻工艺界定)与衬底110之间的层优选将作用以将来源于所述可选择地界定的层120的图案转移到衬底110，所以可选择地界定的层120与衬底110之间的层优选经选择使得其相对于其它经暴露的材料可被选择性地蚀刻。当一种材料的蚀刻速率大于周围(例如下伏或上覆)材料的蚀刻速率至少约5倍、优选约10倍且最优选至少约40倍时，认为此材料被选择性地或优先地蚀刻。
在所说明的实施例中，可选择地界定的层120覆盖第一硬掩膜或蚀刻终止层130，层130覆盖临时层140，层140覆盖第二硬掩膜或蚀刻终止层150，层150覆盖待经由掩膜处理(例如蚀刻)的衬底110。视需要，用于处理衬底110的掩膜可形成于第二硬掩膜层150中。对于所说明的实施例而言，衬底110包括用于形成接点的上部层级间介电(ILD)层，且也可包括上部蚀刻终止层或化学机械研磨(CMP)终止层。然而，在所说明的实施例中，硬掩膜150可在回蚀导电填充物期间充当CMP终止物。
在转移图案的常用方法中，掩膜和下伏衬底均暴露于蚀刻剂，所述蚀刻剂优先蚀刻掉衬底材料。然而，蚀刻剂也损耗掩膜材料(尽管是以较低速率)。因此，在转移图案过程中，在图案转移完成之前，掩膜可被蚀刻剂损耗。在衬底110包含待蚀刻的多个不同材料的情况下，将加剧这些困难。在这种情况下，可使用额外掩膜层(未图示)或更具有选择性的材料以防止在图案转移完成之前损耗掩膜图案。
因为基于化学物质和工艺条件的要求来选择各层，所以在某些实施例中可省略一个或一个以上层。举例而言，在其中衬底110相对简单(例如衬底110是单层材料的情况下且蚀刻深度是中等深度的情况下)的实施例中，可省略额外掩膜层(未图示)。在此种情况下，第二硬掩膜层150可为用于将图案转移到衬底110的足够的掩膜。在所说明的实施例中，掩膜层150有利地起保护作用，在上覆层的蚀刻期间防止下伏层受到有害的降解。类似地，对于尤其简单的衬底110而言，可省略例如第二硬掩膜层150自身的各种其它层，且上覆掩膜层可足以用于所要的图案转移。较高数目的掩膜层有助于将图案转移到难以蚀刻的衬底，例如包含多个材料或多层材料的衬底或用于形成小且纵横比较高的元件的衬底。
参看图4，可选择地界定的层120优选由光阻剂(包括此项技术中已知的任一光阻剂)形成。举例而言，光阻剂可为与13.7纳米(nm)、157nm、193nm、248nm或365nm波长系统、193nm波长浸没系统或电子束光刻系统相容的任一光阻剂。优选光阻材料的实例包括氟化氩(ArF)敏感光阻剂(意即，适用于ArF光源的光阻剂)和氟化氪(KrF)敏感光阻剂(意即，适用于KrF光源的光阻剂)。ArF光阻剂优选用于利用相对较短波长的光(例如193nm)的光刻系统。KrF光阻剂优选用于较长波长的光刻系统(例如248nm系统)。在其它实施例中，层120和任一后续抗蚀剂层可由可通过纳米压印光刻来图案化的抗蚀剂形成，例如通过使用模具或机械力来图案化抗蚀剂。
光阻剂通常通过经由主掩膜暴露于辐射且接着显影而图案化。在负光阻剂的情况下，辐射(例如光)集中于待保留的光阻剂部分上，例如集中于待形成线(例如线124(见图5))的区域上。通常，辐射激活感光化合物(例如光致酸产生剂(PAG))，其(例如)通过导致光阻剂聚合而降低光阻剂的溶解度。可使用包括正光阻剂或负光阻剂的任一可界定的材料来应用优选实施例。
第一硬掩膜层130的材料优选包含无机材料，且示范性材料包括二氧化硅(SiO2)、硅或例如富含硅的氮氧化硅的介电抗反射涂层(DARC)。在所说明的实施例中，第一硬掩膜层130是介电抗反射涂层(DARC)。因此，硬掩膜层130在光刻期间可用作中间硬掩膜且用以减小反射。临时层140优选由非晶碳形成，其提供相对于优选硬掩膜材料非常高的蚀刻选择性。更优选的是，非晶碳呈透明碳的形式，其对光高度透明且其通过对用于光对准的波长的光透明而提供此对准的进一步的提高。用于形成高度透明碳的沉积技术可在A.赫尔姆伯德(A.Helmbold)、D.曼斯勒(D.Meissner)的《固体薄膜》(Thin SolidFilms)的283(1996)196-203中找到，其全部揭示内容以引用方式并入本文中且构成本说明书的一部分。
对于第一硬掩膜层130使用DARC材料尤其有利于形成具有接近光刻技术的分辨率限度的间距的图案。DARC可通过将光反射减到最小而增强分辨率，因而增大光刻可用以界定图案边缘的精度。视需要，除第一硬掩膜层130外或替代第一硬掩膜层130，可类似地使用有机底部抗反射涂层(BARC)(未图示)以控制光反射。在第一硬掩膜层130与层120之间可添加可选的旋涂式抗反射涂层。
第二硬掩膜层150优选包含介电抗反射涂层(DARC)(例如氮氧化硅)、硅或氧化铝(Al203)。此外，类似于临时层140，由于非晶碳相对于许多材料的优良的蚀刻选择性，额外掩膜层(未图示)优选由非晶碳形成。
除了为各层选择适当材料外，层120到150的厚度优选根据与本文中所述的蚀刻化学物质和工艺条件的相容性来选择。举例而言，当通过选择性地蚀刻下伏层而将图案从上覆层转移到下伏层时，在某种程度上移除来自两个层的材料。因此，上层优选是足够厚的，使得其在图案转移过程中未被损耗。硬掩膜层有利地是薄的，使得其转移或移除可为短暂的，从而使周围材料经受较小损耗。
在所说明的实施例中，可选择地界定的层120是厚度优选在约50到300nm之间且更优选在约200到250nm之间的光可界定的层。第一硬掩膜层130的厚度优选在约10到50nm之间且更优选在约15到30nm之间。临时层140的厚度优选在约100到200nm之间且更优选在约100到150nm之间。视相对于下伏层的选择性而定，第二硬掩膜层150的厚度优选在约20到80nm之间且更优选约50nm。
可由所属领域的技术人员已知的各种方法形成本文中所论述的各层。举例而言，例如化学气相沉积的各种气相沉积工艺可用于形成硬掩膜层。优选地，使用低温化学气相沉积工艺在掩膜层上沉积硬掩膜层或任何其它材料(例如间隔物材料)，其中所述掩膜层由非晶硅形成。此种低温沉积工艺有利地防止非晶碳层的化学或物理破裂。可使用旋涂式涂覆工艺来形成光可界定的层。此外，可使用烃化合物或此种化合物的混合物作为碳的前驱体通过化学气相沉积来形成非晶碳层。示范性前驱体包括丙烯、丙炔、丙烷、丁烷、丁烯、丁二烯和乙炔。在2003年6月3日颁发给费尔贝恩(Fairbairn)等人的第6,573,030B1号美国专利中描述了一种用于形成非晶碳层的适当方法，所述专利的全部揭示内容以引用方式并入本文中且构成本说明书的一部分。此外，可掺杂非晶碳。在尹(Yin)等人的第10/652,174号美国专利申请案中描述了一种用于形成经掺杂的非晶碳的适当方法，所述申请案的全部揭示内容以引用方式并入本文中且构成本说明书的一部分。
如上所述，在所说明的实施例中，形成由多层遮蔽材料覆盖的绝缘层。衬底110包括所述绝缘层，且掩膜层120到150形成于所述绝缘层上。在某些实施例中，层150可为主掩膜层，层140可为临时层，且层120可为光阻剂层。在所说明的实施例中，层150是蚀刻终止层或CMP终止层。
在根据优选实施例且参看图4到11的方法的第一阶段中，通过间距倍增形成间隔物图案。
参看图5，包含由可界定的材料元件124定界的空间122的图案形成于可界定层120中。所述空间122可由(例如)光刻形成，其中，可选择界定层120经由主掩膜暴露于辐射且接着显影。在显影后，剩余可界定材料(所说明的实施例中的光阻剂)形成例如所说明的线124(以横截面来展示)等掩膜元件。
所得线124的间距等于线124的宽度与相邻空间122的宽度的和。为了将使用线124和空间122的此图案形成的元件的临界尺寸减到最小，间距优选处于或接近用于图案化可界定层120的光刻技术的极限。举例而言，对于利用248nm光的光刻而言，线124的间距可为约100nm。因此，间距可处于光刻技术的最小间距，且以下论述的间隔物图案可有利地具有低于光刻技术的最小间距的间距。
如图5所说明，预备步骤可包含形成一系列的光阻剂线。因此，光刻可用于在掩膜材料中形成多个线。常规光刻可形成间距不小于可由光子界定的间距的线。然而，后续间距倍增将形成间距小于可由常规光刻界定的间距的线。
如图6中所示，视需要可首先将空间122扩大或缩小到所要尺寸。举例而言，可通过蚀刻光阻剂线124来扩大空间122以形成经修改的空间122a和线124a。优选使用例如硫氧化物等离子(例如包含SO2、O2、N2和Ar的等离子)的各向同性蚀刻来蚀刻光阻剂线124。如果使用“各向同性”蚀刻，则蚀刻从所有方向降解已暴露的表面。因此，与在图6中已示意性描绘的情况相比，线124a的角实际上可能较不锐利且经良好界定。通过下文中对图9到11的论述将了解，蚀刻的程度优选经选择以使得线124a的宽度大体上等于稍后形成的间隔物175之间的所要间隔。有利地，此蚀刻允许线124a比原本使用用于图案化光可界定层120的光刻技术可能形成的线124a更窄。此外，蚀刻可使线124a的边缘平滑，因而改进所述线的均匀性。在某些实施例中，可通过将线124扩大到所要大小来缩小线124a之间的空间。举例而言，可在线124上沉积额外材料或可使线124发生化学反应以形成具有较大体积的材料以增大线124的大小。
优选将(经修改的)光可界定的层120a中的图案转移到临时层140以允许沉积间隔物材料层170(图9)。临时层140优选由可经受下文论述的间隔物材料沉积和蚀刻的工艺条件的材料形成。在间隔物材料的沉积与可界定的层120相容的其它实施例中，可省略临时层140，且可将间隔物材料直接沉积于光可界定的层120自身的光界定元件124或经修改的光界定元件124a上。
在所说明的实施例中，除具有高于光阻剂的抗热性外，形成临时层140的材料优选经选择使得其可相对于间隔物175(图10)和下伏蚀刻终止层150的材料而选择性移除。如上所述，层140优选由非晶碳形成。
如图7中所示，优选首先将经修改的可界定的层120a中的图案转移到硬掩膜层130。此转移优选使用各向异性蚀刻来完成，例如使用碳氟化合物等离子的蚀刻。优选的碳氟化合物等离子蚀刻剂化学物质包括用于蚀刻优选DARC材料的CF4、CFH3、CF2H2和CF3H。
在所说明的实施例中，图案形成于上覆层中且稍后转移到下伏层。在图7中，在层120a和层130已被蚀刻指出，所说明的所述层的壁是垂直的。蚀刻工艺中的变化可改变上覆层中的图案对应于下伏层中形成的图案的精度。虽然将图案在层之间的转移大概示意性地说明为具有垂直壁的精确工艺，但在实际上可能难以达成此精度。因此，图案转移意欲涵盖下伏与上覆图案之间的大体对应。类似地，图案转移意谓涵盖对最初界定图案的元件的修改(例如通过放大或收缩所述元件)，其中此修改不改变间距。
如图8中所示，接着将可界定的层120中的图案转移到临时层140。如果临时层140由基于碳的材料形成，则此转移优选使用含SO2的等离子(例如含有SO2、O2和Ar的等离子)来完成。有利地，含SO2的等离子可以这样的速率蚀刻优选临时层140的碳——所述速率大于蚀刻硬掩膜层130和/或蚀刻终止层150的速率20倍，且更优选大于其40倍。在颁发给阿巴切夫(Abatchev)等人的2004年8月31日申请的题为“临界尺寸控制”(Critical Dimension Control)的第10/931,772号美国专利申请案(代理人案号MICRON.286A；微米参考号2003-1348)中描述了一种适当的含SO2的等离子，所述专利申请案的全部揭示内容以引用方式并入本文中且构成本说明书的一部分。含SO2的等离子可同时蚀刻临时层140且也移除剩余的可界定的层120a。所得线124b构成占位符或心轴，将沿所述占位符或心轴形成间隔物175(图10)的图案。
可使用各种替代技术和方法在层之间转移图案。举例而言，替代或除使用收缩步骤修改可界定的层120中的原始元件外，可在无预先修改的情况下将图案转移到临时层140中。接着可执行后续收缩步骤以修改临时层140中的元件。
接着，如图9中所示，优选毯覆式沉积间隔物材料层170，使得其与包括硬掩膜层130、硬掩膜150和临时层140的侧壁的经暴露表面的元件一致。视需要，可在沉积层170之前移除硬掩膜层130。间隔物材料可为可充当用于将图案转移到下伏衬底110的掩膜或以其它方式可允许经由正形成的掩膜处理下伏结构的任一材料。间隔物材料优选：1)可以良好阶梯覆盖率而沉积；2)可在与临时层140相容的温度下而沉积；和3)可相对于临时层140和临时层140之下的任何层而选择性地蚀刻。优选材料包括氧化硅和氮化硅。优选通过化学气相沉积或原子层沉积来沉积间隔物材料。层170优选沉积到约20到60nm之间的厚度，且更优选沉积到约20到50nm之间的厚度。优选地，阶梯覆盖率为约80％或更高，且更优选约90％或更高。
如图10中所示，接着间隔物层170经受各向异性蚀刻以从部分形成的集成电路100的水平表面180中移除间隔物材料。可使用用于氧化物间隔物材料的HBr/Cl等离子执行此蚀刻(也称为间隔物蚀刻)。Cl2/HBr可用于蚀刻硅。蚀刻包括物理成分且优选也可包括化学成分，且可为(例如)例如Cl2、HBr蚀刻的反应性离子蚀刻(RIE)。(例如)以约300到1000W的最大功率和约50到250W的最小功率、在约7到60mTorr的压力下使用流出约0到50sccm的Cl2和约0到200sccm的HBr的LAM TCP9400可执行此蚀刻。AME 5000装置也可完成类似蚀刻，虽然可能需要不同的配方和设置。在执行间隔物蚀刻后，其可留下具有相对于线而有效减小的间距的伸长间隔物的图案。
参看图11，接着移除硬掩膜层130(如果仍存在)和临时层140以留下独立式间隔物175。(例如)使用例如使用SO2的蚀刻的含硫等离子蚀刻来选择性地移除临时层140。可用于如所述地移除临时层140的其它示范性蚀刻包括O2等离子蚀刻或下游微波碳条。以此方式，移除一个图案的元件以留下由间隔物形成的另一图案。
因此，在某些实施例中，已使用间隔物材料执行间距减小以形成遮蔽元件。以此方式形成的遮蔽元件可具有小于光阻剂线的间距且可包含间距减小的遮蔽线，所述遮蔽线由间距减小的空间隔开。因此，已实现间距倍增。
在所说明的实施例中，间隔物175的间距约为最初由光刻形成的光阻剂线124和空间122(图5)的间距的一半。有利地，可形成具有约100nm或更小间距的间隔物175。因为间隔物175形成于元件或线124b的侧壁上，所以间隔物175通常围绕周边而形成，遵照可界定的层120中的元件或线124a的图案的轮廓。因此，如图13中所示，间隔物175通常形成封闭回路。
图12说明中间层级330。所述中间层级330可称为ILD，但为方便起见，其自身将被描述为层级。层级330可由绝缘材料334形成，绝缘材料334具有上文关于图2的绝缘材料234描述的特性。此外，层级330可对应于在图4到11中所示的衬底110的上部。下伏层320可由上文关于图2的层220描述的材料形成。举例而言，图12展示对应于图2中展示的元件222的多个元件322。沟槽324隔开元件322，如同沟槽224隔开元件222一样。间隔物175优选具有约50nm的宽度379。具有宽度377的空间隔开间隔物175。宽度377优选为约50nm。
间隔物175被展示为覆盖层级330。优选根据关于图4到11描述的方法和配置形成间隔物。然而，在图12的实施例中，已完成在图11中未说明的额外步骤；已将间隔物图案转移到下伏硬掩膜层150中。图12说明可使间隔物175有利地对准以使其之间的空间直接覆盖元件322。因此，绝缘层由一个或一个以上遮蔽材料层覆盖。在此实施例中，间隔物175和对应硬掩膜材料150包含遮蔽材料。间隔物175由硬掩膜材料150支撑，硬掩膜材料150可具有关于图4到11中的层150所描述的特性。
图13说明沿图12的线13-13获得的横截面平面图。可看到绝缘材料334在间隔物175之下且支撑间隔物175。间隔物175可形成掩膜或图案，其允许蚀刻步骤作用于除由间隔物175阻挡的表面之外的所有已暴露表面。示意性地且未必按比例地说明间隔物175。举例而言，间隔物可具有长度381。所述长度381比任一特定间隔物175的宽度379或间隔物175之间的宽度377长。因此，间隔物175优选形成更伸长得多的回路，所述回路具有的比例不同于图13中可展示的比例。间隔物175可延伸跨越存储器阵列的整个占据面积。间隔物175也可由所要结构分段。
图14A说明类似于图13的平面图的平面图，不同之处在于已沉积(例如使用旋涂式工艺)且图案化第二掩膜480以部分覆盖间隔物175。为方便起见，已使用阴影线说明第二掩膜480和间隔物175，尽管在14A的视图中，第二掩膜480和间隔物175未展示为单个平面中的横截面(见图14B)。第二掩膜480界定窗口482，所述窗口482可用于界定如下文所解释的一系列接触通孔。然而，在某些实施例中，伸长间隔物优选扩展阵列的长度。此外，在某些实施例中，例如窗口482的窗口可沿存储器阵列的长度重复若干次。尽管在以下论述的图中仅说明一个系列的接点，但根据所揭示的实施例的第二掩膜将优选包括用于同时蚀刻整个阵列的多个系列的接触通孔的多个窗口。
如图14A中所说明的，第二掩膜480和间隔物175均屏蔽下伏绝缘材料334。以此方式，第二掩膜480和间隔物175一起起作用以从两个重叠图案有效地形成经组合的图案或掩膜。第二掩膜480中的窗口482具有长度483和宽度481。长度483长得足以(优选在整个阵列上)横跨间隔物的经间距倍增的尺寸上的多个间隔物。在图14A的视图中，经间距倍增的尺寸是在页上左右延伸的水平尺寸。然而，窗口482的宽度481并非宽得足以完全暴露如图13中所示的包含间隔物175的伸长回路中的任一者。优选地，宽度481是宽得足以通过常规光刻而可以光刻方式界定。优选地，窗口482的宽度481和宽度483两者均没有临界尺寸短。在优选实施例中，窗口482可使用常规(而不是间距倍增)技术而完全界定。因此，可使用非间距减小的光刻来界定窗口482的宽度481。举例而言，在优选实施例中，宽度481在约100nm到约200nm的范围内。
第二掩膜480可由可选择地界定的层形成，所述可选择地界定的层具有关于图4的可选择地界定的层120而描述的特性。举例而言，第二掩膜480优选由光阻剂形成。
用于形成例如图14A中所示的第二掩膜480的掩膜的某些有利方法包括在例如间隔物175的下伏遮蔽元件的一部分上施加交叉光阻剂图案。当一个图案的伸长尺寸未与第二图案的伸长尺寸对准或平行时，所述第一图案与所述第二图案“交叉”。举例而言，因为宽度483比宽度481长，所以可认为第二掩膜480的图案在宽度483的尺寸上是“伸长的”。然而，因为图13的间隔物“回路”175在长度381(图13)的尺寸上是较长的，所以第二掩膜480的图案与由间隔物175形成的图案交叉。有利地，如此处所示通过窗口482，所说明的交叉图案留下未由光阻剂覆盖的间距减小的遮蔽元件和邻近间距减小的空间的多个部分。此外，在窗口482内，间隔物175之间的间距减小的空间使得下伏层334被暴露。因此，可将第二掩膜480描述为施加于间隔物175的光刻掩膜图案。可将窗口482描述为第二掩膜480中的具有与间隔物175的图案交叉的伸长尺寸483的开口。窗口482的伸长尺寸与间隔物“交叉”，因为其不平行于间隔物175的伸长尺寸。有利地，窗口482的伸长尺寸可平行于间隔物175的临界尺寸或间距减小的尺寸。优选地，窗口482的伸长尺寸垂直于间隔物175的伸长尺寸。
在某些有利实施例中，可首先使用例如用于平坦化和抗反射的BARC的平坦化材料涂覆图13中展示的间隔物图案。举例而言，平坦化材料可填充间隔物之间的空间、形成覆盖间隔物顶部的平坦表面。接着此硬掩膜(未图示)可具有在其上面形成的掩膜，所述掩膜具有与第二掩膜480的图案相同的图案。如果形成硬掩膜层，则可需要额外蚀刻步骤以在时间来临时移除硬掩膜材料。因此，如图所示，可使用可选择地界定的层480直接形成图14A的图案，或可将第二掩膜图案转移到插入的硬掩膜层以获得图14A的图案。
图14B说明沿图14A中所示的线14B-14B获得的横截面。第二掩膜480中的窗口482允许暴露间隔物175和某些下伏绝缘材料334。也说明窗口482的长度483。此视图也说明如何组合由第二掩膜480和间隔物175形成的图案以形成来源于两个上覆图案的下伏图案(图15)。
可将第二掩膜480和间隔物175的经组合的图案转移到下伏硬掩膜层。因此，第二掩膜480和间隔物175可用于屏蔽下伏硬掩膜层的若干部分。如果蚀刻掉硬掩膜层的未屏蔽部分，则已将经组合的图案有效地转移到单个下伏硬掩膜层，使得在蚀刻衬底之前，可移除第二掩膜480和间隔物175。此配置的一个优势为在蚀刻期间减小通孔的有效纵横比。
图15为展示已在绝缘层334中形成的通孔584的横截面图。第二掩膜480和间隔物175已保护绝缘材料334的部分免受蚀刻剂材料损害，从而允许通孔584通过绝缘材料334向下延伸直到通孔584到达元件322。蚀刻优选是定向蚀刻或各向异性蚀刻，使得通孔584的侧壁是垂直的。绝缘材料334可包含(例如)BPSG、TEOS或SiO2。优选地，用于形成通孔584的蚀刻剂材料是选择性的且终止于元件322上。
通孔584优选经配置以容纳例如金属的导电材料。此外，通孔584优选经定位以允许形成导电接点，所述导电接点使例如由元件322表示的晶体管源极区的下伏元件与上覆层级中的其它组件(例如位线)连接。因此，在已于下伏层级320中形成元件322后，可在中间层级330中有利地形成通孔584。中间层级可由任一绝缘材料形成。
在所说明的实施例中，在移除间隔物和第二掩膜480之前，在层级330中形成通孔584。然而，在某些实施例中，在蚀刻之前，可将第二图案转移到硬掩膜层。此外，在蚀刻之前，可将两个图案合并到下伏硬掩膜上。因此，可移除优选第二掩膜和间隔物的抗蚀剂且可使用硬掩膜来图案化通孔蚀刻。
图16为呈交替图案的通孔584和绝缘材料334的横截面图。已移除间隔物175和第二掩膜480。因此，当从上方观看时，如通过图18B将更好地了解的，通孔584在绝缘材料334中形成伸长槽或腔。所述槽在大体平行于现已被移除的伸长间隔物的图案的尺寸上是伸长的。槽在所述尺寸上是伸长的，因为使用常规光刻来界定所述尺寸。在每一槽的底部处是元件322，所述元件322在已填充通孔584之前通过对应通孔584而暴露。
视所涉及的化学物质而定，在通孔蚀刻期间或之后，可移除间隔物175和第二掩膜480。举例而言，可使用常规剥离剂或基于氧的等离子来剥离光阻剂。可通过选择性蚀刻和/或化学机械研磨(CMP)来移除剩余遮蔽材料。在某些实施例中，在同一步骤中移除光阻剂和其它遮蔽材料是有利的。可使用可由CMP蚀刻或干式蚀刻平坦化的导电材料来填充通孔。如果使用CMP，则硬掩膜层150可充当CMP终止物。
图17说明在已使用接点材料732填充通孔584之后的图16中所示的结构。优选地，接点材料732完全填充通孔584。接点材料732通常溢出通孔584以在中间层级330上形成余量层740。接点材料732可为任一导电材料。在优选实施例中，接点材料732是经掺杂的多晶硅。在某些实施例中，接点材料可为例如钨、铜或铝的导电金属或例如合金、金属硅化物等的金属化合物。接点材料通常包括多层。举例而言，钛粘着层、金属氮化物屏障层和金属填充物层可均组合地使用。视材料而定，可使用各种方法中的任一者沉积此衬垫和填充物导电材料。此种方法包括CVD、ALD、PVD、电镀和例如选择性CVD的相关选择性工艺。
图18A说明在已蚀刻掉溢出接点材料740之后的多个接点732的横截面图。接点732有利地以一对一对准的方式与元件322对准。因为已使用间隔物工艺形成接点732，所以其临界尺寸与元件322的临界尺寸相容。
图18B说明接点732的横截面平面图。如此图展示，接点732有利地在一行中彼此平行而形成。在上文所述的伸长槽或腔中形成接点732。因此，可将接点732描述为伸长导电元件。如根据上文所阐述的细节而显而易见的，每一接点732的宽度833有利地由使用间隔物175(图12)形成的间隔物图案的分辨率而部分地决定。此外，每一接点732的长度881有利地由使用例如光阻剂的常规可选择地界定的材料形成的图案的分辨率而部分地决定。
图19说明以横截面展示的集成电路的一部分。在层级320和840中，集成电路的所说明的特性类似于上文参看图2描述的特性。然而，如下文中进一步描述，与图2的接点232不同的是，接点732匹配于元件322和上覆位线或数字线842的间距。
参看图19，在下伏衬底层320中，元件322和沟槽324有利地具有关于图2和图12到图17的元件222和322而描述的特性。
进一步参看图19，上覆层840可包括位线或数字线842。所述线842优选具有图2的线242的特性。类似地，线842的宽度843和间隙844的宽度845具有图2中所描述的宽度243和宽度245的特性。此外，厚度841可具有上文中描述的且在图2中说明的厚度241的特性。
进一步参看图19，中间层级330位于下伏层级320与上覆层级840之间。有利地，中间层级330可具有小于1μm的厚度831。优选地，层级330具有在100nm与700nm的间的厚度831。在优选实施例中，层级330具有约500nm的厚度831。
中间层级330包括接点732和绝缘材料834。与图2中说明的实施例形成对照的是，接点732优选不逐渐变细，而在其下端具有的宽度与其在其上端具有的宽度大约相同。此外，图19的接点732是较细的。举例而言，接点732的上端的宽度837小于宽度237。实际上，上端的宽度837与接点732的下端的宽度833大约相同。接点732在与所展示的横截面的平面交叉的尺寸上是较长的，使得横截面说明接点732的临界尺寸。
有利地，使用间距倍增工艺形成接点732，所述间距倍增工艺使用间隔物技术以增大一个尺寸上的元件密度。因此，接点732具有与元件322的间距宽度相同的间距宽度。在图19的横截面中，所有五个所说明的元件322均邻接对应的接点732。实际上，接点732具有与元件322和上覆位线或数字线842的间隔类似的间隔。
在某些实施例中，接点732可具有不同配置。举例而言，与所说明的接点732的角相比，元件可具有较不锐利地界定的角。此外，接点732的比例、形状、间隔、高度、宽度和轮廓可不同于图19中的说明。
在优选实施例中，接点732是多晶硅插塞。在有利的实施例中，接点732连接存储器阵列的元件；然而，此种接点可将任一电装置或组件的若干部分连接到任一其它电装置或组件。
此外，接点732优选在其下端具有小于120nm的宽度833。更优选的是，宽度833小于70nm。甚至更优选的是，宽度833为约50nm。将来，宽度833可减小到小于50nm。
如上所述，接点732优选在一个尺寸上已被间距倍增，但在另一尺寸上，已经由光刻而界定的接点大小732是更伸长的。此外，如上文中所阐述，此种接点优选经由以下步骤形成：界定经间距倍增的图案；通过常规光刻工艺形成窗口；在经间距倍增的图案上重叠窗口；和通过源自重叠的经组合的掩膜来蚀刻接触通孔。
此外，本文中所论述的原理和优势适用于各种情形，其中，组合具有不同临界尺寸的两个或两个以上的掩膜图案以形成例如接点的电路元件。
因此，所属领域的技术人员将了解，可在不背离本发明的范围的情况下对上述方法和结构进行各种其它省略、添加和修改。所有此种修改和改变意欲属于由随附权利要求书界定的本发明的范围。

Claims (50)

1.一种形成电接点的方法，其包括：
提供由多层遮蔽材料覆盖的绝缘层；
在所述遮蔽材料中产生一系列可选择性界定的线，其中所述线具有第一图案；
使用间隔物材料对所述线执行间距减小以产生间距减小的遮蔽线，所述遮蔽线沿间隔物轴伸长，由间距减小的空间隔开；
在所述遮蔽元件的一部分之上施加第二光阻剂交叉图案，所述交叉图案具有窗口，所述窗口留下未由所述光阻剂覆盖的间距减小的遮蔽线和邻近的间距减小的空间的多个部分，所述窗口具有：
不平行于所述间距减小的遮蔽线的伸长轴的伸长轴；和
通过由所述间距减小的空间界定的第三图案蚀刻所述绝缘层以在所述绝缘层中产生接触通孔；
用导电材料填充所述接触通孔以产生电接点。
2.根据权利要求1所述的方法，其中在蚀刻所述绝缘层时还没有移除所述间隔物材料。
3.根据权利要求1所述的方法，其中在间距倍增之前修改所述可选择性界定的线的所述第一图案。
4.根据权利要求3所述的方法，其中在将所述第一图案转移到下伏层之后但在间距减小之前完成修改。
5.根据权利要求4所述的方法，其中所述下伏层包括非晶碳。
6.根据权利要求1所述的方法，其中在执行间距减小之前将所述第三图案转移到包括碳的层。
7.根据权利要求1所述的方法，其中将所述第三图案转移到硬掩膜材料。
8.根据权利要求7所述的方法，其中所述硬掩膜材料为介电抗反射涂层。
9.根据权利要求7所述的方法，其中所述硬掩膜材料为富含硅的氮氧化硅。
10.根据权利要求1所述的方法，其中所述窗口具有沿伸长轴至少200纳米的长度。
11.根据权利要求1所述的方法，其中所述电接点为在存储器阵列中的位线接点。
12.根据权利要求1所述的方法，其中所述电接点经配置以用于NAND快闪存储器。
13.根据权利要求1所述的方法，其中在蚀刻所述绝缘层的过程中保持所述光阻剂与所述间距减小的遮蔽线重叠。
14.根据权利要求1所述的方法，其中所述电接点具有小于70纳米的临界尺寸。
15.根据权利要求1所述的方法，其中所述光阻剂为氟化氩敏感光阻剂。
16.根据权利要求1所述的方法，其中所述光阻剂为氟化氪敏感光阻剂。
17.根据权利要求1所述的方法，其中所述第二光阻剂交叉图案具有第一和第二窗口，其中每一窗口留下未由所述光阻剂覆盖的间距减小的遮蔽线和邻近的间距减小的空间的多个部分，所述窗口的每一者具有：
不平行于所述间距减小的遮蔽线的伸长轴的伸长轴，
在所述系列的伸长轴的尺寸上横跨可选择性界定的线的长度，
在所述间隔物轴尺寸上的宽度，所述宽度小于约200纳米；
通过由所述间隔减小的空间界定的第三图案和所述窗口来蚀刻所述绝缘层以在所述绝缘层中产生多系列接触通孔，其中所述接触通孔具有在所述间隔物轴的尺寸上小于约200纳米的长度；以及
用导电材料来填充所述接触通孔以产生多系列电接点，其中所述接点具有在所述间隔物轴的尺寸，小于约200纳米的长度。
18.一种形成集成电路的伸长通孔的方法，所述方法包括：
在下伏层上沉积至少一层遮蔽材料；
使用常规光刻在遮蔽材料层中形成第一组线；
形成间距减小的间隔物线，其沿平行于所述第一组线的轴伸长，且所述间隔物线产生第一图案；
使用常规光刻在覆盖所述间距减小的线的层中形成第二图案，所述第二图案具有开口，所述开口沿平行于所述间距减小的线的伸长轴的轴具有第一宽度，所述第一宽度可不使用间距减小技术而界定；以及
经由由所述两个图案的重叠界定的经组合的图案来蚀刻所述绝缘层，以在所述下伏层中产生接触通孔。
19.根据权利要求18所述的方法，其中包括用金属填充所述接触通孔以产生存储器阵列的接点的另外步骤。
20.根据权利要求18所述的方法，其中所述第二图案通过使用光刻形成。
21.根据权利要求18所述的方法，其中所述接触通孔经配置以接收用于在存储器阵列中的位线接点的导电材料。
22.根据权利要求18所述的方法，其中所述接点通孔经配置以形成用于NAND快闪存储器中的接点。
23.一种制造计算机存储器的组件的方法，所述方法包括：
使用光刻在掩膜材料中形成复数个线，所述线具有由光子界定的间距；
在所述线上施加间隔物材料；
执行间隔物蚀刻以产生具有相对于所述线减小的间距的间隔物图案，所述间隔物沿着间隔物轴延伸；
将具有开口的光刻掩膜图案施加到所述间隔物图案，所述开口具有：
与所述伸长的间隔物轴交叉的伸长轴，
伸长轴的尺寸上横跨所述复数个线的长度，和
所述间隔物轴的尺寸上的宽度，所述宽度小于约200纳米；
蚀刻掉下伏层的未由所述掩膜图案或所述间隔物图案遮蔽的部分以在下伏层中形成槽；其中所述槽具有在所述间隔物轴的尺寸上的长度，该长度小于约200纳米；
用导电材料填充所述槽以产生复数个存储器组件，其中所述槽具有在所述间隔物轴尺寸上的长度，该长度小于约200纳米；以及
选择性地移除所述遮蔽和间隔物材料。
24.根据权利要求23所述的方法，其中所述槽在大体上平行于所述间隔物轴的尺寸上伸长，且其中所述存储器组件相应地沿着平行于所述间隔物轴的轴伸长。
25.根据权利要求23所述的方法，其中使用光刻法在掩膜材料中形成复数条线包括：
在光阻剂中形成第一复数个线；以及
将所述第一复数个线的图案转移到所述掩膜材料中。
26.根据权利要求23所述的方法，其中所述存储器组件包括在存储器阵列中的位线接点。
27.根据权利要求23所述的方法，其中所述存储器组件为在与非快闪存储器中的接点。
28.根据权利要求23所述的方法，其中所述掩膜材料包括硬掩膜。
29.根据权利要求28所述的方法，其中所述硬掩膜为介电抗反射涂层。
30.根据权利要求28所述的方法，其中所述硬掩膜材料为富含硅的氮氧化硅。
31.根据权利要求23所述的方法，其中所述掩膜材料包括非晶碳。
32.根据权利要求23所述的方法，其中所述光刻掩膜图案具有多于一个的开口，导致形成多个槽列。
33.一种制造集成电路的方法，所述方法包括：
铺设材料以形成绝缘层、覆盖所述绝缘层的临时层和覆盖所述临时层的第一可选择性界定的层；
形成对应于在所述第一可选择性界定的层中的第一图案的元件；
将所述第一图案转移到所述临时层；
在所述临时层中的元件的侧壁上形成伸长间隔物；
移除所述临时层的元件且留下对应于第二图案的伸长间隔物；
在所述伸长间隔物上施加第二可选择性界定的层；
形成对应于在所述第二可选择性界定的层中的第三图案的元件，其中所述元件界定窗口，所述窗口具有：
沿长轴延伸穿过所述间隔物的长度；和
在所述伸长间隔物尺寸的延伸的宽度，所述宽度等于或小于约200纳米；
在由所述第二和第三图案中的空间暴露的下伏层中蚀刻孔，所述孔具有在所述伸长间隔物的尺寸上的长度，该长度等于或小于约200纳米；
将导电材料插入所述孔中，使得所述导电材料形成电路元件，每一元件具有元件长度和元件宽度，其中所述元件宽度由第二图案的分辨率决定，所述元件长度由所述第三图案的分辨率决定，且所述元件长度等于或小于约200纳米。
34.根据权利要求33所述的方法，其中所述第一图案或第三图案的至少一者由通过使用施加至模具的机械力图案化来界定。
35.根据权利要求33所述的方法，其中所述第一图案或第三图案的至少一者由光刻技术界定。
36.根据权利要求33所述的方法，其中所述临时层形成自非晶碳。
37.一种计算机存储器阵列，其包括：
一系列晶体管；
一系列位线，其覆盖所述晶体管；以及
一系列接点，其位于所述晶体管与位线之间，所述接点在一个尺寸上具有减小的间距，且具有由常规光刻来界定的另一尺寸。
38.根据权利要求37所述的计算机存储器阵列，其中所述晶体管具有小于约70纳米的临界尺寸。
39.根据权利要求37所述的计算机存储器阵列，其中所述晶体管具有约50纳米的临界尺寸。
40.根据权利要求37所述的计算机存储器阵列，其中所述位线具有小于约70纳米的临界尺寸。
41.根据权利要求37所述的计算机存储器阵列，其中所述位线具有约50纳米的临界尺寸。
42.根据权利要求37所述的计算机存储器阵列，其中所述接点具有小于70纳米的临界尺寸。
43.根据权利要求37所述的计算机存储器阵列，其中所述接点具有约50纳米的临界尺寸。
44.根据权利要求37所述的计算机存储器阵列，其中所述接点具有约与所述晶体管的所述临界尺寸相同的临界尺寸。
45.根据权利要求37所述的计算机存储器阵列，其中所述接点具有约与所述位线的所述临界尺寸相同的临界尺寸。
46.根据权利要求37所述的计算机存储器阵列，其中所述接点包括多个对准的接点列。
47.根据权利要求37所述的计算机存储器阵列，其中所述接点具有大于100纳米的非临界尺寸。
48.根据权利要求37所述的计算机存储器阵列，其中所述接点具有约200纳米的非临界尺寸。
49.一种集成电路，其包括：
多个晶体管，其具有间距宽度；
多个上覆数字线，其具有间距宽度；以及
多个电接点，其在所述晶体管与数字线之间垂直延伸，所述接点具有近似于所述晶体管和数字线的所述间距宽度的间距宽度，所述电接点具有一个间距减小的尺寸和一个间距未减小的尺寸。
50.根据权利要求50所述的集成电路，其中所述电接点排列成多个行。
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Families Citing this family (117)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005094231A2 (en) * 2004-03-19 2005-10-13 The Regents Of The University Of California Methods for fabrication of positional and compositionally controlled nanostructures on substrate
US7151040B2 (en) * 2004-08-31 2006-12-19 Micron Technology, Inc. Methods for increasing photo alignment margins
US7910288B2 (en) 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US7655387B2 (en) * 2004-09-02 2010-02-02 Micron Technology, Inc. Method to align mask patterns
US7115525B2 (en) * 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7390746B2 (en) * 2005-03-15 2008-06-24 Micron Technology, Inc. Multiple deposition for integration of spacers in pitch multiplication process
US7253118B2 (en) 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
US7611944B2 (en) 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
KR100833201B1 (ko) * 2007-06-15 2008-05-28 삼성전자주식회사 콘택 플러그 및 배선 라인 일체형 구조의 미세 패턴을가지는 반도체 소자 및 그 제조 방법
US7429536B2 (en) 2005-05-23 2008-09-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7560390B2 (en) 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US7396781B2 (en) * 2005-06-09 2008-07-08 Micron Technology, Inc. Method and apparatus for adjusting feature size and position
US7888721B2 (en) * 2005-07-06 2011-02-15 Micron Technology, Inc. Surround gate access transistors with grown ultra-thin bodies
US7768051B2 (en) 2005-07-25 2010-08-03 Micron Technology, Inc. DRAM including a vertical surround gate transistor
US7413981B2 (en) * 2005-07-29 2008-08-19 Micron Technology, Inc. Pitch doubled circuit layout
US8123968B2 (en) * 2005-08-25 2012-02-28 Round Rock Research, Llc Multiple deposition for integration of spacers in pitch multiplication process
US7816262B2 (en) * 2005-08-30 2010-10-19 Micron Technology, Inc. Method and algorithm for random half pitched interconnect layout with constant spacing
US7696567B2 (en) 2005-08-31 2010-04-13 Micron Technology, Inc Semiconductor memory device
US7829262B2 (en) * 2005-08-31 2010-11-09 Micron Technology, Inc. Method of forming pitch multipled contacts
US7557032B2 (en) * 2005-09-01 2009-07-07 Micron Technology, Inc. Silicided recessed silicon
US7393789B2 (en) * 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
US7776744B2 (en) * 2005-09-01 2010-08-17 Micron Technology, Inc. Pitch multiplication spacers and methods of forming the same
US7572572B2 (en) * 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7416943B2 (en) * 2005-09-01 2008-08-26 Micron Technology, Inc. Peripheral gate stacks and recessed array gates
US7759197B2 (en) * 2005-09-01 2010-07-20 Micron Technology, Inc. Method of forming isolated features using pitch multiplication
US7687342B2 (en) * 2005-09-01 2010-03-30 Micron Technology, Inc. Method of manufacturing a memory device
US7476933B2 (en) 2006-03-02 2009-01-13 Micron Technology, Inc. Vertical gated access transistor
US7842558B2 (en) * 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
JP2007266491A (ja) * 2006-03-29 2007-10-11 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
US7902074B2 (en) 2006-04-07 2011-03-08 Micron Technology, Inc. Simplified pitch doubling process flow
US8003310B2 (en) * 2006-04-24 2011-08-23 Micron Technology, Inc. Masking techniques and templates for dense semiconductor fabrication
US7488685B2 (en) * 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
US7795149B2 (en) 2006-06-01 2010-09-14 Micron Technology, Inc. Masking techniques and contact imprint reticles for dense semiconductor fabrication
US7723009B2 (en) 2006-06-02 2010-05-25 Micron Technology, Inc. Topography based patterning
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US7960797B2 (en) * 2006-08-29 2011-06-14 Micron Technology, Inc. Semiconductor devices including fine pitch arrays with staggered contacts
US7611980B2 (en) 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
US7666578B2 (en) 2006-09-14 2010-02-23 Micron Technology, Inc. Efficient pitch multiplication process
US8129289B2 (en) 2006-10-05 2012-03-06 Micron Technology, Inc. Method to deposit conformal low temperature SiO2
US7923373B2 (en) * 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US8980756B2 (en) * 2007-07-30 2015-03-17 Micron Technology, Inc. Methods for device fabrication using pitch reduction
US8563229B2 (en) 2007-07-31 2013-10-22 Micron Technology, Inc. Process of semiconductor fabrication with mask overlay on pitch multiplied features and associated structures
US8481417B2 (en) 2007-08-03 2013-07-09 Micron Technology, Inc. Semiconductor structures including tight pitch contacts and methods to form same
JP2009054956A (ja) * 2007-08-29 2009-03-12 Toshiba Corp 半導体メモリ
US7737039B2 (en) 2007-11-01 2010-06-15 Micron Technology, Inc. Spacer process for on pitch contacts and related structures
US7659208B2 (en) 2007-12-06 2010-02-09 Micron Technology, Inc Method for forming high density patterns
US7759201B2 (en) * 2007-12-17 2010-07-20 Sandisk 3D Llc Method for fabricating pitch-doubling pillar structures
US7790531B2 (en) * 2007-12-18 2010-09-07 Micron Technology, Inc. Methods for isolating portions of a loop of pitch-multiplied material and related structures
KR100919349B1 (ko) * 2007-12-27 2009-09-25 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법
EP2248156B1 (en) * 2008-02-28 2018-09-05 Hewlett-Packard Development Company, L.P. Semiconductor substrate contact via
US8030218B2 (en) 2008-03-21 2011-10-04 Micron Technology, Inc. Method for selectively modifying spacing between pitch multiplied structures
US7981592B2 (en) * 2008-04-11 2011-07-19 Sandisk 3D Llc Double patterning method
US7713818B2 (en) 2008-04-11 2010-05-11 Sandisk 3D, Llc Double patterning method
US7786015B2 (en) * 2008-04-28 2010-08-31 Sandisk 3D Llc Method for fabricating self-aligned complementary pillar structures and wiring
US7989307B2 (en) * 2008-05-05 2011-08-02 Micron Technology, Inc. Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
US10151981B2 (en) 2008-05-22 2018-12-11 Micron Technology, Inc. Methods of forming structures supported by semiconductor substrates
US20090302472A1 (en) * 2008-06-05 2009-12-10 Samsung Electronics Co., Ltd. Non-volatile memory devices including shared bit lines and methods of fabricating the same
KR101215173B1 (ko) * 2008-06-09 2012-12-24 에스케이하이닉스 주식회사 반도체 소자의 형성 방법
US7781269B2 (en) * 2008-06-30 2010-08-24 Sandisk 3D Llc Triangle two dimensional complementary patterning of pillars
US7732235B2 (en) * 2008-06-30 2010-06-08 Sandisk 3D Llc Method for fabricating high density pillar structures by double patterning using positive photoresist
US8076208B2 (en) 2008-07-03 2011-12-13 Micron Technology, Inc. Method for forming transistor with high breakdown voltage using pitch multiplication technique
US8101497B2 (en) 2008-09-11 2012-01-24 Micron Technology, Inc. Self-aligned trench formation
US8076056B2 (en) * 2008-10-06 2011-12-13 Sandisk 3D Llc Method of making sub-resolution pillar structures using undercutting technique
US8080443B2 (en) 2008-10-27 2011-12-20 Sandisk 3D Llc Method of making pillars using photoresist spacer mask
US8492282B2 (en) * 2008-11-24 2013-07-23 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits
US8796155B2 (en) * 2008-12-04 2014-08-05 Micron Technology, Inc. Methods of fabricating substrates
US8273634B2 (en) 2008-12-04 2012-09-25 Micron Technology, Inc. Methods of fabricating substrates
US8247302B2 (en) 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates
US8114765B2 (en) 2008-12-31 2012-02-14 Sandisk 3D Llc Methods for increased array feature density
US8084347B2 (en) 2008-12-31 2011-12-27 Sandisk 3D Llc Resist feature and removable spacer pitch doubling patterning method for pillar structures
US8268543B2 (en) * 2009-03-23 2012-09-18 Micron Technology, Inc. Methods of forming patterns on substrates
US9330934B2 (en) * 2009-05-18 2016-05-03 Micron Technology, Inc. Methods of forming patterns on substrates
DE102009023251B4 (de) * 2009-05-29 2011-02-24 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung eines Kontaktelements mit großem Aspektverhältnis und mit einer günstigeren Form in einem Halbleiterbauelement zur Verbesserung der Abscheidung einer Beschichtung
US8026172B2 (en) * 2009-06-29 2011-09-27 Sandisk 3D Llc Method of forming contact hole arrays using a hybrid spacer technique
US20110129991A1 (en) * 2009-12-02 2011-06-02 Kyle Armstrong Methods Of Patterning Materials, And Methods Of Forming Memory Cells
US7923305B1 (en) 2010-01-12 2011-04-12 Sandisk 3D Llc Patterning method for high density pillar structures
US8026178B2 (en) 2010-01-12 2011-09-27 Sandisk 3D Llc Patterning method for high density pillar structures
FR2960700B1 (fr) * 2010-06-01 2012-05-18 Commissariat Energie Atomique Procede de lithographie pour la realisation de reseaux de conducteurs relies par des vias
DE102010035602A1 (de) * 2010-06-10 2011-12-15 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Strukturierung einer Schicht unter Einsatz einer Hartmaske
US8518788B2 (en) 2010-08-11 2013-08-27 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8216939B2 (en) 2010-08-20 2012-07-10 Micron Technology, Inc. Methods of forming openings
US8455341B2 (en) 2010-09-02 2013-06-04 Micron Technology, Inc. Methods of forming features of integrated circuitry
US8461053B2 (en) * 2010-12-17 2013-06-11 Spansion Llc Self-aligned NAND flash select-gate wordlines for spacer double patterning
US8586478B2 (en) * 2011-03-28 2013-11-19 Renesas Electronics Corporation Method of making a semiconductor device
US8575032B2 (en) 2011-05-05 2013-11-05 Micron Technology, Inc. Methods of forming a pattern on a substrate
US9076680B2 (en) 2011-10-18 2015-07-07 Micron Technology, Inc. Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array
US9177794B2 (en) 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
US8664077B2 (en) * 2012-02-14 2014-03-04 Nanya Technology Corp. Method for forming self-aligned overlay mark
US9276001B2 (en) * 2012-05-23 2016-03-01 Nanya Technology Corporation Semiconductor device and method for manufacturing the same
US8629048B1 (en) 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate
US9269747B2 (en) 2012-08-23 2016-02-23 Micron Technology, Inc. Self-aligned interconnection for integrated circuits
US9034197B2 (en) * 2012-09-13 2015-05-19 HGST Netherlands B.V. Method for separately processing regions on a patterned medium
US9111857B2 (en) 2012-09-21 2015-08-18 Micron Technology, Inc. Method, system and device for recessed contact in memory array
US20140134844A1 (en) * 2012-11-12 2014-05-15 Infineon Technologies Dresden Gmbh Method for processing a die
US20150118832A1 (en) * 2013-10-24 2015-04-30 Applied Materials, Inc. Methods for patterning a hardmask layer for an ion implantation process
US9159579B2 (en) * 2013-10-25 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Lithography using multilayer spacer for reduced spacer footing
US9437479B2 (en) * 2013-11-19 2016-09-06 Applied Materials, Inc. Methods for forming an interconnect pattern on a substrate
US9177797B2 (en) * 2013-12-04 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Lithography using high selectivity spacers for pitch reduction
US9679946B2 (en) * 2014-08-25 2017-06-13 HGST, Inc. 3-D planes memory device
US9324619B2 (en) * 2014-08-25 2016-04-26 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
KR102265271B1 (ko) 2015-01-14 2021-06-17 삼성전자주식회사 반도체 소자 및 그 제조방법
KR102323251B1 (ko) 2015-01-21 2021-11-09 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조방법
KR102337410B1 (ko) 2015-04-06 2021-12-10 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
US10103032B2 (en) * 2015-11-20 2018-10-16 Tokyo Electron Limited Methods of forming etch masks for sub-resolution substrate patterning
JP6907217B2 (ja) 2016-01-20 2021-07-21 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 横方向ハードマスク凹部縮小のためのハイブリッドカーボンハードマスク
CN108780777B (zh) * 2016-02-02 2023-02-17 东京毅力科创株式会社 利用选择性沉积对金属和通孔进行自对准
TWI661466B (zh) * 2016-04-14 2019-06-01 日商東京威力科創股份有限公司 使用具有多種材料之一層的基板圖案化方法
US10163690B2 (en) * 2016-11-30 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. 2-D interconnections for integrated circuits
CN108735711B (zh) * 2017-04-13 2021-04-23 中芯国际集成电路制造(北京)有限公司 一种半导体器件及其制备方法、电子装置
CN109309091A (zh) * 2017-07-28 2019-02-05 联华电子股份有限公司 图案化方法
TWI658763B (zh) * 2017-10-11 2019-05-01 欣興電子股份有限公司 製造導線之方法
US10347487B2 (en) * 2017-11-14 2019-07-09 Micron Technology, Inc. Cell contact
US10790155B2 (en) 2018-06-27 2020-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices
CN112928057B (zh) * 2019-12-05 2023-05-19 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11502041B2 (en) 2020-04-22 2022-11-15 Nanya Technology Corporation Method of forming a pattern
CN112018127B (zh) * 2020-07-21 2024-06-18 长江存储科技有限责任公司 金属层的形成方法、3d存储器件及其制造方法
US11257766B1 (en) 2020-08-21 2022-02-22 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5532741A (en) * 1993-05-19 1996-07-02 Rohm Co., Ltd. Video image display and video camera for producing a mirror image

Family Cites Families (194)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US77524A (en) * 1868-05-05 Improvement in harvesters
US292991A (en) * 1884-02-05 Machine for cutting heads of boxes
US4234362A (en) * 1978-11-03 1980-11-18 International Business Machines Corporation Method for forming an insulator between layers of conductive material
US4508579A (en) 1981-03-30 1985-04-02 International Business Machines Corporation Lateral device structures using self-aligned fabrication techniques
US4432132A (en) * 1981-12-07 1984-02-21 Bell Telephone Laboratories, Incorporated Formation of sidewall oxide layers by reactive oxygen ion etching to define submicron features
US4419809A (en) 1981-12-30 1983-12-13 International Business Machines Corporation Fabrication process of sub-micrometer channel length MOSFETs
DE3242113A1 (de) * 1982-11-13 1984-05-24 Ibm Deutschland Gmbh, 7000 Stuttgart Verfahren zur herstellung einer duennen dielektrischen isolation in einem siliciumhalbleiterkoerper
US4716131A (en) 1983-11-28 1987-12-29 Nec Corporation Method of manufacturing semiconductor device having polycrystalline silicon layer with metal silicide film
US4648937A (en) * 1985-10-30 1987-03-10 International Business Machines Corporation Method of preventing asymmetric etching of lines in sub-micrometer range sidewall images transfer
GB8528967D0 (en) 1985-11-25 1986-01-02 Plessey Co Plc Semiconductor device manufacture
EP0238690B1 (en) 1986-03-27 1991-11-06 International Business Machines Corporation Process for forming sidewalls
US5514885A (en) * 1986-10-09 1996-05-07 Myrick; James J. SOI methods and apparatus
US4838991A (en) * 1987-10-30 1989-06-13 International Business Machines Corporation Process for defining organic sidewall structures
US4776922A (en) * 1987-10-30 1988-10-11 International Business Machines Corporation Formation of variable-width sidewall structures
US5328810A (en) * 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
US5013680A (en) * 1990-07-18 1991-05-07 Micron Technology, Inc. Process for fabricating a DRAM array having feature widths that transcend the resolution limit of available photolithography
US5053105A (en) * 1990-07-19 1991-10-01 Micron Technology, Inc. Process for creating an etch mask suitable for deep plasma etches employing self-aligned silicidation of a metal layer masked with a silicon dioxide template
US5047117A (en) * 1990-09-26 1991-09-10 Micron Technology, Inc. Method of forming a narrow self-aligned, annular opening in a masking layer
DE4034612A1 (de) * 1990-10-31 1992-05-07 Huels Chemische Werke Ag Verfahren zur herstellung von methacryloxy- oder acryloxygruppen enthaltenden organosilanen
IT1243919B (it) 1990-11-20 1994-06-28 Cons Ric Microelettronica Procedimento per l'ottenimento di solchi submicrometrici planarizzati in circuiti integrati realizzati con tecnologia ulsi
US5330879A (en) 1992-07-16 1994-07-19 Micron Technology, Inc. Method for fabrication of close-tolerance lines and sharp emission tips on a semiconductor wafer
DE4236609A1 (de) 1992-10-29 1994-05-05 Siemens Ag Verfahren zur Erzeugung einer Struktur in der Oberfläche eines Substrats
US5470661A (en) * 1993-01-07 1995-11-28 International Business Machines Corporation Diamond-like carbon films from a hydrocarbon helium plasma
US6042998A (en) 1993-09-30 2000-03-28 The University Of New Mexico Method and apparatus for extending spatial frequencies in photolithography images
KR970007173B1 (ko) 1994-07-14 1997-05-03 현대전자산업 주식회사 미세패턴 형성방법
JPH0855920A (ja) 1994-08-15 1996-02-27 Toshiba Corp 半導体装置の製造方法
JPH0855908A (ja) 1994-08-17 1996-02-27 Toshiba Corp 半導体装置
US5600153A (en) * 1994-10-07 1997-02-04 Micron Technology, Inc. Conductive polysilicon lines and thin film transistors
TW366367B (en) 1995-01-26 1999-08-11 Ibm Sputter deposition of hydrogenated amorphous carbon film
US5795830A (en) * 1995-06-06 1998-08-18 International Business Machines Corporation Reducing pitch with continuously adjustable line and space dimensions
KR100190757B1 (ko) * 1995-06-30 1999-06-01 김영환 모스 전계 효과 트랜지스터 형성방법
JP3393286B2 (ja) * 1995-09-08 2003-04-07 ソニー株式会社 パターンの形成方法
US5789320A (en) 1996-04-23 1998-08-04 International Business Machines Corporation Plating of noble metal electrodes for DRAM and FRAM
TW329539B (en) 1996-07-05 1998-04-11 Mitsubishi Electric Corp The semiconductor device and its manufacturing method
JP3164026B2 (ja) 1996-08-21 2001-05-08 日本電気株式会社 半導体装置及びその製造方法
US5880018A (en) * 1996-10-07 1999-03-09 Motorola Inc. Method for manufacturing a low dielectric constant inter-level integrated circuit structure
US5998256A (en) 1996-11-01 1999-12-07 Micron Technology, Inc. Semiconductor processing methods of forming devices on a substrate, forming device arrays on a substrate, forming conductive lines on a substrate, and forming capacitor arrays on a substrate, and integrated circuitry
US6395613B1 (en) * 2000-08-30 2002-05-28 Micron Technology, Inc. Semiconductor processing methods of forming a plurality of capacitors on a substrate, bit line contacts and method of forming bit line contacts
US5895740A (en) 1996-11-13 1999-04-20 Vanguard International Semiconductor Corp. Method of forming contact holes of reduced dimensions by using in-situ formed polymeric sidewall spacers
KR100231134B1 (ko) 1997-06-14 1999-11-15 문정환 반도체장치의 배선 형성 방법
US6063688A (en) 1997-09-29 2000-05-16 Intel Corporation Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition
KR100247862B1 (ko) * 1997-12-11 2000-03-15 윤종용 반도체 장치 및 그 제조방법
US6143476A (en) 1997-12-12 2000-11-07 Applied Materials Inc Method for high temperature etching of patterned layers using an organic mask stack
US6291334B1 (en) * 1997-12-19 2001-09-18 Applied Materials, Inc. Etch stop layer for dual damascene process
US6004862A (en) 1998-01-20 1999-12-21 Advanced Micro Devices, Inc. Core array and periphery isolation technique
JP2975917B2 (ja) 1998-02-06 1999-11-10 株式会社半導体プロセス研究所 半導体装置の製造方法及び半導体装置の製造装置
KR100301038B1 (ko) * 1998-03-02 2001-09-06 윤종용 씨오비(cob)를구비한반도체메모리장치및그제조방법
US5933725A (en) * 1998-05-27 1999-08-03 Vanguard International Semiconductor Corporation Word line resistance reduction method and design for high density memory with relaxed metal pitch
TW376582B (en) 1998-06-26 1999-12-11 Vanguard Int Semiconduct Corp Method of forming COB DRAM with self-aligned pole and bitline contact plug
US6020255A (en) 1998-07-13 2000-02-01 Taiwan Semiconductor Manufacturing Company Dual damascene interconnect process with borderless contact
US6245662B1 (en) * 1998-07-23 2001-06-12 Applied Materials, Inc. Method of producing an interconnect structure for an integrated circuit
US6060383A (en) 1998-08-10 2000-05-09 Nogami; Takeshi Method for making multilayered coaxial interconnect structure
US6071789A (en) * 1998-11-10 2000-06-06 Vanguard International Semiconductor Corporation Method for simultaneously fabricating a DRAM capacitor and metal interconnections
EP1153136A2 (en) * 1998-12-09 2001-11-14 The General Hospital Corporation Enhanced packaging of herpes virus amplicons and generation of recombinant virus vectors
WO2000039845A1 (en) * 1998-12-28 2000-07-06 Asahi Kasei Microsystems Co., Ltd. Method for forming contact hole
US6204187B1 (en) 1999-01-06 2001-03-20 Infineon Technologies North America, Corp. Contact and deep trench patterning
US6211044B1 (en) 1999-04-12 2001-04-03 Advanced Micro Devices Process for fabricating a semiconductor device component using a selective silicidation reaction
JP2000307084A (ja) 1999-04-23 2000-11-02 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6110837A (en) * 1999-04-28 2000-08-29 Worldwide Semiconductor Manufacturing Corp. Method for forming a hard mask of half critical dimension
US6136662A (en) * 1999-05-13 2000-10-24 Lsi Logic Corporation Semiconductor wafer having a layer-to-layer alignment mark and method for fabricating the same
JP2000357736A (ja) 1999-06-15 2000-12-26 Toshiba Corp 半導体装置及びその製造方法
KR100333382B1 (ko) * 1999-06-24 2002-04-18 박종섭 반도체 장치의 다층금속배선 형성방법
JP2001077196A (ja) * 1999-09-08 2001-03-23 Sony Corp 半導体装置の製造方法
US6730571B1 (en) 1999-10-14 2004-05-04 Chartered Semiconductor Manufacturing Ltd. Method to form a cross network of air gaps within IMD layer
US6362057B1 (en) 1999-10-26 2002-03-26 Motorola, Inc. Method for forming a semiconductor device
US6582891B1 (en) * 1999-12-02 2003-06-24 Axcelis Technologies, Inc. Process for reducing edge roughness in patterned photoresist
US6573030B1 (en) * 2000-02-17 2003-06-03 Applied Materials, Inc. Method for depositing an amorphous carbon layer
US6967140B2 (en) * 2000-03-01 2005-11-22 Intel Corporation Quantum wire gate device and method of making same
US6297554B1 (en) * 2000-03-10 2001-10-02 United Microelectronics Corp. Dual damascene interconnect structure with reduced parasitic capacitance
US6423474B1 (en) 2000-03-21 2002-07-23 Micron Technology, Inc. Use of DARC and BARC in flash memory processing
JP3805603B2 (ja) * 2000-05-29 2006-08-02 富士通株式会社 半導体装置及びその製造方法
US6632741B1 (en) 2000-07-19 2003-10-14 International Business Machines Corporation Self-trimming method on looped patterns
US6455372B1 (en) 2000-08-14 2002-09-24 Micron Technology, Inc. Nucleation for improved flash erase characteristics
US6348380B1 (en) 2000-08-25 2002-02-19 Micron Technology, Inc. Use of dilute steam ambient for improvement of flash devices
SE517275C2 (sv) * 2000-09-20 2002-05-21 Obducat Ab Sätt vid våtetsning av ett substrat
US6335257B1 (en) * 2000-09-29 2002-01-01 Vanguard International Semiconductor Corporation Method of making pillar-type structure on semiconductor substrate
US6667237B1 (en) 2000-10-12 2003-12-23 Vram Technologies, Llc Method and apparatus for patterning fine dimensions
US6534243B1 (en) * 2000-10-23 2003-03-18 Advanced Micro Devices, Inc. Chemical feature doubling process
US6926843B2 (en) 2000-11-30 2005-08-09 International Business Machines Corporation Etching of hard masks
US6664028B2 (en) 2000-12-04 2003-12-16 United Microelectronics Corp. Method of forming opening in wafer layer
JP3406302B2 (ja) 2001-01-16 2003-05-12 株式会社半導体先端テクノロジーズ 微細パターンの形成方法、半導体装置の製造方法および半導体装置
US6740594B2 (en) 2001-05-31 2004-05-25 Infineon Technologies Ag Method for removing carbon-containing polysilane from a semiconductor without stripping
US6960806B2 (en) * 2001-06-21 2005-11-01 International Business Machines Corporation Double gated vertical transistor with different first and second gate materials
US6522584B1 (en) 2001-08-02 2003-02-18 Micron Technology, Inc. Programming methods for multi-level flash EEPROMs
US6744094B2 (en) 2001-08-24 2004-06-01 Micron Technology Inc. Floating gate transistor with horizontal gate layers stacked next to vertical body
TW497138B (en) * 2001-08-28 2002-08-01 Winbond Electronics Corp Method for improving consistency of critical dimension
DE10142590A1 (de) 2001-08-31 2003-04-03 Infineon Technologies Ag Verfahren zur Seitenwandverstärkung von Resiststrukturen und zur Herstellung von Strukturen mit reduzierter Strukturgröße
US7045383B2 (en) * 2001-09-19 2006-05-16 BAE Systems Information and Ovonyx, Inc Method for making tapered opening for programmable resistance memory element
JP4969001B2 (ja) * 2001-09-20 2012-07-04 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
JP2003133437A (ja) * 2001-10-24 2003-05-09 Hitachi Ltd 半導体装置の製造方法および半導体装置
US7226853B2 (en) 2001-12-26 2007-06-05 Applied Materials, Inc. Method of forming a dual damascene structure utilizing a three layer hard mask structure
TW576864B (en) * 2001-12-28 2004-02-21 Toshiba Corp Method for manufacturing a light-emitting device
US6638441B2 (en) * 2002-01-07 2003-10-28 Macronix International Co., Ltd. Method for pitch reduction
DE10207131B4 (de) 2002-02-20 2007-12-20 Infineon Technologies Ag Verfahren zur Bildung einer Hartmaske in einer Schicht auf einer flachen Scheibe
US6620715B1 (en) 2002-03-29 2003-09-16 Cypress Semiconductor Corp. Method for forming sub-critical dimension structures in an integrated circuit
KR100428791B1 (ko) * 2002-04-17 2004-04-28 삼성전자주식회사 저유전율 절연막을 이용한 듀얼 다마신 배선 형성방법
US6759180B2 (en) 2002-04-23 2004-07-06 Hewlett-Packard Development Company, L.P. Method of fabricating sub-lithographic sized line and space patterns for nano-imprinting lithography
US20030207584A1 (en) * 2002-05-01 2003-11-06 Swaminathan Sivakumar Patterning tighter and looser pitch geometries
US6951709B2 (en) * 2002-05-03 2005-10-04 Micron Technology, Inc. Method of fabricating a semiconductor multilevel interconnect structure
US6602779B1 (en) 2002-05-13 2003-08-05 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming low dielectric constant damascene structure while employing carbon doped silicon oxide planarizing stop layer
US6703312B2 (en) 2002-05-17 2004-03-09 International Business Machines Corporation Method of forming active devices of different gatelengths using lithographic printed gate images of same length
JP4102112B2 (ja) * 2002-06-06 2008-06-18 株式会社東芝 半導体装置及びその製造方法
US6818141B1 (en) 2002-06-10 2004-11-16 Advanced Micro Devices, Inc. Application of the CVD bilayer ARC as a hard mask for definition of the subresolution trench features between polysilicon wordlines
US6734107B2 (en) * 2002-06-12 2004-05-11 Macronix International Co., Ltd. Pitch reduction in semiconductor fabrication
US6559017B1 (en) 2002-06-13 2003-05-06 Advanced Micro Devices, Inc. Method of using amorphous carbon as spacer material in a disposable spacer process
KR100476924B1 (ko) 2002-06-14 2005-03-17 삼성전자주식회사 반도체 장치의 미세 패턴 형성 방법
US6924191B2 (en) * 2002-06-20 2005-08-02 Applied Materials, Inc. Method for fabricating a gate structure of a field effect transistor
AU2003280498A1 (en) * 2002-06-27 2004-01-19 Advanced Micro Devices, Inc. Method of defining the dimensions of circuit elements by using spacer deposition techniques
US6689695B1 (en) 2002-06-28 2004-02-10 Taiwan Semiconductor Manufacturing Company Multi-purpose composite mask for dual damascene patterning
US6835663B2 (en) * 2002-06-28 2004-12-28 Infineon Technologies Ag Hardmask of amorphous carbon-hydrogen (a-C:H) layers with tunable etch resistivity
US6664154B1 (en) * 2002-06-28 2003-12-16 Advanced Micro Devices, Inc. Method of using amorphous carbon film as a sacrificial layer in replacement gate integration processes
US6500756B1 (en) 2002-06-28 2002-12-31 Advanced Micro Devices, Inc. Method of forming sub-lithographic spaces between polysilicon lines
US20040018738A1 (en) * 2002-07-22 2004-01-29 Wei Liu Method for fabricating a notch gate structure of a field effect transistor
US6913871B2 (en) 2002-07-23 2005-07-05 Intel Corporation Fabricating sub-resolution structures in planar lightwave devices
US6800930B2 (en) * 2002-07-31 2004-10-05 Micron Technology, Inc. Semiconductor dice having back side redistribution layer accessed using through-silicon vias, and assemblies
US6673684B1 (en) * 2002-07-31 2004-01-06 Advanced Micro Devices, Inc. Use of diamond as a hard mask material
US6764949B2 (en) * 2002-07-31 2004-07-20 Advanced Micro Devices, Inc. Method for reducing pattern deformation and photoresist poisoning in semiconductor device fabrication
US6939808B2 (en) 2002-08-02 2005-09-06 Applied Materials, Inc. Undoped and fluorinated amorphous carbon film as pattern mask for metal etch
KR100480610B1 (ko) 2002-08-09 2005-03-31 삼성전자주식회사 실리콘 산화막을 이용한 미세 패턴 형성방법
US6566280B1 (en) * 2002-08-26 2003-05-20 Intel Corporation Forming polymer features on a substrate
US7205598B2 (en) * 2002-08-29 2007-04-17 Micron Technology, Inc. Random access memory device utilizing a vertically oriented select transistor
US6794699B2 (en) * 2002-08-29 2004-09-21 Micron Technology Inc Annular gate and technique for fabricating an annular gate
US6756284B2 (en) 2002-09-18 2004-06-29 Silicon Storage Technology, Inc. Method for forming a sublithographic opening in a semiconductor process
JP4058327B2 (ja) * 2002-10-18 2008-03-05 富士通株式会社 半導体装置の製造方法
US6706571B1 (en) 2002-10-22 2004-03-16 Advanced Micro Devices, Inc. Method for forming multiple structures in a semiconductor device
JP4034164B2 (ja) 2002-10-28 2008-01-16 富士通株式会社 微細パターンの作製方法及び半導体装置の製造方法
US6888755B2 (en) * 2002-10-28 2005-05-03 Sandisk Corporation Flash memory cell arrays having dual control gates per memory cell charge storage element
US7119020B2 (en) 2002-12-04 2006-10-10 Matsushita Electric Industrial Co., Ltd. Method for fabricating semiconductor device
US6686245B1 (en) * 2002-12-20 2004-02-03 Motorola, Inc. Vertical MOSFET with asymmetric gate structure
US6916594B2 (en) 2002-12-30 2005-07-12 Hynix Semiconductor Inc. Overcoating composition for photoresist and method for forming photoresist pattern using the same
US7015124B1 (en) 2003-04-28 2006-03-21 Advanced Micro Devices, Inc. Use of amorphous carbon for gate patterning
US6773998B1 (en) * 2003-05-20 2004-08-10 Advanced Micro Devices, Inc. Modified film stack and patterning strategy for stress compensation and prevention of pattern distortion in amorphous carbon gate patterning
JP4578785B2 (ja) * 2003-05-21 2010-11-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7291878B2 (en) * 2003-06-03 2007-11-06 Hitachi Global Storage Technologies Netherlands B.V. Ultra low-cost solid-state memory
US6835662B1 (en) 2003-07-14 2004-12-28 Advanced Micro Devices, Inc. Partially de-coupled core and periphery gate module process
DE10345455A1 (de) 2003-09-30 2005-05-04 Infineon Technologies Ag Verfahren zum Erzeugen einer Hartmaske und Hartmasken-Anordnung
KR100536801B1 (ko) * 2003-10-01 2005-12-14 동부아남반도체 주식회사 반도체 소자 및 그 제조 방법
TWI220560B (en) * 2003-10-27 2004-08-21 Powerchip Semiconductor Corp NAND flash memory cell architecture, NAND flash memory cell array, manufacturing method and operating method of the same
US6867116B1 (en) * 2003-11-10 2005-03-15 Macronix International Co., Ltd. Fabrication method of sub-resolution pitch for integrated circuits
JP2005150333A (ja) * 2003-11-14 2005-06-09 Sony Corp 半導体装置の製造方法
KR100554514B1 (ko) 2003-12-26 2006-03-03 삼성전자주식회사 반도체 장치에서 패턴 형성 방법 및 이를 이용한 게이트형성방법.
US6998332B2 (en) * 2004-01-08 2006-02-14 International Business Machines Corporation Method of independent P and N gate length control of FET device made by sidewall image transfer technique
US6875703B1 (en) * 2004-01-20 2005-04-05 International Business Machines Corporation Method for forming quadruple density sidewall image transfer (SIT) structures
US7372091B2 (en) * 2004-01-27 2008-05-13 Micron Technology, Inc. Selective epitaxy vertical integrated circuit components
US7064078B2 (en) * 2004-01-30 2006-06-20 Applied Materials Techniques for the use of amorphous carbon (APF) for various etch and litho integration scheme
WO2005094231A2 (en) 2004-03-19 2005-10-13 The Regents Of The University Of California Methods for fabrication of positional and compositionally controlled nanostructures on substrate
US7153780B2 (en) * 2004-03-24 2006-12-26 Intel Corporation Method and apparatus for self-aligned MOS patterning
US7098105B2 (en) 2004-05-26 2006-08-29 Micron Technology, Inc. Methods for forming semiconductor structures
US6955961B1 (en) * 2004-05-27 2005-10-18 Macronix International Co., Ltd. Method for defining a minimum pitch in an integrated circuit beyond photolithographic resolution
US7183205B2 (en) * 2004-06-08 2007-02-27 Macronix International Co., Ltd. Method of pitch dimension shrinkage
JP4543767B2 (ja) * 2004-06-10 2010-09-15 株式会社ニコン 露光装置及びデバイス製造方法
US7473644B2 (en) * 2004-07-01 2009-01-06 Micron Technology, Inc. Method for forming controlled geometry hardmasks including subresolution elements
US7074666B2 (en) * 2004-07-28 2006-07-11 International Business Machines Corporation Borderless contact structures
KR100704470B1 (ko) * 2004-07-29 2007-04-10 주식회사 하이닉스반도체 비결정성 탄소막을 희생 하드마스크로 이용하는반도체소자 제조 방법
US7175944B2 (en) 2004-08-31 2007-02-13 Micron Technology, Inc. Prevention of photoresist scumming
US7151040B2 (en) 2004-08-31 2006-12-19 Micron Technology, Inc. Methods for increasing photo alignment margins
US7442976B2 (en) 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
US7910288B2 (en) 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US7115525B2 (en) 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7655387B2 (en) 2004-09-02 2010-02-02 Micron Technology, Inc. Method to align mask patterns
KR100614651B1 (ko) * 2004-10-11 2006-08-22 삼성전자주식회사 회로 패턴의 노광을 위한 장치 및 방법, 사용되는포토마스크 및 그 설계 방법, 그리고 조명계 및 그 구현방법
US7176130B2 (en) * 2004-11-12 2007-02-13 Freescale Semiconductor, Inc. Plasma treatment for surface of semiconductor device
US7208379B2 (en) 2004-11-29 2007-04-24 Texas Instruments Incorporated Pitch multiplication process
US7298004B2 (en) 2004-11-30 2007-11-20 Infineon Technologies Ag Charge-trapping memory cell and method for production
KR100596795B1 (ko) * 2004-12-16 2006-07-05 주식회사 하이닉스반도체 반도체 소자의 캐패시터 및 그 형성방법
US7271107B2 (en) * 2005-02-03 2007-09-18 Lam Research Corporation Reduction of feature critical dimensions using multiple masks
KR100787352B1 (ko) 2005-02-23 2007-12-18 주식회사 하이닉스반도체 하드마스크용 조성물 및 이를 이용한 반도체 소자의 패턴형성 방법
US7253118B2 (en) * 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
US7390746B2 (en) * 2005-03-15 2008-06-24 Micron Technology, Inc. Multiple deposition for integration of spacers in pitch multiplication process
US7611944B2 (en) * 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
KR100640639B1 (ko) * 2005-04-19 2006-10-31 삼성전자주식회사 미세콘택을 포함하는 반도체소자 및 그 제조방법
US7429536B2 (en) * 2005-05-23 2008-09-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7547599B2 (en) 2005-05-26 2009-06-16 Micron Technology, Inc. Multi-state memory cell
US7560390B2 (en) 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US7396781B2 (en) 2005-06-09 2008-07-08 Micron Technology, Inc. Method and apparatus for adjusting feature size and position
JP2006351861A (ja) * 2005-06-16 2006-12-28 Toshiba Corp 半導体装置の製造方法
US7413981B2 (en) * 2005-07-29 2008-08-19 Micron Technology, Inc. Pitch doubled circuit layout
US7291560B2 (en) 2005-08-01 2007-11-06 Infineon Technologies Ag Method of production pitch fractionizations in semiconductor technology
US7816262B2 (en) * 2005-08-30 2010-10-19 Micron Technology, Inc. Method and algorithm for random half pitched interconnect layout with constant spacing
US7829262B2 (en) 2005-08-31 2010-11-09 Micron Technology, Inc. Method of forming pitch multipled contacts
US7687342B2 (en) * 2005-09-01 2010-03-30 Micron Technology, Inc. Method of manufacturing a memory device
US7759197B2 (en) * 2005-09-01 2010-07-20 Micron Technology, Inc. Method of forming isolated features using pitch multiplication
US7393789B2 (en) * 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
US7776744B2 (en) * 2005-09-01 2010-08-17 Micron Technology, Inc. Pitch multiplication spacers and methods of forming the same
US7572572B2 (en) * 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
KR101200938B1 (ko) 2005-09-30 2012-11-13 삼성전자주식회사 반도체 장치의 패턴 형성 방법
US7244638B2 (en) 2005-09-30 2007-07-17 Infineon Technologies Ag Semiconductor memory device and method of production
KR100672123B1 (ko) 2006-02-02 2007-01-19 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
US20070210449A1 (en) * 2006-03-07 2007-09-13 Dirk Caspary Memory device and an array of conductive lines and methods of making the same
US7351666B2 (en) * 2006-03-17 2008-04-01 International Business Machines Corporation Layout and process to contact sub-lithographic structures
US7537866B2 (en) 2006-05-24 2009-05-26 Synopsys, Inc. Patterning a single integrated circuit layer using multiple masks and multiple masking layers
US7825460B2 (en) * 2006-09-06 2010-11-02 International Business Machines Corporation Vertical field effect transistor arrays and methods for fabrication thereof
US20080292991A1 (en) 2007-05-24 2008-11-27 Advanced Micro Devices, Inc. High fidelity multiple resist patterning
US7851135B2 (en) 2007-11-30 2010-12-14 Hynix Semiconductor Inc. Method of forming an etching mask pattern from developed negative and positive photoresist layers

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5532741A (en) * 1993-05-19 1996-07-02 Rohm Co., Ltd. Video image display and video camera for producing a mirror image

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