KR20150027015A - 식별키 생성 장치 및 방법 - Google Patents

식별키 생성 장치 및 방법 Download PDF

Info

Publication number
KR20150027015A
KR20150027015A KR20140125636A KR20140125636A KR20150027015A KR 20150027015 A KR20150027015 A KR 20150027015A KR 20140125636 A KR20140125636 A KR 20140125636A KR 20140125636 A KR20140125636 A KR 20140125636A KR 20150027015 A KR20150027015 A KR 20150027015A
Authority
KR
South Korea
Prior art keywords
node
conductive layer
width
short
value
Prior art date
Application number
KR20140125636A
Other languages
English (en)
Inventor
최병덕
김동규
Original Assignee
(주) 아이씨티케이
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (주) 아이씨티케이 filed Critical (주) 아이씨티케이
Priority to KR20140125636A priority Critical patent/KR20150027015A/ko
Publication of KR20150027015A publication Critical patent/KR20150027015A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/73—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information by creating or determining hardware identification, e.g. serial numbers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computer Security & Cryptography (AREA)
  • Software Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

전도성 레이어의 제조 공정 상의 공정 편차를 이용하여 식별키를 생성하는 장치가 제공된다. 상기 식별키 생성 장치는, 반도체 칩 내의 제1 노드 및 제2 노드 사이에 배치되며, 제1 임계값 이상 및 제2 임계값 이하의 폭을 갖는 전도성 레이어 - 상기 제1 임계값 및 상기 제2 임계값은 상기 전도성 레이어가 상기 제1 노드와 상기 제2 노드를 전기적으로 단락시키도록 패터닝되는 것을 보장하는 디자인 룰 상의 최소 폭 미만의 값임 -, 및 상기 제1 노드 및 상기 제2 노드 사이가 단락되는지의 여부를 식별하여 식별 키를 제공하는 독출부를 포함할 수 있다.

Description

식별키 생성 장치 및 방법{APPARATUS AND METHOD FOR GENERATING IDENTIFICATION KEY}
하드웨어 보안을 위해 식별키를 생성하는 장치 및 방법에 연관되며, 보다 구체적으로는 반도체 공정 편차를 이용하여 PUF(Physically Unclonable Function)를 구현하여 식별키를 생성하는 장치 및 방법에 연관된다.
정보화 사회가 고도화 됨에 따라 개인 정보 보호의 필요성도 높아지고 있고, 개인 정보를 암호화 및 복호화하여 안전하게 전송하는 보안 시스템을 구축하는 기술이 요구된다.
최근에는 컴퓨팅 디바이스에 저장된 식별키에 대하여, 부채널 공격(Side channel attack), 역공학(Reverse engineering) 공격 등의 다양한 공격이 이루어지고 있는 추세이다. 이런 공격에 대하여 안전하게 식별키를 생성 및 저장하는 방법으로 PUF 기술이 개발되고 있다.
PUF는 예측 불가능한 (Unpredictable) 디지털 값인 식별키를 제공할 수 있다. 개개의 PUF들은 정확한 제조 공정이 주어지고, 동일한 설계 및 공정에서 제조되더라도, 상기 개개의 PUF들이 제공하는 디지털 값은 다르다.
따라서, 복제가 불가능한 POWF (Physical One-Way Function practically impossible to be duplicated)로 지칭될 수도 있다.
이러한 PUF의 특성은 보안 및/또는 인증을 위한 암호 키의 생성에 이용될 수 있다. 이를테면, 디바이스를 다른 디바이스와 구별하기 위한 유니크 키(Unique key to distinguish devices from one another)를 제공하기 위해 PUF가 이용될 수 있다.
한국 등록특허 10-1139630호(이하 '630 특허)에서 PUF를 구현하는 방법이 제시된 바 있다. '630 특허에서는 반도체의 공정 편차(Process variation)를 이용하여 반도체의 전도성 레이어들 사이의 인터-레이어 컨택(inter-layer contact) 또는 비아(via)의 생성 여부가 확률적으로 결정되도록 한 방법이 제시되었다.
일측에 따르면, 반도체 칩 내의 제1 노드 및 제2 노드 사이에 배치되며, 제1 임계값 이상 및 제2 임계값 이하의 폭을 갖는 전도성 레이어 - 상기 제1 임계값 및 상기 제2 임계값은 상기 전도성 레이어가 상기 제1 노드와 상기 제2 노드를 전기적으로 단락시키도록 패터닝되는 것을 보장하는 디자인 룰 상의 최소 폭 미만의 값임 -, 및 상기 제1 노드 및 상기 제2 노드 사이가 단락되는지의 여부를 식별하여 식별 키를 제공하는 독출부를 포함하는 식별키 생성 장치가 제공된다.
일실시예에 따르면, 상기 제1 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어의 폭에 대한 하한 값이고, 상기 제2 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어의 폭에 대한 상한 값일 수 있다.
또한, 상기 제1 임계값은 상기 제1 노드 및 상기 제2 노드가 개방되는 것을 보장하는 상기 전도성 레이어의 최대 폭 이상의 값이고, 상기 제2 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 것을 보장하는 상기 전도성 레이어의 최소 폭 이하의 값일 수 있다.
일실시예에 따르면, 상기 제1 노드 및 상기 제2 노드가 단락되는지의 여부는 상기 전도성 레이어의 제조 공정 상의 공정 편차에 의해 무작위적으로 결정될 수 있다.
일실시예에 따르면, 상기 전도성 레이어는 N-웰(N-well), P-웰(P-well), N+ 액티브(N+ active), P+ 액티브(P+ active), 폴리(poly) 및 금속(metal) 중 적어도 하나에 대응될 수 있다.
다른 일측에 따르면, 반도체 칩 내의 제1 노드 및 제2 노드 사이에 전도성 레이어를 생성하는 단계 - 상기 전도성 레이어는 제1 임계값 이상 및 제2 임계값 이하의 폭을 가지며, 상기 제1 임계값 및 상기 제2 임계값은 상기 전도성 레이어가 상기 제1 노드와 상기 제2 노드를 전기적으로 단락시키도록 패터닝되는 것을 보장하는 디자인 룰 상의 최소 폭 미만의 값임 -, 및 상기 제1 노드 및 상기 제2 노드 사이가 단락되는지의 여부를 식별하여 식별 키를 제공하는 독출부를 상기 반도체 칩에 생성하는 단계를 포함하는 식별키 생성 장치의 제조 방법이 제공된다.
일실시예에 따르면, 상기 제1 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어의 폭에 대한 하한 값이고, 상기 제2 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어의 폭에 대한 상한 값일 수 있다.
또한, 상기 제1 임계값은 상기 제1 노드 및 상기 제2 노드가 개방되는 것을 보장하는 상기 전도성 레이어의 최대 폭 이상의 값이고, 상기 제2 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 것을 보장하는 상기 전도성 레이어의 최소 폭 이하의 값일 수 있다.
일실시예에 따르면, 상기 제1 노드 및 상기 제2 노드가 단락되는지의 여부는 상기 전도성 레이어의 제조 공정 상의 공정 편차에 의해 무작위적으로 결정될 수 있다.
또다른 일측에 따르면, 반도체 칩 레이아웃에 포함되는 제1 노드 및 제2 노드 사이에 제1 임계값 이상 및 제2 임계값 이하의 폭을 갖는 전도성 레이어를 배치하는 단계 - 상기 제1 임계값 및 상기 제2 임계값은 상기 전도성 레이어가 상기 제1 노드와 상기 제2 노드를 전기적으로 단락시키도록 패터닝되는 것을 보장하는 디자인 룰 상의 최소 폭 미만의 값임 -, 및 상기 제1 노드 및 상기 제2 노드 사이가 단락되는지의 여부를 식별하여 식별 키를 제공하는 독출부를 배치하는 단계를 포함하는 식별키 생성 장치의 설계 방법이 제공된다.
일실시예에 따르면, 상기 제1 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어의 폭에 대한 하한 값이고, 상기 제2 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어의 폭에 대한 상한 값일 수 있다.
또한, 상기 제1 임계값은 상기 제1 노드 및 상기 제2 노드가 개방되는 것을 보장하는 상기 전도성 레이어의 최대 폭 이상의 값이고, 상기 제2 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 것을 보장하는 상기 전도성 레이어의 최소 폭 이하의 값일 수 있다.
일실시예에 따르면, 상기 전도성 레이어는 N-웰(N-well), P-웰(P-well), N+ 액티브(N+ active), P+ 엑티브(P+ active), 폴리(poly) 및 금속(metal) 중 적어도 하나에 대응될 수 있다.
다른 일측에 따르면, 반도체 칩 내의 제1 노드 및 제2 노드 사이에 전위차를 생성하는 단계 - 상기 제1 노드 및 상기 제2 노드는 전도성 레이어로 연결되고, 상기 전도성 레이어는 제1 임계값 이상 및 제2 임계값 이하의 폭을 가지며, 상기 제1 임계값 및 상기 제2 임계값은 상기 전도성 레이어가 상기 제1 노드와 상기 제2 노드를 전기적으로 단락시키도록 패터닝되는 것을 보장하는 디자인 룰 상의 최소 폭 미만의 값임 -, 및 독출부가 상기 제1 노드 및 상기 제2 노드 사이가 전기적으로 단락되는지의 여부를 식별하여 식별 키를 제공하는 단계를 포함하는 식별키 생성 방법이 제공된다.
일실시예에 따르면, 상기 제1 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어의 폭에 대한 하한 값이고, 상기 제2 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어의 폭에 대한 상한 값일 수 있다.
또한, 상기 제1 임계값은 상기 제1 노드 및 상기 제2 노드가 개방되는 것을 보장하는 상기 전도성 레이어의 최대 폭 이상의 값이고, 상기 제2 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 것을 보장하는 상기 전도성 레이어의 최소 폭 이하의 값일 수 있다.
도 1은 일실시예에 따른 식별키 생성 장치를 도시하는 블록도이다.
도 2는 일실시예에 따른 전도성 레이어의 구성을 설명하기 위한 개념도이다.
도 3은 일실시예에 따른 전도성 레이어의 폭 변화에 따른 패턴 생성을 설명하는 도면이다.
도 4는 일실시예에 따른 전도성 레이어의 폭 변화에 따른 전기적 개방 확률을 나타내는 그래프이다.
도 5는 일실시예에 따른 식별키 생성 장치에서 전도성 레이어에 의하여 제1 노드 및 제2 노드 사이가 전기적으로 개방된 경우의 회로도이다.
도 6은 일실시예에 따른 식별키 생성 장치에서 전도성 레이어에 의하여 제1 노드 및 제2 노드 사이가 전기적으로 단락된 경우의 회로도이다.
도 7은 일실시예에 따른 식별키 생성 장치의 제조 방법을 도시하는 흐름도이다.
도 8은 일실시예에 따른 식별키 생성 장치의 설계 방법을 도시하는 흐름도이다.
도 9는 일실시예에 따른 식별키 생성 방법을 도시하는 흐름도이다.
이하에서, 일부 실시예들을, 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 이러한 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
아래 설명에서 사용되는 용어는 본 발명에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 이는 당 분야에 종사하는 기술자의 의도 또는 관례, 새로운 기술의 출현 등에 따라 달라질 수 있다.
또한 특정한 경우는 이해를 돕거나 및/또는 설명의 편의를 위해 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 설명 부분에서 상세한 그 의미를 기재할 것이다. 따라서 아래 설명에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미와 명세서 전반에 걸친 내용을 토대로 이해되어야 한다.
도 1은 일실시예에 따른 식별키 생성 장치(100)를 도시하는 구성도이다.
상기 식별키 생성 장치(100)는 반도체 제조 공정의 공정 편차에 의해 노드 간의 연결이 확률적으로 발생할 수 있도록 구성되는 PUF의 적어도 일부에 대응한다.
일실시예에 따르면, 식별키 생성 장치(100)는 공정 편차에 의해 서로 다른 노드들을 전기적으로 단락시키거나 또는 개방시키도록 구성되는 전도성 레이어(110)를 포함한다.
또한, 식별키 생성 장치(100)는 상기 노드들 사이가 단락되었는지의 여부를 식별하여 식별키를 생성하는 독출부(120)를 포함할 수 있다.
상기 전도성 레이어(110)는 반도체 공정에 대한 디자인 룰에서 요구하는 전도성 레이어(110)의 최소 폭 이하의 값으로 상기 전도성 레이어의 폭이 레이아웃 되는 경우, 특정 구간에서의 패터닝 생성 확률을 이용하여 식별키를 생성할 수 있다.
상기 디자인 룰은 상기 전도성 레이어(110)가 상기 제1 노드와 상기 제2 노드를 전기적으로 단락시키도록 패터닝되는 것을 보장하는 최소 폭의 값일 수 있다. 이하에서는 별다른 언급이 없더라도, 이러한 형식으로 이해될 수 있다.
상기 전도성 레이어(110)는 반도체 칩 내에서 제1 노드 및 제2 노드 사이에 배치되며, 제1 임계값 이상 및 제2 임계값 이하의 폭을 가질 수 있다.
여기서, 상기 제1 임계값 및 상기 제2 임계값은 상기 전도성 레이어가 상기 제1 노드와 상기 제2 노드를 전기적으로 단락시키도록 패터닝되는 것을 보장하는 디자인 룰 상의 최소 폭 미만의 값을 나타낸다.
상기 전도성 레이어(110)가 상기 디자인 룰 상의 최소 폭 이상의 값을 가지는 경우, 상기 전도성 레이어(110)에 포토리소그래피(Photolithography) 공정에 따른 패턴(pattern)이 항시적으로 형성될 수 있어, 상기 전도성 레이어(110)에 의한 상기 제1 노드 및 상기 제2 노드 사이의 전기적 단락이 보장될 수 있다.
반면에, 상기 전도성 레이어(110)가 상기 디자인 룰 상의 최소 폭 미만의 값을 가지는 경우, 상기 전도성 레이어(110)에 상기 패턴이 형성되는 확률이 점점 감소하게 되고, 이에 따라 상기 제1 노드 및 상기 제2 노드의 사이가 전기적으로 단락되는 확률 또한 감소된다.
이러한 상기 전도성 레이어(110)에 대한 폭 값의 조정은 반도체 설계 단계에서 이루어질 수 있다. 그러나, 이는 일부 실시예에 불과하며, 공정에서 의도된 조작을 통해 동일한 결과를 만드는 것도 가능하므로, 이하에서 설계 또는 공정 단계 중 일부에 대해 설명하더라도 이러한 설명에 의해 일부 실시예로 국한되어서는 안 된다.
상기 식별키 생성 장치(100)는, 상기 전도성 레이어(110)가 상기 디자인 룰 상의 최소 폭 미만의 값을 갖도록 하여, 이 구간에서 상기 제1 노드와 상기 제2 노드 사이의 단락 여부를 상기 식별키 생성에 이용할 수 있다.
일실시예에 따라, 상기 제1 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어(110)의 폭에 대한 하한 값을, 상기 제2 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어(110)의 폭에 대한 상한 값을 나타낼 수 있다.
상기 소정의 오차 범위는 상기 제1 노드 및 상기 제2 노드가 단락되는 확률이 특정 값(이를 테면, 50%)을 가지는 경우에 기초하여 정해질 수 있다.
이 경우, 상기 제1 노드 및 상기 제2 노드는 전기적으로 개방 및 단락이 모두 나타날 수 있는 확률을 가질 수 있으며, 이러한 확률을 상기 PUF 생성에 활용할 수 있다.
다른 실시예에 따라, 상기 제1 임계값은 상기 제1 노드 및 상기 제2 노드가 개방되는 것을 보장하는 상기 전도성 레이어(110)의 최대 폭 이상의 값을, 상기 제2 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 것을 보장하는 상기 전도성 레이어(110)의 최소 폭 이하의 값을 각각 가질 수 있다.
상기 전도성 레이어(110)가 상기 디자인 룰 상의 최소 폭 미만의 값을 가지는 경우, 상기 전도성 레이어(110)에 포토리소그래피(Photolithography) 공정에 따른 패턴이 형성되는 확률이 점점 감소하며, 특정 값의 폭 이하에서는 상기 패턴이 정상적으로 형성되지 않아 상기 제1 노드 및 상기 제2 노드는 전기적으로 개방될 수 밖에 없다. 이 때, 상기 제1 임계값을 상기 제1 노드 및 상기 제2 노드가 항시적으로 개방되는 상기 전도성 레이어(110)의 폭 구간의 최대값 이상으로 설정함으로써, 상기 제1 노드와 상기 제2 노드는 전기적으로 개방 및 단락이 모두 나타날 수 있는 확률을 가질 수 있다.
또한, 상기 전도성 레이어(110)가 가지는 폭의 값이 커질수록 상기 패턴의 형성 확률 또한 증가하며, 특정 값의 폭 이상에서는 상기 패턴이 항시적으로 형성되어 상기 제1 노드 및 상기 제2 노드가 전기적으로 단락될 수 밖에 없는 상황이 발생한다. 이 때, 상기 제2 임계값을 상기 제1 노드 및 상기 제2 노드가 항시적으로 단락되는 상기 전도성 레이어(110)의 폭 구간의 최소값 이하로 설정함으로써, 상기 제1 노드와 상기 제2 노드는 전기적으로 개방 및 단락이 모두 나타날 수 있는 확률을 가질 수 있다.
이 경우, 상기 전도성 레이어(110)의 폭을 적절히 설정하면, 상기 제1 노드 및 상기 제2 노드가 단락되는지의 여부가 상기 전도성 레이어(110)의 제조 공정 상의 공정 편차에 의해 무작위적으로 결정될 수 있다.
한편, 상기 전도성 레이어(110)는 N-웰(N-well), P-웰(P-well), N+ 액티브(N+ active), P+ 액티브(P+ active), 폴리(poly) 및 금속(metal) 중 적어도 하나에 대응될 수 있다.
상기 독출부(120)는 상기 제1 노드 및 상기 제2 노드 사이가 단락되는지의 여부를 식별하고, 출력값을 이용하여 식별키를 제공할 수 있다. 독출부(120)의 회로 구성 및 식별키 생성 과정은 도 5 및 도 6을 참조하여 보다 상세히 후술한다.
도 2는 일실시예에 따른 전도성 레이어(200)의 구성을 설명하기 위한 개념도이다.
상기 전도성 레이어(200)는 반도체 칩 내에 위치하는 제1 노드(210)와 제2 노드(220) 사이에 배치될 수 있다.
반도체의 포토리소그래피(Photolithography) 공정 과정에서, 상기 전도성 레이어(200)에 상기 공정에 의한 패턴이 형성되는 경우에는 상기 제1 노드(210) 및 상기 제2 노드(220)가 전기적으로 단락되지만, 상기 패턴이 형성되지 않는 경우에는 상기 제1 노드(210) 및 상기 제2 노드(220)가 전기적으로 개방된다.
상기 전도성 레이어(200)가 반도체 공정에 대한 디자인 룰에서 요구하는 최소 폭 이상의 값을 가지는 경우, 상기 전도성 레이어(200)에 상기 패턴(pattern)이 항시적으로 형성될 수 있어, 상기 제1 노드(210) 및 상기 제2 노드(220)의 전기적 단락이 보장될 수 있다.
반면에, 상기 전도성 레이어(200)가 상기 디자인 룰 상의 최소 폭 미만의 값을 가지는 경우, 상기 전도성 레이어(200)에 상기 패턴이 형성되는 확률이 점점 감소하게 되고, 이에 따라 상기 제1 노드(210) 및 상기 제2 노드(220)의 사이가 전기적으로 단락되는 확률 또한 감소된다.
상기 전도성 레이어(200) 구성 시, 상기 패턴이 형성되는 확률과 상기 패턴이 형성되지 않는 확률이 공존하도록 상기 전도성 레이어(200)의 폭(Width)을 설정함으로써, 상기 제1 노드(210) 및 상기 제2 노드(220)의 전기적 단락 여부를 PUF 생성에 활용할 수 있다.
이를 테면, 상기 전도성 레이어(200)의 폭(W)을 상기 디자인 룰 상의 최소 폭 미만의 값으로 설정하여, 상기 제1 노드(210) 및 상기 제2 노드(220)가 항시적으로 전기적 단락되는 것을 방지할 수 있다.
상기 전도성 레이어(200)의 폭 변화에 따른 패턴 생성 결과에 대한 내용은 도 3 및 도 4를 참조하여 보다 상세히 설명한다.
도 3은 일실시예에 따른 전도성 레이어의 폭 변화에 따른 패턴 생성을 설명하는 도면이다. 그리고 도 4는 일실시예에 따른 전도성 레이어의 폭 변화에 따른 전기적 개방 확률을 나타내는 그래프이다.
도 3을 참조하면, 상기 전도성 레이어가 가지는 폭(W)의 값에 따라 상기 패턴의 생성 여부와 상기 제1 노드 및 상기 제2 노드 사이의 단락 여부가 다르게 나타날 수 있다.
상기 전도성 레이어가 도 4의 WH 값 이상의 폭을 갖는 경우(310), 상기 전도성 레이어에 상기 패턴이 항시적으로 형성되어 상기 제1 노드 및 상기 제2 노드가 항상 전기적으로 단락된다(311 및 312). 이 때, WH 값은 상기 제1 노드 및 상기 제2 노드의 전기적 단락을 보장하는 상기 전도성 레이어(310) 폭의 최소값으로 설정할 수 있다.
그리고, 상기 전도성 레이어가 상기 디자인 룰 상의 최소 폭 미만의 값을 가지는 경우, 상기 전도성 레이어의 폭이 감소함에 따라 상기 패턴이 형성되는 확률 또한 점점 감소하여 상기 제1 노드 및 상기 제2 노드의 전기적 개방 확률이 증가하게 된다.
그러나, 상기 전도성 레이어가 WL 값 이하의 폭을 갖는 경우(330), 상기 전도성 레이어에 상기 패턴이 정상적으로 형성되지 않으며, 따라서 상기 제1 노드 및 상기 제2 노드는 항상 전기적으로 개방된다(331 및 332). 이 때, WL 값은 상기 제1 노드 및 상기 제2 노드의 전기적 개방을 보장하는 상기 전도성 레이어(330) 폭 구간의 최대값으로 설정할 수 있다.
한편, 상기 전도성 레이어가 WH 과 WL 사이의 값을 갖는 경우(320), 상기 패턴이 형성되는 확률과 상기 패턴이 형성되지 않는 확률이 모두 존재한다. 이 때, 상기 전도성 레이어에 상기 패턴이 형성되면 상기 제1 노드 및 상기 제2 노드는 전기적으로 단락 상태가 되지만(322), 상기 패턴이 형성되지 않으면 상기 제1 노드 및 상기 제2 노드는 전기적으로 개방 상태가 된다(321).
상기 전도성 레이어에 패턴이 정상적으로 형성되지 않는 경우, 331이나 332와 같이 전체적으로 형성되지 않아 전기적 개방이 될 수도 있으나, 321과 같이 부분적 개방 상태로 될 수도 있다.
일실시예에 따르면, 상기 전도성 레이어(320)는 제1 임계값 이상 및 제2 임계값 이하의 폭을 가질 수 있으며, 이 때 상기 제1 임계값 및 상기 제2 임계값은 상기 전도성 레이어(320)가 상기 제1 노드 및 상기 제2 노드를 전기적으로 단락시키도록 패터닝되는 것을 보장하는 디자인 룰 상의 최소 폭 미만의 범위에서 설정될 수 있다.
일실시예에 따라, 상기 제1 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어(320)의 폭에 대한 하한 값 W1일 수 있다.
또한, 상기 제2 임계값은 상기 제2 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어(320)의 폭에 대한 상한 값 W2일 수 있다.
일실시예에 따르면, 상기 제1 임계값 W1은 상기 제1 노드 및 상기 제2 노드가 개방되는 것을 보장하는 상기 전도성 레이어(320)의 최대 폭 WL 이상의 값일 수 있다.
또한, 상기 제2 임계값 W2는 상기 제1 노드 및 상기 제2 노드가 단락되는 것을 보장하는 상기 전도성 레이어(320)의 최소 폭 WH 이하의 값일 수 있다.
상기 제1 노드 및 상기 제2 노드의 단락 여부는 상기 전도성 레이어의 제조 공정 상의 공정 편차에 의해 무작위적으로 결정되어, PUF 구현에 있어 난수성과 시불변성을 보장할 수 있다.
도 4를 참조하면, 상기 그래프의 가로축은 상기 전도성 레이어(200)가 가지는 폭의 값을, 상기 그래프의 세로축은 상기 제1 노드(210)와 상기 제2 노드(220)가 전기적으로 개방되는 확률을 의미한다.
상기 그래프에서, WH 값은 상기 제1 노드(210) 및 상기 제2 노드(220)가 단락되는 것을 보장하는 상기 전도성 레이어(200)의 최소 폭 값을, WL 값은 상기 제1 노드(210) 및 상기 제2 노드(220)가 개방되는 것을 보장하는 상기 전도성 레이어(200)의 최대 폭 값을 각각 의미한다.
그리고 Wmin 값은 상기 제1 노드(210)와 상기 제2 노드(220)를 전기적으로 단락시키도록 패터닝되는 것을 보장하도록 디자인 룰에 의하여 지정되어 있는 전도성 레이어(200)의 최소 폭으로서, 상기 WH에 일정한 마진(Margin)을 두고 설정될 수 있다.
그리고, WM 값은 이론적으로 상기 제1 노드(210) 및 상기 제2 노드(220) 사이의 전기적 단락 또는 전기적 개방 확률이 50%를 나타내는 상기 전도성 레이어(200)의 폭 값이다.
실시예들에 따라 전도성 레이어(200)의 폭 W를 상기 WM과 동일하게 구성하는 경우, 식별키 생성 장치(100)에 의해 생성되는 디지털 값인 식별키의 난수성이 최대가 될 수 있다. 그러나, 실제 공정에서는 이러한 WM을 정확히 결정하는 것에 어려움이 있으므로 전도성 레이어를 다양한 폭으로 제작 및 측정을 반복하여 최대한 WM에 가까운 값으로 W를 설정할 수 있다.
따라서, 난수성이 보장되는 식별키를 생성하기 위해서는, 상기 제1 노드(210) 및 상기 제2 노드(220)의 전기적 단락 확률과 개방 확률의 차이가 최소화되도록 상기 전도성 레이어(200)의 폭 W를 설정하거나 및/또는 찾을 수 있다.
일실시예에 따르면, 상기 전도성 레이어(200)의 폭 값은 상기 제1 노드(210) 및 상기 제2 노드(220) 사이의 단락 여부가 50%에서 소정의 오차를 가지도록 W1 과 W2 의 범위에서 설정될 수 있다.
여기서, W1 값은 상기 제1 노드(210) 및 상기 제2 노드(220)가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어(200)의 폭에 대한 하한 값으로, 상기 제1 노드(210) 및 상기 제2 노드(220)가 개방되는 것을 보장하는 상기 전도성 레이어(200)의 최대 폭 이상의 값일 수 있다.
또한, W2 값은 상기 제1 노드(210) 및 상기 제2 노드(220)가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어(200)의 폭에 대한 상한 값으로, 상기 제1 노드(210) 및 상기 제2 노드(220)가 단락되는 것을 보장하는 상기 전도성 레이어(200)의 최소 폭 이하의 값일 수 있다.
도 5는 일실시예에 따른 식별키 생성 장치에서 전도성 레이어에 의하여 제1 노드 및 제2 노드 사이가 전기적으로 개방된 경우의 회로도(500)이다.
상기 식별키 생성 회로(500)는 상기 전도성 레이어(510)에 의한 상기 제1 노드 및 상기 제2 노드의 전기적 단락 여부를 식별하여 식별 키를 제공할 수 있다.
상기 식별키 생성 회로(500)는 저항과 NMOS 트랜지스터로 구성되어 있는 풀다운 회로의 구조로서, 상기 전도성 레이어(510)의 개방 또는 단락 여부에 따라 출력 노드와 NMOS 트랜지스터의 드레인(drain) 노드의 연결이 개방 또는 단락으로 달라질 수 있다.
NMOS의 게이트(gate)로 인에이블(enable) 신호가 하이(high) 값을 가지는 경우, 상기 전도성 레이어(510)에 의한 상기 제1 노드 및 상기 제2 노드가 전기적으로 개방된 상태에 있다면, 출력 값은 1을 가진다.
상기 식별키 생성 회로(500)는 상기 NMOS 트랜지스터 외에, PMOS 트랜지스터에 동일한 원리를 적용하여 구현 가능하며, BJT나 다이오드 등을 이용하여 구현될 수도 있다.
도 6은 일실시예에 따른 식별키 생성 장치에서 전도성 레이어에 의하여 제1 노드 및 제2 노드 사이가 전기적으로 단락된 경우의 회로도(600)이다.
상기 식별키 생성 회로(600)는 상기 전도성 레이어(610)에 의한 상기 제1 노드 및 상기 제2 노드의 전기적 단락 여부를 식별하여 식별 키를 제공할 수 있다.
상기 식별키 생성 회로(600)는 저항과 NMOS 트랜지스터로 구성되어 있는 풀다운 회로의 구조로서, 상기 전도성 레이어(610)의 개방 또는 단락 여부에 따라 출력 노드와 NMOS 트랜지스터의 드레인(drain) 노드의 연결이 개방 또는 단락으로 달라질 수 있다.
NMOS의 게이트(gate)로 인에이블(enable) 신호가 하이(high) 값을 가지는 경우, 상기 전도성 레이어(610)에 의한 상기 제1 노드 및 상기 제2 노드가 전기적으로 단락된 상태에 있다면, 출력 값은 0을 가진다.
상기 식별키 생성 회로(600)는 상기 NMOS 트랜지스터 외에, PMOS 트랜지스터에 동일한 원리를 적용하여 구현 가능하며, BJT나 다이오드 등을 이용하여 구현될 수도 있다.
도 7은 일실시예에 따른 식별키 생성 장치의 제조 방법을 도시하는 흐름도이다.
단계(710)에서는, 반도체 칩 내의 제1 노드 및 제2 노드 사이에 전도성 레이어(110)를 생성할 수 있다.
상기 전도성 레이어(110)는 제1 임계값 이상 및 제2 임계값 이하의 폭을 가질 수 있다. 여기서, 상기 제1 임계값 및 상기 제2 임계값은 상기 전도성 레이어(110)가 상기 제1 노드 및 상기 제2 노드를 전기적으로 단락시키도록 패터닝되는 것을 보장하는 디자인 룰 상의 최소 폭 미만의 값일 수 있다.
일실시예에 따라, 상기 제1 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어(110)의 폭에 대한 하한 값이고, 상기 제2 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어(110)의 폭에 대한 상한 값일 수 있다.
상기 소정의 오차 범위는 상기 제1 노드 및 상기 제2 노드가 단락되는 확률이 특정 값(이를 테면, 50%)을 가지는 경우에 기초하여 정해질 수 있다.
이 경우, 상기 제1 노드 및 상기 제2 노드는 전기적으로 개방 및 단락이 모두 나타날 수 있는 확률을 가질 수 있으며, 이러한 확률을 상기 PUF 생성에 활용할 수 있다.
다른 실시예에 따라, 상기 제1 임계값은 상기 제1 노드 및 상기 제2 노드가 개방되는 것을 보장하는 상기 전도성 레이어(110)의 최대 폭 이상의 값을, 상기 제2 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 것을 보장하는 상기 전도성 레이어(110)의 최소 폭 이하의 값을 각각 가질 수 있다.
상기 전도성 레이어(110)가 상기 디자인 룰 상의 최소 폭 미만의 값을 가지는 경우, 상기 전도성 레이어(110)에 포토리소그래피(Photolithography) 공정에 따른 패턴이 형성되는 확률이 점점 감소하며, 특정 값의 폭 이하에서는 상기 패턴이 정상적으로 형성되지 않아 상기 제1 노드 및 상기 제2 노드는 전기적으로 개방될 수 밖에 없다. 이 때, 상기 제1 임계값을 상기 제1 노드 및 상기 제2 노드가 항시적으로 개방되는 상기 전도성 레이어(110)의 폭 구간의 최대값 이상으로 설정함으로써, 상기 제1 노드와 상기 제2 노드는 전기적으로 개방 및 단락이 모두 나타날 수 있는 확률을 가질 수 있다.
또한, 상기 전도성 레이어(110)가 가지는 폭의 값이 커질수록 상기 패턴의 형성 확률 또한 증가하며, 특정 값의 폭 이상에서는 상기 패턴이 항시적으로 형성되어 상기 제1 노드 및 상기 제2 노드가 전기적으로 단락될 수 밖에 없는 상황이 발생한다. 이 때, 상기 제2 임계값을 상기 제1 노드 및 상기 제2 노드가 항시적으로 단락되는 상기 전도성 레이어(110)의 폭 구간의 최소값 이하로 설정함으로써, 상기 제1 노드와 상기 제2 노드는 전기적으로 개방 및 단락이 모두 나타날 수 있는 확률을 가질 수 있다.
단계(710)에서, 상기 전도성 레이어(110)의 폭이 적절히 설정되면, 상기 제1 노드 및 상기 제2 노드가 단락되는지의 여부가 상기 전도성 레이어(110)의 제조 공정 상의 공정 편차에 의해 무작위적으로 결정될 수 있다.
단계(720)에서는, 상기 제1 노드 및 상기 제2 노드 사이가 단락되는지의 여부를 식별하고, 출력값을 이용하여 식별키를 제공하는 상기 독출부(120)를 상기 반도체 칩에 생성할 수 있다.
상기 독출부(120)의 회로 구성 및 식별키 생성 과정은 도 5 및 도 6을 참조하여 상술한 바와 같다.
도 8은 일실시예에 따른 식별키 생성 장치의 설계 방법을 도시하는 흐름도이다.
단계(810)에서는, 반도체 칩 레이아웃에 포함되는 제1 노드 및 제2 노드 사이에 제1 임계값 이상 및 제2 임계값 이하의 폭을 갖는 전도성 레이어(110)를 배치할 수 있다.
이 때, 상기 제1 임계값 및 상기 제2 임계값은 상기 전도성 레이어(110)가 상기 제1 노드와 상기 제2 노드를 전기적으로 단락시키도록 패터닝되는 것을 보장하는 디자인 룰 상의 최소 폭 미만의 값일 수 있다.
일실시예에 따라, 상기 제1 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어(110)의 폭에 대한 하한 값이고, 상기 제2 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어(110)의 폭에 대한 상한 값일 수 있다.
또한, 일실시예에 따라, 상기 제1 임계값은 상기 제1 노드 및 상기 제2 노드가 개방되는 것을 보장하는 상기 전도성 레이어(110)의 최대 폭 이상의 값을, 상기 제2 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 것을 보장하는 상기 전도성 레이어(110)의 최소 폭 이하의 값을 각각 가질 수 있다.
한편, 상기 전도성 레이어(110)는 N-웰(N-well), P-웰(P-well), N+ 액티브(N+ active), P+ 엑티브(P+ active), 폴리(poly) 및 금속(metal) 중 적어도 하나에 대응될 수 있다.
단계(820)에서는, 상기 제1 노드 및 상기 제2 노드 사이가 단락되는지의 여부를 식별하여 식별 키를 제공하는 독출부(120)를 배치할 수 있다.
도 9는 일실시예에 따른 식별키 생성 방법을 도시하는 흐름도이다.
단계(910)에서는, 반도체 칩 내의 제1 노드 및 제2 노드 사이에 전위차를 생성할 수 있다.
이 경우, 상기 제1 노드 및 상기 제2 노드는 전도성 레이어(110)로 연결되고, 상기 전도성 레이어(110)는 제1 임계값 이상 및 제2 임계값 이하의 폭을 가질 수 있다. 또한, 상기 제1 임계값 및 상기 제2 임계값은 상기 전도성 레이어(110)가 상기 제1 노드와 상기 제2 노드를 전기적으로 단락시키도록 패터닝되는 것을 보장하는 디자인 룰 상의 최소 폭 미만의 값일 수 있다.
일실시예에 따라, 상기 제1 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어(110)의 폭에 대한 하한 값으로, 상기 제1 노드 및 상기 제2 노드가 개방되는 것을 보장하는 상기 전도성 레이어(110)의 최대 폭 이상의 값일 수 있다.
또한, 상기 제2 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어(110)의 폭에 대한 상한 값으로, 상기 제1 노드 및 상기 제2 노드가 단락되는 것을 보장하는 상기 전도성 레이어(110)의 최소 폭 이하의 값일 수 있다.
단계(920)에서는, 상기 독출부(120)가 상기 제1 노드 및 상기 제2 노드 사이가 전기적으로 단락되는지의 여부를 식별하여 식별 키를 제공할 수 있다.
상기 독출부(120)의 회로 구성 및 식별키 생성 과정은 도 5 및 도 6을 참조하여 상술한 바와 같다.
이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (1)

  1. 식별키 생성 장치.
KR20140125636A 2014-09-22 2014-09-22 식별키 생성 장치 및 방법 KR20150027015A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR20140125636A KR20150027015A (ko) 2014-09-22 2014-09-22 식별키 생성 장치 및 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20140125636A KR20150027015A (ko) 2014-09-22 2014-09-22 식별키 생성 장치 및 방법

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020130105385A Division KR101541597B1 (ko) 2013-09-03 2013-09-03 식별키 생성 장치 및 방법

Publications (1)

Publication Number Publication Date
KR20150027015A true KR20150027015A (ko) 2015-03-11

Family

ID=53022659

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20140125636A KR20150027015A (ko) 2014-09-22 2014-09-22 식별키 생성 장치 및 방법

Country Status (1)

Country Link
KR (1) KR20150027015A (ko)

Similar Documents

Publication Publication Date Title
US10769309B2 (en) Apparatus and method for generating identification key
US9281236B2 (en) Embedded on-chip security
KR101504025B1 (ko) 식별 키 생성 장치 및 방법
US10978303B1 (en) Secure permanent integrated circuit personalization
KR101541597B1 (ko) 식별키 생성 장치 및 방법
KR101457305B1 (ko) 식별키 생성 장치 및 방법
KR20120089607A (ko) 식별키 생성 장치 및 방법
KR102071937B1 (ko) 식별키 생성장치 및 식별키 생성방법
KR101489091B1 (ko) 반도체 공정을 이용한 식별키 생성 장치 및 방법
EP3057032B1 (en) Apparatus and method for generating identification key
KR101488616B1 (ko) 식별키 생성 장치 및 방법
KR20150027015A (ko) 식별키 생성 장치 및 방법
KR20150028755A (ko) 식별키 생성 장치 및 방법
KR102048175B1 (ko) 식별 키 생성 장치 및 방법
KR20150028756A (ko) 식별 키 생성 장치 및 방법
KR20150037547A (ko) 반도체 공정을 이용한 식별키 생성 장치 및 방법
KR20150027014A (ko) 식별키 생성 장치 및 방법

Legal Events

Date Code Title Description
A107 Divisional application of patent
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application