KR19990057347A - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 스위치로 쓰이는 게이트의 길이를 효과적으로 제어하는 것을 통해 소자의 쉬링크에 따른 게이트 길이 감소에 대한 공정마진 확보를 할 수 있고, 게이트의 하부층에 계단이 형성됨으로 인해 기존 공정에서의 IPO 공정을 대신함으로 공정수율을 향상시킬 수 있으며, 게이트 폴리실리콘을 산화시킬 경우, 게이트 폴리실리콘의 하부에 HTO 가 자동적으로 형성됨으로 인해 반도체 소자 제조 공정의 효율화를 기할 수 있다.

Description

반도체 소자의 제조방법

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 스위치로 사용되는 게이트 길이의 한계치수(Critical Dimension; 이하 CD 라 칭함.)를 조절함으로써 게이트 길이 감소에 따른 공정마진 확보와 제조공정 수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.

반도체 소자의 집적도가 점점 커져 감에 따라 소자의 형태가 쉬링크(Shrink) 형태로 변형되고, 이에 따라 게이트의 한계치수도 점점 감소되어 가는 추세에 있다.

상기 게이트의 CD 감소에 따라 종래의 반도체 소자 제조공정중 사진 및 식각공정시 공정마진을 확보하는 것이 더욱 어려워지고 있다.

아울러 웨이퍼 내에서의 CD 불균일 문제 또한 이후 세대의 초고집적 소자 개발로의 걸림돌로 작용하고 있고, 또한 게이트의 초 미세화는 식각공정등에서 CD 씨닝(thinning), 선택도 불균일로 인한 CD 프로파일의 불균일 등과 같은 문제들을 야기하여 결국 반도체 소자의 제조 및 생산성에 악 영향을 미치는 가장 큰 요인으로 작용하는 문제점이 있다.

따라서 본 발명은 상기한 종래의 기술에서의 제반 문제점을 감안하여 게이트 길이의 한계치수를 조절함으로써 게이트 길이 감소에 따른 공정마진 확보와 반도체 소자의 제조공정 수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.

도 1 내지 도 8 은 본 발명의 기술에 따른 반도체 소자의 제조공정단계를 도시한 단면도

<도면의 주요부분에 대한 부호의 설 명>

11 : 실리콘 기판 13 : 게이트 산화막

15 : 게이트 폴리실리콘 17 : W-Si 층

19 : Arc TiN 막 21 : 감광막 패턴

23 : N⁺영역 24 : N^-영역

25 : 열산화막

상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법의 특징은,

실리콘 기판 상부에 게이트 산화막, 게이트 폴리실리콘을 차례로 증착하는 단계와,

상기 폴리실리콘층의 상부에 W-Si을 증착하는 단계와,

상기 W-Si 층 상부에 아크(Arc) TiN 을 증착하는 단계와,

상기 TiN 층 상부에 게이트 패턴 형성을 위한 감광막 패턴을 형성하는 단계와,

상기 감광막 패턴을 마스크로 하여 하부의 W-Si 층을 식각하는 단계와,

상기 감광막 패턴을 그대로 마스크로 하여 하부 게이트 폴리실리콘을 식각하는 단계와,

상기 감광막을 제거한 후, 전체구조 상부에 불순물 이온 주입을 실시하여 실리콘 기판상에 소오스 및 드레인 영역을 형성하는 단계와,

열산화 공정으로 상기 W-Si 층의 측면과 상부면 그리고 상기 게이트 폴리실리콘의 측면에 열산화막을 형성하는 단계를 포함하는 것에 있다.

이하 첨부된 도면을 참조하여 본 발명에 대한 상세한 설명을 하기로 한다.

도 1 내지 도 7 은 본 발명의 방법에 따른 반도체 소자의 제조공정단계를 도시한 단면도이다.

도 1 을 참조하면, 실리콘 기판(1) 위에 게이트 산화막(13)을 형성하고, 상기 게이트 산화막(13) 게이트 폴리실리콘(15)을 증착한다.

이때 상기 폴리실리콘(15)은 도프드(doped) 폴리실리콘이나 P-임플란티드 폴리실리콘을 증착한다.

도 2 를 참조하면, 상기 폴리실리콘(15)의 상부에 W-Si을 증착한다.

도 3 을 참조하면, 게이트 표면의 리플렉턴스(reflectance)를 중이기 위하여 상기 W-Si 층(17) 상부에 아크(Arc) TiN(11)을 증착하고, 그 다음 게이트 패턴 형성을 위한 감광막 패턴(21)을 형성한다.

이때 상기 감광막(21)을 도포하기 전의 상태에서 감광막(21)과의 계면반응(intefacial reaction)을 줄여주기 위해 플라즈마 산화막이나 CVD 산화막(미도시)을 얇게 입혀 준 다음 감광막(21)을 도포하여 준다.

이후 상기 도포된 감광막(21)을 마스크/식각/베이크의 공정을 거쳐 감광막 패턴(21)을 완성한다.

도 4 를 참조하면, 상기 감광막 패턴(21)을 마스크로 하여 하부의 W-Si 층(17)을 식각한다.

이때 상기 식각액으로는 게이트 폴리실리콘(15)보다는 W-Si 층(17)에 대해 식각이 잘되는 에천트로 플라즈마 식각이나 습식식각을 행하여 상기 도면에 도시된 바와 같이, 감광막(21)의 CD 보다 작은 W-Si CD 프로파일을 얻도록 한다.

특히 상기 공정에서 W-Si 의 CD 값을 더욱 작게 하고자 할 경우 습식 식각 시간을 늘이면 된다.

도 5 를 참조하면, 하부 게이트 폴리실리콘(15)을 식각하되, W-Si 보다는 게이트 폴리실리콘(15)을 더 잘 식각할 수 있는 에천트를 사용하여 습식식각 또는 플라즈마 식각방법으로 식각한다.

특히 습식식각으로 진행하게 될 경우 도 5 (a)와 같은 구조로 되고, 플라즈마 식각으로 행하게 되면 비등방성 프로파일의 구조인 도 5 (b)와 같이 된다.

한편, 상기 도 5 와 같은 구조에서는 W-Si (19) 하부의 에지로 드러난 게이트 폴리실리콘(15)을 이용하여 LDD(Lightly Doped Drain) 구조를 형성하기 용이하고, 또한 열산화 공정을 행할 때 에지의 게이트 폴리실리콘 부분이 HTO(High Temperature Oxide)의 역할을 할 수 있는 것이 장점이다.

반면, 상기 도 5 의 (b) 구조는 보다 게이트 CD 값을 작게 하기 위한 것이 목적이다.

도 6 을 참조하면, 상기 감광막을 제거한 후, 전체구조 상부에 불순물 이온 주입을 하여 실리콘 기판(11) 상에 소오스 및 드레인 영역을 형성한다.

이때 상기 주입이온으로는 As 나 P을 사용하며, 소오스 및 드레인 영역이 N⁺영역이 된다.

특히 상기 공정에서는 W-Si 층(17) 하부의 양측방향으로 드러난 게이트 폴리실리콘(15)이 존재함으로 인해 양측 에지부의 게이트 산화막(13) 하부에 N^-영역(24)이 N⁺임플란테이션 공정시 동시에 형성된다.

또한 이 공정에서 W-Si (17)와 게이트 폴리실리콘 층(15) 에 N⁺임플란테이션으로 인해 여분의 도즈가 첨가되므로 추후의 열공정시 인 의 확산현상으로 으로 인해 인이 손실되는 문제를 어느 정도 감소시킬 수 있다.

도 7 을 참조하면, 열산화 공정을 행하여 W-Si 층(17)의 측면과 상부면 그리고 게이트 폴리실리콘(15)의 측면에 열산화막(25)을 형성한다.

상기의 구조에서는 W-Si 층(17)의 CD 보다 하부의 게이트 폴리실리콘 층(15)의 CD 가 더 큰 구조가 되는데, 이는 열산화 공정의 시간으로 조절한다.

또한 게이트 하부에 계단이 있음으로 해서 후속 평탄화막 증착시 평탄화막의 능력을 향상시킬 수 있는 장점이 있으며, 상기의 공정은 종래의 IPO(Inter-Polysilicon Oxide) 공정을 대신할 수 있는 장점이 있다.

도 8 을 참조하면, 상기 도 5의 (b) 의 구조에서 열산화를 실시할 때 W-Si 층(17)의 CD 와 그 하부의 게이트 폴리실리콘(15)의 CD 가 거의 같아지도록 열산화 시간을 가지도록 한다.

상기 도 8 의 구조는 상기 도 7 의 구조에서와 마찬가지로 게이트의 저부에 계단이 있음으로 해서 후속 평탄화막 증착시 평탄화막의 평탄화 능력을 향상시킬 수 있는 장점이 있어 후속 포토 공정의 해상도를 높일 수 있는 장점이 있다.

또한 상기의 공정은 종래의 공정과는 달리 W-Si 및 게이트 폴리실리콘의 표면에 열산화막이 자라므로 자동적으로 IPO 공정을 대신할 수 있는 장점이 있다.

이상 상술한 바와같은 본 발명의 방법에 따라 게이트의 길이를 효과적으로 제어하는 것을 통해 소자의 쉬링크에 따른 게이트 길이 감소에 대해 공정 여유(process capability)를 충분히 확보할 수 있으며, 또한 본 발명의 공정에서 부가적으로 N⁺,N^-를 동시에 형성할 수 있으며, 게이트의 하부층에 계단이 형성됨으로 인해 기존 공정에서의 IPO 공정을 대신함으로 공정수율을 향상시킬 수 있다.

아울러, 게이트 폴리실리콘을 산화시킬 시 게이트 폴리실리콘의 하부에 HTO 가 자동적으로 형성됨으로 인해 자동적으로 스페이서 산화막이 형성됨으로 공정의 효율화를 기할 수 있다.

Claims (10)

1. 실리콘 기판 상부에 게이트 산화막, 게이트 폴리실리콘을 차례로 증착하는 단계와,

   상기 폴리실리콘층의 상부에 W-Si 을 증착하는 단계와,

   상기 W-Si 층 상부에 아크(Arc) TiN 을 증착하는 단계와,

   상기 TiN 층 상부에 게이트 패턴 형성을 위한 감광막 패턴을 형성하는 단계와,

   상기 감광막 패턴을 마스크로 하여 하부의 W-Si 층을 식각하는 단계와,

   상기 감광막 패턴을 그대로 마스크로 하여 하부 게이트 폴리실리콘을 식각하는 단계와,

   상기 감광막을 제거한 후, 전체구조 상부에 불순물 이온 주입을 실시하여 실리콘 기판상에 소오스 및 드레인 영역을 형성하는 단계와,

   열산화 공정으로 상기 W-Si 층의 측면과 상부면 그리고 상기 게이트 폴리실리콘의 측면에 열산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
2. 제 1 항에 있어서,

   상기 이온주입시 주입되는 이온은 As 또는 P 인 것을 특징으로 하는 반도체 소자의 제조방법.
3. 제 1 항에 있어서,

   상기 폴리실리콘 도프드(doped) 폴리실리콘이나 P-임플란티드 폴리실리콘인 것을 특징으로 하는 반도체 소자의 제조방법.
4. 제 1 항에 있어서,

   상기 감광막을 도포하기 전에 감광막과의 계면반응을 줄여주기 위해 플라즈마 산화막이나 CVD 산화막을 형성해 주는 것을 특징으로 하는 반도체 소자의 제조방법.
5. 제 1 항에 있어서,

   상기 W-Si 층 식각시 사용되는 식각용액은 상기 게이트 폴리실리콘보다는 W-Si 층에 대해 식각이 잘되는 용액인 것을 특징으로 하는 반도체 소자의 제조방법.
6. 제 1 항에 있어서,

   상기 게이트 폴리실리콘층 식각시 플라즈마를 이용한 건식식각으로 하는 것을 특징으로 하는 반도체 소자의 제조방법.
7. 제 6 항에 있어서,

   상기 게이트 폴리실리콘층을 플라즈마를 이용한 건식식각으로 하여 상기 식각된 게이트 폴리실리콘층이 상부에 위치한 W-Si 층의 양측면으로부터 소정길이 더 돌출되어 나온 비등방성의 프로파일을 갖도록 하는 것을 특징으로 하는 반도체 소자의 제조방법.
8. 제 1 항에 있어서,

   상기 게이트 폴리실리콘층 습식식각으로 진행하여 상부의 W-Si 층과 게이트 폴리실리콘층의 양측단부가 일치하는 등방성의 프로파일을 갖도록 하는 것을 특징으로 하는 반도체 소자의 제조방법.
9. 제 1 항 또는 제 6 항에 있어서,

   상기 게이트 폴리실리콘층 식각시 플라즈마를 이용한 건식식각으로 하여 W-Si 층 하부의 에지부로 드러난 게이트 폴리실리콘 부분이 후속 열산화 공정시 HTO 스페이서의 역할이 되도록 하는 것을 특징으로 하는 반도체 소자의 제조방법.
10. 제 1 항에 있어서,

    상기 W-Si 층의 CD 보다 W-Si 층 하부에 위치한 게이트 폴리실리콘층의 CD 가 더 크게되는 구조가 되도록 하기 위해 열산화 시간을 조절하는 것을 특징으로 하는 반도체 소자의 제조방법.