KR101131949B1 - 반도체 장치 및 그 제조방법 - Google Patents
반도체 장치 및 그 제조방법 Download PDFInfo
- Publication number
- KR101131949B1 KR101131949B1 KR1020090071404A KR20090071404A KR101131949B1 KR 101131949 B1 KR101131949 B1 KR 101131949B1 KR 1020090071404 A KR1020090071404 A KR 1020090071404A KR 20090071404 A KR20090071404 A KR 20090071404A KR 101131949 B1 KR101131949 B1 KR 101131949B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate electrode
- gate
- electric field
- substrate
- sides
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 19
- 239000004065 semiconductor Substances 0.000 title abstract description 16
- 230000005684 electric field Effects 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 125000006850 spacer group Chemical group 0.000 claims abstract description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 32
- 229920005591 polysilicon Polymers 0.000 claims description 32
- 239000012535 impurity Substances 0.000 claims description 19
- 230000004888 barrier function Effects 0.000 claims description 4
- 238000005468 ion implantation Methods 0.000 claims description 4
- 239000000463 material Substances 0.000 claims 2
- 238000004519 manufacturing process Methods 0.000 abstract description 7
- 230000000694 effects Effects 0.000 abstract description 5
- 230000009467 reduction Effects 0.000 abstract description 3
- 230000008859 change Effects 0.000 abstract description 2
- 230000006866 deterioration Effects 0.000 abstract description 2
- 230000010354 integration Effects 0.000 abstract description 2
- 150000002500 ions Chemical class 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 230000008569 process Effects 0.000 description 7
- 239000000126 substance Substances 0.000 description 3
- 238000005452 bending Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- -1 halide ions Chemical class 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 GIDL을 최소화할 수 있는 반도체 장치 및 그의 제조방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 장치는, 기판 상에 게이트절연막을 개재하여 형성된 게이트전극; 상기 게이트전극 내에 상기 게이트전극 양측 가장자리에 정렬되도록 형성된 전계완화패턴; 상기 게이트전극 양측 상기 기판 표면내에 형성된 LDD 영역; 상기 게이트전극 양측면에 형성된 게이트스페이서; 및 상기 게이트스페이서 양측 상기 기판 표면내에 상기 LDD 영역과 연결되도록 형성된 접합영역을 포함하고 있으며, 상술한 본 발명에 따르면, 게이트절연막의 두께 감소에 따른 전계 증가 영향을 전계완화패턴의 국부적(접합영역과의 중첩영역) 적용을 통해 집적 기술로 인한 전계 증가에 대해 마진(margin)을 가져갈 수 있어 전계 완화 및 GIDL개선을 통해 채널 축소의 한계인 숏채널 마진 확보를 통한 문턱전압의 변화 최소화 및 특성 열화를 방지하여 안정적인 장치특성 및 신뢰성 확보에 크게 기여할 수 있다.
GIDL, 접합영역
Description
본 발명은 반도체 장치 및 그의 제조방법에 관한 것으로, 특히 GIDL(Gate Induced Drain Leakge) 발생을 최소화하기 위한 반도체 장치 및 그의 제조방법에 관한 것이다.
일반적인 GIDL(Gate Induced Drain Leakge)의 발생은 게이트절연막 양단에서 게이트와 접합영역 사이의 전계(E-Field)에 의해 좌우되며, 현재의 실용화된 방법으로는 게이트와 접합영역의 중첩구간에 핫 케리어(Hot carrier)를 억제하기 위해 LDD(Lightly Doped Drain) 영역을 형성하는 것을 통해 보완하고 있다. 하지만, 반도체 장치의 집적도가 증가함에 따라 LDD 영역을 형성하는 방법으로는 더 이상 효과를 기대하기 어려우며, 근본적인 개선 방법이 요구되는 사항이다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 접합영역과 중첩되는 구간에 국부적으로 저농도 폴리 게이트전극을 형성하여 게이트와 접합영역간의 에너지 밴드-벤딩(Energy Band-Bending)을 작게 형성함으로써, 접합영역의 게이트절연막 양단간 전계(E-field)를 완화시키어 동작간 밴드-벤딩로 인한 전자(정공) 터널링을 초기 전계완화분만큼 억제하므로서 GIDL특성을 줄이도록 한 반도체 장치 및 그의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치는, 기판 상에 게이트절연막을 개재하여 형성된 게이트전극; 상기 게이트전극 내에 상기 게이트전극 양측 가장자리에 정렬되도록 형성된 전계완화패턴; 상기 게이트전극 양측 상기 기판 표면내에 형성된 LDD(Lightly Doped Drain) 영역; 상기 게이트전극 양측면에 형성된 게이트스페이서; 및 상기 게이트스페이서 양측 상기 기판 표면내에 상기 LDD 영역과 연결되도록 형성된 접합영역을 포함한다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치 제조방법은, 기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 전계완화패턴을 형성하는 단계; 상기 게이트절연막 상에 게이트전극을 형성하되, 상기 게이트전극 내 상기 게이트전극 양측 가장자리에 상기 전계완화패턴이 정렬되도록 형성하 는 단계; 상기 게이트전극을 이온주입장벽으로 상기 게이트전극 양측 상기 기판에 불순물을 이온주입하여 LDD 영역을 형성하는 단계; 상기 게이트전극 양측면에 게이트스페이서를 형성하는 단계; 및 상기 게이트전극 및 상기 게이트스페이서를 이온주입장벽으로 상기 기판에 불순물을 이온주입한여 상기 LDD 영역과 연결되는 접합영역을 형성하는 단계를 포함한다.
상술한 과제 해결 수단을 바탕으로하는 본 발명은 게이트절연막의 두께 감소에 따른 전계 증가 영향을 전계완화패턴의 국부적(접합영역과의 중첩영역) 적용을 통해 집적 기술로 인한 전계 증가에 대해 마진(margin)을 가져갈 수 있는 효과가 있다.
이로 인하여 전계 완화 및 GIDL개선을 통해 채널 축소의 한계인 숏채널 마진 확보를 통한 문턱전압의 변화 최소화 및 특성 열화를 방지하여 안정적인 장치특성 및 신뢰성 확보에 크게 기여할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
본 발명은 게이트절연막 양단간 게이트전극과 접합영역 사이의 전계(E- Field) 완화를 통해 GIDL를 개선하고자 하는 것으로, 멀티 타입(Multi type)으로 게이트전극을 형성하는 방법이다.
도 1은 본 발명의 일실시예에 따른 반도체 장치를 도시한 단면도이다.
도 1에 도시한 바와 같이, 기판(101)상에 게이트절연막(102)을 개재하여 일정한 간격을 갖고 형성되는 저농도로 불순물 이온이 도핑된 폴리실리콘막 패턴(103A)과, 폴리실리콘막 패턴(103A)을 덮도록 형성되는 게이트전극(105A,106A)과, 게이트전극(105A,106A) 양측의 기판(101) 표면내에 형성되는 LDD(Lightly Doped Drain) 영역(109)과, 게이트전극(105A,106A) 양측면에 형성되는 게이트스페이서(110)와, 게이트전극(105A,106A) 및 게이트스페이서(110) 양측의 기판(101) 표면내에 LDD 영역(109)과 연결되어 형성되는 접합영역(111)을 포함하여 구성되어 있다. 여기서, 게이트전극(105A,106A)의 상부에는 게이트하드마스크막(107)이 형성되어 있다. 또한, 폴리실리콘막 패턴(103A)의 사이를 포함하여 양측 가장자리와 얼라인되도록 게이트전극(105A,106A)이 형성되어 있다.
폴리실리콘막 패턴(103A)은 게이트전극으로 작용하며, 게이트절연막(102) 양단의 게이트전극(105A, 106A)과 LDD 영역(109) 사이의 전계를 완화시키는 전계완화패턴으로 작용한다. 전계완화패턴으로 작용하기 위해 폴리실리콘막 패턴(103A)에 도핑된 저농도 불순물 이온은 상기 LDD 영역(109)에 주입된 불순물 이온과 동일한 프로파일을 갖는다. 즉, LDD 영역(109)과 폴리실리콘막 패턴(103A)은 동일한 불순물 도핑농도를 갖는다.
또한, 게이트전극(105A, 106A)은 제1게이트전극(105A)과 제2게이트전 극(106A)이 적층된 구조를 가질 수 있다. 이때, 제1게이트전극(105A)은 폴리실리콘막일 수 있고, 제1게이트전극(105A)은 폴리실리콘막 패턴(103A)보다 큰 불순물 도핑 농도를 갖는다. 그리고, 제2게이트전극(106A)은 금속성막일 수 있다.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도이다.
도 2a에 도시한 바와 같이, 기판(101)상에 게이트절연막(102)을 형성한다. 이때, 게이트절연막(102)은 증착 또는 산화 공정을 통해 형성한다.
도 2b에 도시한 바와 같이, 게이트절연막(102)상에 저농도로 도핑된 폴리실리콘막(103)을 증착하고, 폴리실리콘막(103)의 표면을 화학적기계적연마법(CMP)과 같은 방법을 이용하여 평탄화한다.
이어서, 폴리실리콘막(103)상에 제1포토레지스트(104)를 도포한 후 노광 및 현상 공정을 통해 제1포토레지스트(104)를 선택적으로 패터닝한다.
도 2c에 도시한 바와 같이, 패터닝된 포토레지스트(104)를 마스크로 이용하여 폴리실리콘막(103)을 선택적으로 제거하여 일정한 간격을 갖는 폴리실리콘막 패턴(103A)을 형성한다.
여기서, 폴리실리콘막 패턴(103A)은 이후에 형성되는 게이트전극과 동일한 게이트전극의 역할을 하게 된다.
이어서, 제1포토레지스트(104)를 제거한 후 식각 공정 중에 발생한 이물질을 제거하기 위해 기판(101)을 세정한다.
도 2d에 도시한 바와 같이, 폴리실리콘막 패턴(103A)을 포함한 기판(101)의 전면에 제1게이트도전막(105), 제2게이트도전막(106) 및 게이트하드마스크막(107)을 차례로 형성한다. 이때, 제1게이트도전막(105)은 폴리실리콘막으로 형성할 수 있고, 제1게이트도전막(105)은 저농도로 도핑된 폴리실리콘막 패턴(103A)과 비교하여 고농도로 불순물 이온이 도핑된 폴리실리콘막이다. 그리고, 제2게이트도전막(106)은 금속성막으로 형성한다.
또한, 제1게이트도전막(105)은 폴리실리콘막 패턴(103A)을 완전히 덮도록 폴리실리콘막 패턴(103A)보다 더 두껍게 형성한다.
이어서, 게이트하드마스크막(107)상에 제2포토레지스트(108)를 도포한 후, 노광 및 현상 공정으로 제2포토레지스트(108)를 선택적으로 패터닝하여 게이트 영역을 정의한다. 여기서 게이트 영역은 폴리실리콘막 패턴(103A)의 양측 가장자리와 일치(또는 정렬)하도록 패터닝한다.
도 2e에 도시한 바와 같이, 패터닝된 제2포토레지스트(108)를 마스크로 이용하여 게이트하드마스크막(107), 제2게이트도전막(106), 제1게이트도전막(105) 및 게이트절연막(102)을 선택적으로 제거하여 게이트전극(105A,106A)을 형성한다.
이어서, 게이트전극(105A,106A)을 형성하기 위해 마스크로 사용된 제2포토레지스트(108)를 제거한 후 식각 공정 중에 발생한 이물질을 제거하기 세정 공정을 실시한다.
그리고 게이트전극(105A,106A)을 마스크로 이용하여 전면에 할로 이온 및 저농도 불순물 이온을 주입하여 기판(101)의 표면내에 LDD 영역(109)을 형성한다.
한편, 폴리실리콘막 패턴(103A)에 도핑된 불순물 이온의 농도는 LDD 영 역(109)을 형성하기 위해 주입되는 저농도 불순물 이온과 농도 프로파일이 동일하다. 즉, 폴리실리콘막 패턴(103A)과 LDD 영역(109)은 서로 동일한 불순물 이온이 주입되고, 서로 동일한 불순물 도핑농도를 갖는다.
도 2f에 도시한 바와 같이, 게이트전극(105A,106A)을 포함한 기판(101)의 전면에 절연막을 증착하고, 전면에 에치백 공정을 실시하여 게이트전극(105A,106A)의 양측면에 게이트스페이서(110)을 형성한다.
이어서, 게이트전극(105A,106A) 및 게이트스페이서(110)을 마스크로 이용하여 기판(101)의 전면에 고농도 불순물 이온을 주입하여 기판(101)의 표면내에 LDD 영역(109)과 연결되는 접합영역(111)을 형성한다.
도 3a 및 도 3b는 종래기술과 본 발명의 반도체 장치에 대한 페르미준위(Ef) 및 에너지 밴드 상태를 비교한 그래프이다.
도 3a의 오른쪽은 본 발명과 같이 게이트전극을 저농도로 도핑된 폴리 실리콘을 이용했을 경우에 왼쪽의 게이트전극을 고농도로 도핑된 폴리 실리콘으로 이루어진 종래보다 Ef를 낮출 수가 있다.
또한, 도 3b의 오른쪽은 본 발명과 같이 게이트전극을 저농도로 도핑된 폴리 실리콘을 이용했을 경우에 왼쪽의 게이트전극을 고농도로 도핑된 폴리 실리콘으로 이루어진 종래보다 △Ec만큼 게이트절연막 양단에 걸리는 내부 전계를 감소시킬 수가 있다.
즉, LDD 영역의 역바이어스(+전하)에 따른 영향으로 에너지 밴드-벤딩은 더 크게 일어나는데 이때 저농도로 도핑된 폴리 실리콘을 사용하는 경우 동일 역바이 어스에서 △Ec만큼의 전계 감소효과를 얻을 수 있다.
따라서 본 발명과 종래와 비교하여 그에 상응하는 GIDL개선 효과를 기대할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 반도체 장치를 도시한 단면도이다.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체 장치 제조방법을 도시한 공정 단면도.
도 3a 및 도 3b는 종래기술과 본 발명에 따른 반도체 장치에 대한 페르미준위(Ef) 및 에너지 밴드 상태를 비교한 그래프.
* 도면의 주요 부분에 대한 부호의 설명
101 : 기판 102 : 게이트절연막
103 : 폴리실리콘막 103A : 폴리실리콘막 패턴
105 : 제1게이트도전막 105A : 제1게이트전극
106 : 제2게이트도전막 106A : 제2게이트전극
107 : 게이트하드마스크막 109 : LDD 영역
110 : 게이트스페이서 111 : 접합영역
Claims (10)
- 기판 상에 게이트절연막을 개재하여 형성된 게이트전극;상기 게이트전극 내에 상기 게이트전극 양측 가장자리에 정렬되도록 형성되고, 상기 게이트전극과 전기적으로 연결된 전계완화패턴;상기 게이트전극 양측 상기 기판 표면내에 형성된 LDD(Lightly Doped Drain) 영역;상기 게이트전극 양측면에 형성된 게이트스페이서; 및상기 게이트스페이서 양측 상기 기판 표면내에 상기 LDD 영역과 연결되도록 형성된 접합영역를 포함하고,상기 게이트전극의 불순물 도핑농도는 상기 전계완화패턴의 불순물 도핑농도보다 큰 반도체 장치.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 전계완화패턴은 상기 LDD 영역과 동일한 불순물 도핑농도를 갖는 반도체 장치.
- 삭제
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 게이트전극과 상기 전계완화패턴은 서로 동일한 물질인 반도체 장치.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 게이트전극 및 상기 전계완화패턴은 폴리실리콘막을 포함하는 반도체 장치.
- 기판 상에 게이트절연막을 형성하는 단계;상기 게이트절연막 상에 전계완화패턴을 형성하는 단계;상기 게이트절연막 상에 상기 전계완화패턴과 전기적으로 연결된 게이트전극을 형성하되, 상기 게이트전극 내 상기 게이트전극 양측 가장자리에 상기 전계완화패턴이 정렬되도록 형성하는 단계;상기 게이트전극을 이온주입장벽으로 상기 게이트전극 양측 상기 기판에 불순물을 이온주입하여 LDD 영역을 형성하는 단계;상기 게이트전극 양측면에 게이트스페이서를 형성하는 단계;상기 게이트전극 및 상기 게이트스페이서를 이온주입장벽으로 상기 기판에 불순물을 이온주입한여 상기 LDD 영역과 연결되는 접합영역을 형성하는 단계를 포함하고,상기 전계완화패턴은 상기 게이트전극보다 불순물 도핑농도를 낮게 형성하는 반도체 장치 제조방법.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제6항에 있어서,상기 전계완화패턴은 상기 LDD 영역과 동일한 불순물 도핑농도를 갖도록 형성하는 반도체 장치 제조방법.
- 삭제
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제6항에 있어서,상기 게이트전극과 상기 전계완화패턴은 서로 동일한 물질로 형성하는 반도체 장치 제조방법.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제6항에 있어서,상기 게이트전극 및 상기 전계완화패턴은 폴리실리콘막을 포함하는 반도체 장치 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090071404A KR101131949B1 (ko) | 2009-08-03 | 2009-08-03 | 반도체 장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090071404A KR101131949B1 (ko) | 2009-08-03 | 2009-08-03 | 반도체 장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110013774A KR20110013774A (ko) | 2011-02-10 |
| KR101131949B1 true KR101131949B1 (ko) | 2012-04-04 |
Family
ID=43773208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090071404A KR101131949B1 (ko) | 2009-08-03 | 2009-08-03 | 반도체 장치 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101131949B1 (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990032919A (ko) * | 1997-10-22 | 1999-05-15 | 구본준 | 반도체장치의 제조방법 |
| KR19990050035A (ko) * | 1997-12-16 | 1999-07-05 | 구본준 | 트랜지스터의 형성 방법 |
| KR20080069427A (ko) * | 2007-01-23 | 2008-07-28 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 및 그 제조방법 |
-
2009
- 2009-08-03 KR KR1020090071404A patent/KR101131949B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990032919A (ko) * | 1997-10-22 | 1999-05-15 | 구본준 | 반도체장치의 제조방법 |
| KR19990050035A (ko) * | 1997-12-16 | 1999-07-05 | 구본준 | 트랜지스터의 형성 방법 |
| KR20080069427A (ko) * | 2007-01-23 | 2008-07-28 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20110013774A (ko) | 2011-02-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7301208B2 (en) | Semiconductor device and method for fabricating the same | |
| KR100836767B1 (ko) | 높은 전압을 제어하는 모스 트랜지스터를 포함하는 반도체소자 및 그 형성 방법 | |
| KR19990065531A (ko) | 반도체 소자 및 그의 제조방법 | |
| JPH10150195A (ja) | Ｍｏｓｆｅｔ及びその製造方法 | |
| JPH02310931A (ja) | 半導体装置およびその製造方法 | |
| JP4567969B2 (ja) | 半導体素子のトランジスタ製造方法 | |
| KR20090072043A (ko) | 반도체 소자의 제조방법 | |
| US20030209758A1 (en) | Transistor of semiconductor device, and method for forming the same | |
| US7851855B2 (en) | Semiconductor device and a method for manufacturing the same | |
| JP3057439B2 (ja) | 半導体デバイスの製造方法 | |
| US6528404B2 (en) | Semiconductor device and fabrication method thereof | |
| KR101131949B1 (ko) | 반도체 장치 및 그 제조방법 | |
| KR101079203B1 (ko) | 반도체 장치의 게이트 패턴 및 그의 제조 방법 | |
| KR101093148B1 (ko) | 반도체 장치 및 그 제조방법 | |
| KR100917819B1 (ko) | 고전압용 반도체소자의 제조방법 | |
| KR100873816B1 (ko) | 트랜지스터 제조 방법 | |
| KR100308652B1 (ko) | 트리플 게이트를 갖는 트랜지스터의 구조 및 그 제조방법 | |
| KR100205307B1 (ko) | 고전압 트랜지스터 제조방법 | |
| KR100273688B1 (ko) | 모스펫및그제조방법 | |
| US8237222B2 (en) | Semiconductor device and method of manufacturing the same | |
| KR20060094379A (ko) | 돌출된 소오스/드레인 구조를 갖는 모스 트랜지스터 및 그제조방법 | |
| KR100835107B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR100313958B1 (ko) | 반도체소자 및 그의 제조방법 | |
| CN114335152A (zh) | 一种碳化硅功率半导体器件及其制备方法 | |
| KR0125296B1 (ko) | 모스펫(mosfet) 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |