KR19990032919A - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로서 활성영역과 필드영역을 갖는 제 1 도전형의 반도체기판 상의 상기 활성영역에 제 1 게이트산화막을 형성하고 상기 제 1 게이트산화막의 게이트영역에 희생층을 형성하는 공정과, 상기 희생층을 마스크로 사용하여 반도체기판에 제 2 도전형의 저농도영역을 형성하고 상기 희생층의 측면에 측벽을 형성하는 공정과, 상기 희생층을 제거하고 상기 측벽의 상기 희생층과 접촉된 평탄한 측면에 측벽 형상의 제 2 도전형의 전계집중완화층을 형성하는 공정과, 상기 전계집중완화층 상에 제 2 게이트산화막을 형성하는 공정과, 상기 측벽 사이에 게이트를 형성하고 상기 게이트와 상기 측벽을 마스크로 사용하여 상기 반도체기판 내에 소오스 및 드레인영역으로 이용되는 제 2 도전형의 고농도영역을 형성하는 공정을 구비한다. 따라서, 전계집중완화층에 의해 게이트와 드레인영역 사이의 전계를 완화시키므로 GIDL 전류를 감소시키며 소자의 수명을 증가시킬 수 있다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 드레인영역과 게이트 사이의 전계를 완화시켜 소자의 수명을 연장시킴과 동시에 GIDL (Gate-Induced Drain Leakage) 전류를 감소시킬 수 있는 반도체장치의 제조방법에 관한 것이다.
반도체장치가 고집적화 됨에 따라 각각의 셀은 미세해져 내부의 전계 강도가 증가된다. 이러한 전계 강도의 증가는 소자 동작시 드레인 부근의 공핍층에서 채널영역의 캐리어를 가속시켜 게이트산화막으로 주입시키는 핫-캐리어 효과(hot-carrier effect)를 일으킨다. 상기 게이트산화막에 주입된 캐리어는 반도체기판과 게이트산화막의 계면에 준위를 생성시켜 드레쉬홀드전압(threshold voltage : VTH)을 변화시키거나 상호 컨덕턴스를 저하시켜 소자 특성을 저하시킨다. 그러므로, 핫-캐리어 효과에 의한 소자 특성의 저하를 감소시키기 위해 LDD(Lightly Doped Drain) 등과 같이 드레인 구조를 변화시킨 구조를 사용하여야 한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 제조 공정도이다.
도 1a를 참조하면, P형의 반도체기판(11) 표면의 소정 부분에 LOCOS(Local Oxidation of Silicon) 등의 통상적인 소자분리방법에 의해 필드산화막(13)을 형성하여 소자의 활성영역 및 필드영역을 한정한다. 반도체기판(11)의 활성영역 표면을 열산화하여 게이트산화막(15)을 형성한다.
도 1b를 참조하면, 게이트산화막(15)의 상부에 소정 부분에 불순물이 도핑된 다결정실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착하고 포토리쏘그래피(photolithography) 방법으로 패터닝하여 게이트(17)를 형성한다. 그리고, 게이트(17)을 마스크로 사용하여 반도체기판(11)의 노출된 부분에 N형의 불순물을 저농도로 이온 주입하여 LDD 구조를 형성하기 위한 저농도영역(19)을 형성한다.
도 1c를 참조하면, 게이트(17)의 측면에 측벽(21)을 형성한다. 상기에서 측벽(21)은 반도체기판(11) 상에 산화실리콘을 CVD 방법으로 게이트(17)를 덮도록 증착한 후 에치백(etchback)하므로써 형성된다. 그리고, 게이트(17)와 측벽(21)을 마스크로 사용하여 반도체기판(11)에 N형의 불순물을 고농도로 이온 주입하여 소오스 및 드레인영역으로 이용되는 고농도영역(23)을 형성한다. 이 때, 고농도영역(23)은 저농도영역(19)과 중첩되게 형성된다.
그러나, 상술한 바와 같이 종래 기술은 드레인영역과 게이트 사이의 전계가 게이트의 모서리 부분에 집중되므로 GIDL 전류가 흐를 뿐만 아니라 게이트산화막을 열화시키므로 소자의 수명을 감소시키는 문제점이 있었다.
따라서, 본 발명의 목적은 드레인영역과 게이트 사이의 전계가 게이트의 모서리 부분에 집중되는 것을 완화시켜 GIDL 전류를 감소시키며 소자의 수명을 증가시킬 수 있는 반도체장치의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 활성영역과 필드영역을 갖는 제 1 도전형의 반도체기판 상의 상기 활성영역에 제 1 게이트산화막을 형성하고 상기 제 1 게이트산화막의 게이트영역에 희생층을 형성하는 공정과, 상기 희생층을 마스크로 사용하여 반도체기판에 제 2 도전형의 저농도영역을 형성하고 상기 희생층의 측면에 측벽을 형성하는 공정과, 상기 희생층을 제거하고 상기 측벽의 상기 희생층과 접촉된 평탄한 측면에 측벽 형상의 제 2 도전형의 전계집중완화층을 형성하는 공정과, 상기 전계집중완화층 상에 제 2 게이트산화막을 형성하는 공정과, 상기 측벽 사이에 게이트를 형성하고 상기 게이트와 상기 측벽을 마스크로 사용하여 상기 반도체기판 내에 소오스 및 드레인영역으로 이용되는 제 2 도전형의 고농도영역을 형성하는 공정을 구비한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 제조 공정도
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 제조 공정도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 제조 공정도이다.
도 2a를 참조하면, P형의 반도체기판(31) 상의 소정 부분에 LOCOS 등의 통상적인 소자분리방법에 의해 필드산화막(33)을 형성하여 소자의 활성영역 및 필드영역을 한정한다. 반도체기판(31)의 활성영역 표면을 열산화하여 제 1 게이트산화막(35)을 형성한다.
그리고, 제 1 게이트산화막(35) 상의 게이트영역에 희생층(37)을 형성한다. 상기에서 희생층(37)은 다결정실리콘, 질화실리콘 또는 금속을 CVD 방법으로 증착하고 포토리쏘그래피 방법으로 패터닝하므로써 형성된다.
희생층(37)을 마스크로 사용하여 반도체기판(31)에 인(P) 또는 아세닉(As) 등의 N형의 불순물을 저농도로 이온주입하여 LDD 구조를 형성하는 저농도영역(39)을 형성한다.
도 2b를 참조하면, 희생층(37)의 측면에 측벽(41)을 형성한다. 상기에서 측벽(41)은 반도체기판(31) 상에 산화실리콘을 CVD 방법으로 희생층(37)을 덮도록 증착한 후 에치백하여 형성한다.
도 2c를 참조하면, 희생층(37)을 습식 방법으로 제거한다. 이 때, 희생층(37)은 측벽(41)과 식각선택비가 다르므로 선택적으로 식각되어 제거되며, 또한, 희생층(37)과 접촉된 측벽(41)의 평탄한 측면이 노출된다. 그리고, 제 1 게이트산화막(35)은 반도체기판(31)이 식각되는 것을 방지한다.
보론(B) 등의 P형의 불순물이 고농도로 도핑된 다결정실리콘을 증착한 후 에치백하여 측벽(41)의 평탄한 측면에 측벽 형상의 전계집중완화층(43)을 형성한다. 그리고, 측벽(41) 및 전계집중완화층(43)을 마스크로 사용하여 제 1 게이트산화막(35)을 제거하여 반도체기판(31)을 노출시킨다.
도 2d를 참조하면, 반도체기판(31)의 노출된 부분의 표면과 전계집중완화층(43)의 표면에 열산화방법에 의해 제 2 게이트산화막(45)을 형성한다. 그리고,
측벽(41) 및 제 2 게이트산화막(45) 상에 인(P) 또는 아세닉(As) 등의 N형의 불순물이 고농도로 도핑된 다결정실리콘을 증착한 후 에치백하여 측벽(41) 사이에 게이트(47)를 형성한다. 상기에서 게이트(47)를 형성하기 위해 다결정실리콘을 게이트(47) 길이에 대해 1/2∼1 정도의 두께로 증착한다. 이러한 이유는 측벽(41) 사이의 중간 부분에 다결정실리콘이 중복되게 증착되므로 측벽(41) 사이는 다른 부분에 비해 증착 속도가 빠르게 되어 두껍게 증착된다.
따라서, 증착된 다결정실리콘을 측벽(41) 및 제 2 게이트산화막(45)이 노출되도록 에치백하여도 측벽(41) 사이에 잔류되어 게이트(47)를 형성한다.
게이트(47) 및 측벽(41)을 마스크로 사용하여 인(P) 또는 아세닉(As) 등의 N형의 불순물을 고농도로 이온 주입하여 소오스 및 드레인영역으로 사용되는 고농도영역(49)을 형성한다.
상술한 바와 같이 본 발명에 따라 형성된 반도체장치는 게이트(47)와 드레인영역으로 이용되는 고농도영역(49)에 전압을 인가하면 게이트(47)에 발생되는 전계에 의해 전계집중완화층(43)에도 바이어스가 인가된다. 그러므로, N형의 불순물이 고농도로 도핑된 게이트(47) 뿐만 아니라 P형의 불순물이 고농도로 도핑된 전계집중완화층(43)도 게이트로 동작하여 반도체기판(31)의 저농도영역(39) 사이에 채널이 형성되어 전류가 흐르게 된다.
그러나, 게이트(47)에 전압을 인가하지 않고 드레인영역으로 이용되는 고농도영역(49)에 전압을 인가하면 게이트(47)에 전계가 발생되지 않는다. 그러므로, 전계집중완화층(43)에 바이어스가 인가되지 않아 게이트(47)와 드레인영역으로 이용되는 고농도영역(49) 사이의 집중되는 전계를 완화시킨다.
따라서, 본 발명은 전계집중완화층에 의해 게이트와 드레인영역 사이의 전계를 완화시키므로 GIDL 전류를 감소시키며 소자의 수명을 증가시킬 수 있는 잇점이 있다.
Claims (7)
- 활성영역과 필드영역을 갖는 제 1 도전형의 반도체기판 상의 상기 활성영역에 제 1 게이트산화막을 형성하고 상기 제 1 게이트산화막의 게이트영역에 희생층을 형성하는 공정과,상기 희생층을 마스크로 사용하여 반도체기판에 제 2 도전형의 저농도영역을 형성하고 상기 희생층의 측면에 측벽을 형성하는 공정과,상기 희생층을 제거하고 상기 측벽의 상기 희생층과 접촉된 평탄한 측면에 측벽 형상의 제 2 도전형의 전계집중완화층을 형성하는 공정과,상기 전계집중완화층 상에 제 2 게이트산화막을 형성하는 공정과,상기 측벽 사이에 게이트를 형성하고 상기 게이트와 상기 측벽을 마스크로 사용하여 상기 반도체기판 내에 소오스 및 드레인영역으로 이용되는 제 2 도전형의 고농도영역을 형성하는 공정을 구비하는 반도체장치의 제조방법.
- 청구항 1에 있어서 상기 희생층을 다결정실리콘, 질화실리콘 또는 금속으로 형성하는 반도체장치의 제조방법.
- 청구항 1에 있어서 전계집중완화층을 불순물이 고농도로 도핑된 다결정실리콘으로 형성하는 반도체장치의 제조방법.
- 청구항 1에 있어서 상기 제 2 게이트산화막을 형성하기 전에 상기 제 1 게이트산화막을 제거하는 공정을 더 구비하는 반도체장치의 제조방법.
- 청구항 1 또는 청구항 4에 있어서 상기 제 1 게이트산화막이 제거되어 노출된 반도체기판 상에도 제 2 게이트산화막을 형성하는 반도체장치의 제조방법.
- 청구항 1에 있어서 상기 게이트를 상기 제 2 게이트산화막 상에 제 1 도전형의 불순물이 고농도로 도핑된 다결정실리콘을 상기 측벽을 덮도록 증착한 후 에치백하여 형성하는 반도체장치의 제조방법.
- 청구항 6에 있어서 상기 다결정실리콘을 게이트 길이에 대해 1/2∼1의 두께로 증착하는 반도체장치의 제조방법.
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