KR19990040039A - 반도체장치의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 title abstract description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 48
- 229920005591 polysilicon Polymers 0.000 claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 17
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 17
- 239000010703 silicon Substances 0.000 claims abstract description 17
- 239000012535 impurity Substances 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims abstract description 10
- 238000009792 diffusion process Methods 0.000 claims abstract description 4
- 239000011810 insulating material Substances 0.000 claims abstract description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 2
- 239000002019 doping agent Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 반도체장치의 제조방법으로서 도핑된 폴리실리콘을 사용하여 소스/드레인 졍션을 별도의 마스크 없이 형성하여 쇼트채널 트랜지스터(short channel transistor)를 제조하여 펀치스루(punch through) 현상을 개선하고 마스크의 씨디(critical dimension) 보다 작은 쇼트채널 트랜지스터를 제조할 수 있다..
이를 위하여 본 발명에 따른 반도체장치의 제조방법은 실리콘기판상에 제 1 폴리실리콘층을 형성하는 단계와, 제 1 트렌치 형성용 마스크를 이용하여 실리콘 기판과 제 1 폴리실리콘층의 일부를 제거하여 제 1 트렌치를 형성하는 단계와, 잔류한 제 1 폴리실리콘층의 표면 및 측면 및 노출된 제 1 트렌치 내부에 도핑된 제 2 폴리실리콘층을 형성하는 단계와, 제 1 트렌치 내부에 위치한 제 2 폴리실리콘층 측면 및 제 2 폴리실리콘층 하부 모서리 부위에 절연재로 측벽을 형성하는 단계와, 제 1 트렌치 하부면의 노출된 제 2 폴리실리콘층 및 노출된 제 2 폴리실리콘층의 하부에 위치한 실리콘 기판의 일부를 제거하여 제 2 트렌치를 형성하는 단계와, 확산공정을 실시하여 도핑된 제 2 폴리실리콘으로부터 불순물이 실리콘 기판으로 유입되는 오토도핑(auto doping)방법으로 엘디디(lightly doped drain) 영역을 형성하는 단계와, 제 2 트렌치의 노출 부위 및 제 2 폴리실리콘층의 노출 부위에 게이트절연막을 형성하는 단계와, 제 2 트렌치 하부에 게이트를 형성하는 단계로 이루어진 공정을 구비한다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 도핑된 폴리실리콘을 사용하여 소스/드레인 졍션을 별도의 마스크 없이 형성하여 쇼트채널 트랜지스터(short channel transistor)를 제조하여 펀치스루(punch through) 현상을 개선할 수 있는 반도체장치의 제조방법에 관한 것이다.
반도체장치가 고집적화 됨에 따라 각각의 셀은 미세해져 내부의 전계 강도가 증가된다. 이러한 전계 강도의 증가는 소자 동작시 드레인 부근의 공핍층에서 채널영역의 캐리어를 가속시켜 게이트산화막으로 주입시키는 핫-캐리어 효과(hot-carrier effect)를 일으킨다. 게이트산화막에 주입된 캐리어는 반도체기판과 게이트산화막의 계면에 준위를 생성시켜 드레쉬홀드전압(threshold voltage : VTH)을 변화시키거나 상호 컨덕턴스를 저하시켜 소자 특성을 저하시킨다. 그러므로, LDD 등과 같이 드레인 구조를 변화시켜 핫-캐리어 효과에 의한 소자 특성의 저하를 감소시켰다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 제조공정도이다.
도 1a를 참조하면, P형 반도체기판(11)의 표면을 열산화하여 게이트절연막(13)을 형성한다. 그리고, 게이트절연막(13) 상에 불순물이 도핑된 다결정실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착하고, 이 다결정실리콘 상에 산화실리콘을 CVD 방법으로 증착한다.
그리고, 질화실리콘 및 다결정실리콘을 포토리쏘그래피(photolithography) 방법으로 패터닝하여 게이트(15) 및 캡절연막(17)을 형성한다. 이 때, 게이트절연막(13)도 식각되어 반도체기판(11)이 노출될 수도 있다.
도 1b를 참조하면, 캡절연막(17)을 마스크로 사용하여 반도체기판(11)의 노출된 부분에 N형의 불순물을 저농도로 이온 주입하여 LDD 구조를 형성하기 위한 저농도영역(19)을 형성한다.
도 1c를 참조하면, 게이트(15) 및 캡절연막(17)의 측면에 측벽(21)을 형성한다. 상기에서 측벽(21)은 산화실리콘을 증착한 후 캡절연막(17) 및 반도체기판(11)이 노출되도록 에치백(etchback)하므로써 형성된다. 그리고, 캡절연막(17)과 측벽(21)을 마스크로 사용하여 반도체기판(11)에 N형의 불순물을 고농도로 이온 주입하여 소오스 및 드레인영역으로 이용되는 고농도영역(23)을 형성한다. 이 때, 고농도영역(23)은 저농도영역(19)과 중첩되게 형성된다.
상술한 바와 같이 종래 기술은 반도체기판에 캡절연막을 마스크로 사용하여 불순물을 저농도로 이온 주입하여 LDD 구조를 형성하기 위한 저농도영역을 형성하고, 재차, 캡절연막 및 측벽을 마스크로 사용하여 불순물을 고농도로 이온 주입하여 소오스 및 드레인영역으로 이용되는 고농도영역을 형성하므로써 소오스 및 드레인영역 사이에 형성되는 상대적으로 고저항을 갖는 저농도영역에 의해 핫 캐리어의 발생이 억제된다
그러나, 종래 기술은 핫 캐리어가 발생되는 드레인영역 뿐만 아니라 소오스영역에도 저농도영역을 형성하므로 저항이 증가되어 동작 전류가 감소되는 문제점이 있었다.
따라서, 본 발명의 목적은 도핑된 폴리실리콘을 사용하여 소스/드레인 졍션을 별도의 마스크 없이 형성하여 쇼트채널 트랜지스터(short channel transistor)를 제조하여 펀치스루(punch through) 현상을 개선하고 마스크의 씨디(critical dimension) 보다 작은 쇼트채널 트랜지스터를 제조할 수 있는 반도체장치의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 실리콘기판상에 제 1 폴리실리콘층을 형성하는 단계와, 제 1 트렌치 형성용 마스크를 이용하여 실리콘 기판과 제 1 폴리실리콘층의 일부를 제거하여 제 1 트렌치를 형성하는 단계와, 잔류한 제 1 폴리실리콘층의 표면 및 측면 및 노출된 제 1 트렌치 내부에 도핑된 제 2 폴리실리콘층을 형성하는 단계와, 제 1 트렌치 내부에 위치한 제 2 폴리실리콘층 측면 및 제 2 폴리실리콘층 하부 모서리 부위에 절연재로 측벽을 형성하는 단계와, 제 1 트렌치 하부면의 노출된 제 2 폴리실리콘층 및 노출된 제 2 폴리실리콘층의 하부에 위치한 실리콘 기판의 일부를 제거하여 제 2 트렌치를 형성하는 단계와, 확산공정을 실시하여 도핑된 제 2 폴리실리콘으로부터 불순물이 실리콘 기판으로 유입되는 오토도핑(auto doping)방법으로 엘디디(lightly doped drain) 영역을 형성하는 단계와, 제 2 트렌치의 노출 부위 및 제 2 폴리실리콘층의 노출 부위에 게이트절연막을 형성하는 단계와, 제 2 트렌치 하부에 게이트를 형성하는 단계로 이루어진 공정을 구비한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 제조 공정도
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 제조 공정도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 제조 공정도이다.
도 2a를 참조하면, P형 반도체기판(21) 상에 제 1 폴리실리콘(22)을 증착한 후 제 1 트렌치 형성용 마스크를 이용한 사진식각공정을 실시하여 트렌치 형성 부위의 폴리실리콘 및 실리콘 기판의 소정 부위를 제거하여 제 1 트렌치를 형성한 다음 잔류한 폴리실리콘(220의 표면 및 측면 및 제 1 트렌치 형성으로 노출된 실리콘 기판(21) 부위에 소스/드레인 졍션을 형성하기 위한 도핑된 제 2 폴리실리콘(23)을 증착한다.
도 2b를 참조하면, 제 2 폴리실리콘(23)상에 측벽형성을 위한 실리콘산화막(24)을 증착한 다음 에치백을 실시하여 트렌치부위의 측면 및 트렌치의 하부 모서리부분에 측벽(sidewall spacer, 24)을 형성한다.
도 2c를 참조하면, 게이트 형성 부위를 디파인(define)하기 위한 제 2 트렌치를 형성하기 위하여 별도의 트렌치 형성용 마스크 없이 측벽(24)을 이용하여 제 2 폴리실리콘(23) 및 실리콘 기판(21)의 소정 부위를 제거하여 제 2 트렌치를 형성한다. 그리고 확산공정(diffusion)을 실시하여 도핑된 제 2 폴리실리콘(23)으로부터 불순물이 실리콘 기판(21)으로 유입되는 오토도핑(auto doping)방법으로 엘디디(lightly doped drain) 영역(25)을 형성한다. 이때 실리콘 기판(21) 상부에 형성되는 엘디디 영역은 불순물 이온의 확산이 제 1 폴리실리콘(22)층에 의해 방해받으며 단지 제 1 트렌치의 측면 부분으로 부터만 확산이 이루어지므로 그 형성영역이 자동적으로 한정된다. 실리콘 기판의 종류 또는 제조 목적에 따라 제 2 폴리실리콘(23)의 불순물 이온은 N+인 경우 As 나 P를 이용하고 P+인 경우에는 붕소 등을 사용한다.
도 2d를 참조하면, 제 2 트렌치 형성으로 인한 실리콘 기판(21)의 노출 부위와 이후 형성될 게이트와의 절연을 위해 게이트 절연막을 형성하기 위하여 게이트 옥시데이션(gate oxidation)을 실시하여 제 2 트렌치의 노출 부위 및 제 2 폴리실리콘(23)의 노출 부위에 게이트절연막(26)으로 산화막(26)을 형성한다.
도 2e를 참조하면, 엘디디 구조의 트렌지스터를 완성하기 위하여 제 2 트렌치 부위에 제 3 폴리실리콘 등으로 게이트(27)를 형성한다.
따라서, 본 발명은 도핑된 폴리실리콘을 사용하여 소스/드레인 졍션을 별도의 마스크 없이 형성하여 쇼트채널 트랜지스터(short channel transistor)를 제조하여 소스/드레인 영역이 구조상 독립적으로 위치하므로서 펀치스루(punch through) 현상을 개선하고 마스크의 씨디(critical dimension) 보다 작은 게이트를 갖는 쇼트채널 트랜지스터를 제조할 수 있다.
Claims (4)
- 반도체기판상에 제 1 폴리실리콘층을 형성하는 단계와,제 1 트렌치 형성용 마스크를 이용하여 상기 반도체 기판과 상기 제 1 폴리실리콘층의 일부를 제거하여 제 1 트렌치를 형성하는 단계와,잔류한 상기 제 1 폴리실리콘층의 표면 및 측면 및 노출된 상기 제 1 트렌치 내부에 도핑된 제 2 폴리실리콘층을 형성하는 단계와,상기 제 1 트렌치 내부에 위치한 상기 제 2 폴리실리콘층 측면 및 상기 제 2 폴리실리콘층 하부 모서리 부위에 절연재로 측벽을 형성하는 단계와,상기 제 1 트렌치 하부면의 노출된 상기 제 2 폴리실리콘층 및 상기노출된 제 2 폴리실리콘층의 하부에 위치한 반도체 기판의 일부를 제거하여 제 2 트렌치를 형성하는 단계와,확산공정 실시하여 상기 도핑된 제 2 폴리실리콘으로부터 불순물이 상기 실리콘 기판으로 유입되는 오토도핑(auto doping)방법으로 엘디디(lightly doped drain) 영역을 형성하는 단계와,상기 제 2 트렌치의 노출 부위 및 상기 제 2 폴리실리콘층의 노출 부위에 게이트절연막을 형성하는 단계와,상기 제 2 트렌치 하부에 게이트를 형성하는 단계로 이루어진 반도체 장치 제조방법.
- 청구항 1에 있어서 상기 제 2 폴리실리콘층은 고농도로 도핑된 것이 특징인 반도체장치 제조방법.
- 청구항 1에 있어서 상기 측벽은 실리콘 산화막으로 형성하는 반도체장치의 제조방법.
- 청구항 1에 있어서 상기 게이트 절연막은 게이트 옥시데이션으로 형성하는 것이 특징인 반도체장치 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970060332A KR100240095B1 (ko) | 1997-11-17 | 1997-11-17 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970060332A KR100240095B1 (ko) | 1997-11-17 | 1997-11-17 | 반도체장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990040039A true KR19990040039A (ko) | 1999-06-05 |
| KR100240095B1 KR100240095B1 (ko) | 2000-01-15 |
Family
ID=19524838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970060332A KR100240095B1 (ko) | 1997-11-17 | 1997-11-17 | 반도체장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100240095B1 (ko) |
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-
1997
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Also Published As
| Publication number | Publication date |
|---|---|
| KR100240095B1 (ko) | 2000-01-15 |
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