JP2021190508A - 半導体装置、及びその製造方法 - Google Patents
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Abstract
Description
以下に、本発明に係る半導体装置、及びその製造方法の第1実施形態について、図面を参照して説明する。
図1は、半導体装置1aの平面図(Top View)である。図2は、半導体装置1aのX−X´断面図である。図3は、半導体装置1aのY−Y´断面図である。図1−図3に示すように、本実施形態に係る半導体装置1aは、P型基板と、Pウェル(HVPWELL)と、LDDと、ソースドレインSDと、ゲート電極Gと、STIと、活性領域(アクティブエリア)AAとを有している。なお、図1−図3において、ゲート電極Gに、不純物の注入領域を示す第1注入領域AI1と第2注入領域AI2を表している。本実施形態では、第1MOSトランジスタとしてHVNMOS(高電圧のNMOS)を例として説明するが、他の構造のMOSとしても良い。HVNMOSとは、動作電圧が概して18V以上の高電圧に分類されるMOSトランジスタである。
図6から図13は、半導体装置1aの各製造工程を示した図である。なお、各図においては左側にLVNMOS(第2MOSトランジスタ)を形成し、右側にHVNMOS(第1MOSトランジスタ)を形成する場合を示している。なお、LVNMOSは、図4におけるZ−Z´断面(ゲート幅方向に直交する断面)を示しており、HVNMOSは、図1におけるY−Y´断面(ゲート幅方向に平行な断面)を示している。図6から図13の各工程では、それぞれ第1工程から第8工程の各工程を示している。
次に、本発明の第2実施形態に係る半導体装置、及びその製造方法について説明する。
本実施形態では、第1実施形態と異なる方法でしきい値電圧の低下を抑制する場合について説明する。以下、本実施形態に係る半導体装置、及びその製造方法について、第1実施形態と異なる点について主に説明する。
図18から図25は、半導体装置1bの各製造工程を示した図である。なお、各図においては左側にLVNMOSを形成し、右側にHVNMOSを形成する場合を示している。図18から図25の各工程では、第1工程から第8工程の各工程を示している。
1b :半導体装置
A1 :第1領域
A2 :第2領域
AI1 :第1注入領域
AI2 :第2注入領域
G :ゲート電極
Ga :ゲート電極
Gox :シリコン酸化膜
L :ゲート長
L1 :レジストパターン
L2 :レジストパターン
L3 :レジストパターン
L4 :レジストパターン
L6 :レジストパターン
S :スペース領域
SD :ソースドレイン
SDa :ソースドレイン
SW :サイドウォール
W :ゲート幅
Claims (12)
- 極性が等しい第1MOSトランジスタと第2MOSトランジスタが混載された半導体装置であって、
前記第1MOSトランジスタは、ポリシリコンのゲート電極を備えており、
前記第1MOSトランジスタのゲート電極は、ゲート幅の端部を通過する積層方向の延長線を通過するようにそれぞれの端部に対応して設けられた第1領域と、前記第1領域以外の第2領域とを有し、
前記第2領域は、ソースドレインと同極性の不純物が導入されており、
前記第1領域は、前記第2領域の不純物と反対極性の不純物が導入されており、
前記第2MOSトランジスタは、ソースドレインと同極性の不純物が導入されたポリシリコンのゲート電極を備えており、
前記第2領域の不純物の濃度は、前記第2MOSトランジスタのゲート電極の不純物の濃度よりも低い半導体装置。 - 前記第1MOSトランジスタは、高電圧MOS構造であり、前記第2MOSトランジスタは、低電圧MOS構造である請求項1に記載の半導体装置。
- 前記第1MOSトランジスタ及び前記第2MOSトランジスタは、N型のMOS構造である請求項1または2に記載の半導体装置。
- 前記第2MOSトランジスタは、ゲートエッチング工程前において、ゲート電極のポリシリコンにソースドレインと同極性の不純物がプレドープされており、
前記第1MOSトランジスタは、ゲートエッチング工程前において、ゲート電極のポリシリコンにソースドレインと同極性の不純物がプレドープされていない請求項1から3のいずれか1項に記載の半導体装置。 - 前記第1MOSトランジスタは、P型のMOS構造のゲート電極とN型のMOS構造のゲート電極とがカップリングした構造でない請求項1に記載の半導体装置。
- MOSトランジスタが搭載された半導体装置であって、
前記MOSトランジスタは、ポリシリコンのゲート電極を備えており、
前記MOSトランジスタのゲート電極は、ゲート幅の端部を通過する積層方向の延長線を通過するようにそれぞれの端部に対応して設けられた第1領域と、前記第1領域以外の第2領域とを有し、
前記第2領域は、ソースドレインと同極性の不純物が導入されており、
前記第1領域は、前記第2領域の不純物と反対極性の不純物が導入されており、
ゲートエッチング工程前に行われ、ゲート電極のポリシリコンにソースドレインと同極性の不純物をドープするプレドープ工程において前記第1領域に対応する第1注入領域をマスクし、ゲートエッチング工程後に行われ、前記プレドープ工程でドープした不純物と逆極性の不純物をドープする逆極性インプランテーション工程において前記第2領域に対応し前記第1注入領域に接する第2注入領域をマスクして製造された半導体装置のゲート電極と比較して、前記MOSトランジスタのゲート電極は、前記第1領域への前記第2領域の不純物の拡散量が少ない半導体装置。 - 前記MOSトランジスタは、N型の高電圧MOS構造である請求項6に記載の半導体装置。
- 前記MOSトランジスタは、前記プレドープ工程におけるゲート電極をマスクする範囲が前記第1領域に対応する前記第1注入領域よりも広く設定されている請求項6または7に記載の半導体装置。
- 前記MOSトランジスタは、ソースドレイン領域に不純物をドープするソースドレイン形成工程前において、前記第1領域に対応する前記第1注入領域においてドープされた不純物と、前記第2領域に対応する前記第2注入領域においてドープされた不純物との間に所定の間隔が空いている請求項6から8のいずれか1項に記載の半導体装置。
- シリコン基板の表面にポリシリコンを形成するポリシリコン形成工程と、
ゲート幅の端部を通過する積層方向の延長線を通過するようにそれぞれの端部に対応して設けられた第1注入領域よりも広い範囲がマスクされた状態で、前記ポリシリコンに対してソースドレインと同極性の不純物をドープするプレドープ工程と、
前記ポリシリコンをエッチングしてゲート電極を形成するゲートエッチング工程と、
エッチングされた前記ゲート電極に対して前記第1注入領域以外の領域である第2注入領域をマスクした状態で、前記第1注入領域に前記プレドープ工程でドープした不純物と逆極性の不純物をドープする逆極性インプランテーション工程と、
を有する半導体装置の製造方法。 - 前記第1注入領域をマスクした状態で、前記第2注入領域に対してソースドレインと同極性の不純物をドープするソースドレイン形成工程を有する請求項10に記載の半導体装置の製造方法。
- 前記ソースドレイン形成工程の後に行われ、前記シリコン基板をアニールするアニール工程を有する請求項11に記載の半導体装置の製造方法。
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---|---|---|---|---|
JPH0778975A (ja) * | 1993-09-08 | 1995-03-20 | Fujitsu Ltd | 絶縁ゲート型電界効果トランジスタ |
JP2000101084A (ja) * | 1998-09-18 | 2000-04-07 | Internatl Business Mach Corp <Ibm> | 空乏ポリシリコン・エッジ型mosfet構造及び方法 |
JP2001156290A (ja) * | 1999-11-30 | 2001-06-08 | Nec Corp | 半導体装置 |
JP2001217412A (ja) * | 2000-01-27 | 2001-08-10 | Hyundai Electronics Ind Co Ltd | 半導体素子及びその製造方法 |
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JPH0778975A (ja) * | 1993-09-08 | 1995-03-20 | Fujitsu Ltd | 絶縁ゲート型電界効果トランジスタ |
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