CN111599808B - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN111599808B
CN111599808B CN202010462021.0A CN202010462021A CN111599808B CN 111599808 B CN111599808 B CN 111599808B CN 202010462021 A CN202010462021 A CN 202010462021A CN 111599808 B CN111599808 B CN 111599808B
Authority
CN
China
Prior art keywords
region
mos transistor
impurity
gate electrode
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010462021.0A
Other languages
English (en)
Other versions
CN111599808A (zh
Inventor
夏目秀隆
田矢真敏
金起準
崔助凤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nexchip Semiconductor Corp
Original Assignee
Nexchip Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nexchip Semiconductor Corp filed Critical Nexchip Semiconductor Corp
Priority to CN202010462021.0A priority Critical patent/CN111599808B/zh
Publication of CN111599808A publication Critical patent/CN111599808A/zh
Application granted granted Critical
Publication of CN111599808B publication Critical patent/CN111599808B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明的目的在于提供一种能够抑制阈值电压降低的半导体装置及其制造方法。一种半导体装置，其设有极性相同的第一MOS晶体管(HVNMOS)和第二MOS晶体管(LVNMOS)，第一MOS晶体管包括多晶硅的栅极电极，第一MOS晶体管的栅极电极具有以使从栅极宽度W的端部通过的层叠方向的延长线通过的方式与各端部对应地设置的第一区域和第一区域以外的第二区域，第二区域被掺入极性与源漏电极相同的杂质，第一区域被掺入极性与第二区域的杂质相反的杂质，第二MOS晶体管包括被掺入了极性与源漏电极相同的杂质的多晶硅的栅极电极，第二区域的杂质的浓度比第二MOS晶体管的栅极电极的杂质的浓度低。本发明起到能够抑制阈值电压降低效果。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置及其制造方法。
背景技术
在集成电路中已有使用MOS构造的半导体，MOS晶体管中，在形成源漏电极的工序中例如掺入N型杂质，N型杂质也被注入栅极的多晶硅。
MOS型晶体管中，在与连接源极及漏极的直线垂直的方向上定义栅极宽度，但是发现了在栅极宽度上的端部电场局部升高、阈值电压降低的扭折(kink)现象(驼峰现象)。
为了改善扭折现象，例如提出了向栅极中的靠近栅极宽度上的端部的位置掺入极性与栅极的其他区域相反的杂质的技术(例如专利文献1：美国专利第5998848号说明书)等。
另一方面，为了提高MOS晶体管的特性，提出了向栅极的多晶硅注入N型杂质的技术(专利文献2：美国专利申请公开第2009/0096031号说明书)。在专利文献2中，对通过蚀刻形成电极之前的栅极注入N型杂质。
在如专利文献2那样对栅极注入N型杂质、如专利文献1那样形成极性相反的区域的情况下，在栅极形成N型区域和P型区域(靠近栅极宽度的端部)。但是，存在N型杂质向P型区域扩散的情况。扩散例如发生在退火工序中。在像这样发生扩散的情况下，存在所形成的P型区域不足够大的可能性。如果P型区域变狭小，则存在发生阈值电压降低的情况。
发明内容
本发明是鉴于上述情况而完成的，其目的在于提供一种能够抑制阈值电压降低的半导体装置及其制造方法。
本发明的一方式提供一种半导体装置，其是混合设置有极性相同的第一MOS晶体管和第二MOS晶体管的半导体装置，所述第一MOS晶体管包括多晶硅的栅极电极、以及源漏电极，所述第一MOS晶体管的栅极电极具有第一区域和所述第一区域以外的第二区域，所述第二区域的极性与所述源漏电极的极性相同，所述第一区域的极性不同于所述第二区域的极性，所述第二MOS晶体管包括被掺入极性与源漏电极相同的杂质的多晶硅的栅极电极，所述第二区域的杂质的浓度比所述第二MOS晶体管的栅极电极的杂质的浓度低。所述第一区域设置于栅极电极宽度的端部通过的层叠方向的延长线上，且与所述栅极电极宽度的各端部对应地设置。
根据如上所述的结构，半导体装置混合设置有极性相同的第一MOS晶体管和第二MOS晶体管，第一MOS晶体管的栅极电极具有第一区域和第一区域以外的第二区域，第二MOS晶体管包括极性相同的多晶硅的栅极电极与源漏电极。而且，所述第二MOS晶体管的栅极电极的杂质浓度高于所述第二区域的杂质浓度。因此，能够抑制第一区域因第二区域的杂质的扩散而变得狭小。因此，能够抑制第一MOS晶体管的阈值电压降低。所述第一区域是设置于栅极宽度的端部通过的层叠方向的延长线上，且与所述栅极宽度的各端部对应地设置。
在上述半导体装置中，也可以是，所述第一MOS晶体管是高电压MOS构造，所述第二MOS晶体管是低电压MOS构造。
根据如上所述的结构，即使在混合设置高电压MOS构造的第一MOS晶体管和低电压MOS构造的第二MOS晶体管的情况下，也能够抑制第一MOS晶体管的阈值电压降低。
在上述半导体装置中，也可以是，所述第一MOS晶体管及所述第二MOS晶体管是N型MOS构造。
根据如上所述的结构，能够抑制N型MOS构造的第一MOS晶体管的阈值电压降低。
在上述半导体装置中，也可以是，所述第二MOS晶体管中，在栅极蚀刻工序前向栅极电极的多晶硅预掺入极性与源漏电极相同的杂质，所述第一MOS晶体管中，在栅极蚀刻工序前向栅极电极的多晶硅预掺入极性不同于所述源漏电极杂质。
根据如上所述的结构，第二MOS晶体管中，在栅极蚀刻工序前向栅极电极的多晶硅预掺入极性与源漏电极相同的杂质，另一方面，第一MOS晶体管中，在栅极蚀刻工序前向栅极电极的多晶硅预掺入极性不同于所述源漏电极杂质，因此能够有效地使第二区域的杂质的浓度比第二MOS晶体管的栅极电极的杂质的浓度低，从而抑制阈值电压降低。
在上述半导体装置中，也可以是，所述第一MOS晶体管并非由P型MOS构造的栅极电极和N型MOS构造的栅极电极耦合构造而成。
根据如上所述的结构，能够以非耦合构造的MOS晶体管为对象。
本发明的另一方式提供一种半导体装置，其是设置有MOS晶体管的半导体装置，所述MOS晶体管包括多晶硅的栅极电极，所述MOS晶体管的栅极电极具有第一区域和所述第一区域以外的第二区域，所述第二区域的极性与所述源漏电极的极性相同，所述第一区域的杂质机极性不同于所述第二区域的杂质极性，所述第一区域是设置于栅极宽度的端部通过的层叠方向的延长线上，且与所述栅极宽度的各端部对应地设置。与通过下述方式制造出的半导体装置的栅极电极相比，所述MOS晶体管的栅极电极中所述第二区域向所述第一区域的杂质的扩散量较少：该半导体装置是在栅极蚀刻工序前进行的、向栅极电极的多晶硅掺入极性与源漏电极相同的杂质的预掺杂工序中将与所述第一区域对应的第一注入区域遮蔽，在栅极蚀刻工序之后进行的、掺入极性与通过所述预掺杂工序掺入的杂质相反的杂质的逆极性注入工序中将与所述第二区域对应且与所述第一注入区域相接的第二注入区域遮蔽而制造出。
根据如上所述的结构，与参考例相比，MOS晶体管的栅极电极中，能够使第二区域向第一区域的杂质的扩散量较少，因此能够抑制第一区域的狭小化，从而有效地抑制阈值电压降低。此外，参考例是指通过如下方式制造出的半导体装置的栅极电极：在栅极蚀刻工序前进行的、向栅极电极的多晶硅掺入极性与源漏电极相同的杂质的预掺杂工序中将与第一区域对应的第一注入区域遮蔽，在栅极蚀刻工序之后进行的、掺入极性与通过预掺杂工序掺入的杂质相反的杂质的逆极性注入工序中将与第二区域对应且与第一注入区域相接的第二注入区域遮蔽。
在上述半导体装置中，所述MOS晶体管也可以是N型高电压MOS构造。
根据如上所述的结构，能够抑制N型高电压MOS构造的晶体管的阈值电压降低。
在上述半导体装置中，也可以是，MOS晶体管中，预掺杂工序中的将栅极电极遮蔽的范围设定得比与第一区域对应的第一注入区域大。
根据如上所述的结构，预掺杂工序中的将栅极电极遮蔽的范围设定得比与第一区域对应的第一注入区域大，因此能够更有效地减少第二区域向第一区域的杂质的扩散量，从而抑制阈值电压降低。
在上述半导体装置中，也可以是，所述MOS晶体管中，在向源漏电极区域掺入杂质的源漏电极形成工序前，在与所述第一区域对应的所述第一注入区域内掺入杂质，以及所述第二区域对应的所述第二注入区域内掺入的杂质之间，隔开一预设间隔。
根据如上所述的结构，在源漏电极形成工序前，在第一注入区域内掺入的杂质，以及第二注入区域内掺入的杂质之间隔开一预设间隔，因此能够使第二区域向第一区域的杂质的扩散量减少，从而抑制阈值电压降低。
本发明提供的一种半导体装置的制造方法，还包括：制备第一MOS晶体管，所述第一MOS晶体管包括多晶硅的栅极电极、以及源漏电极；所述第一MOS晶体管的栅极电极包括第一区域以及所述第一区域以外的第二区域，所述第一区域设置于栅极电极宽度的端部通过层叠方向的延长线上，所述第一区域与所述栅极电极宽度的各端部对应设置，所述第二区域的极性与所述源漏电极的极性相同，所述第一区域的极性不同于所述第二区域的极性；所述第一MOS晶体管中，在栅极蚀刻工序前向栅极电极的多晶硅预掺入极性不同于所述源漏电极杂质；
制备与所述第一MOS晶体管极性相同的第二MOS晶体管，所述第二MOS晶体管包括极性相同的多晶硅的栅极电极与源漏电极，所述第二MOS晶体管的栅极电极的杂质浓度高于所述第二区域的杂质浓度；所述第二MOS晶体管中，在栅极蚀刻工序前向栅极电极的多晶硅预掺入极性与所述源漏电极相同的杂质。
本发明的又一方式提供一种半导体装置的制造方法，包括：在硅衬底的表面形成多晶硅层及源漏电极；在所述多晶硅层中设有第一注入区域及所述第一注入区域以外的第二注入区域；在比第一注入区域大的范围被遮蔽的状态下，对所述多晶硅层掺入极性与源漏电极相同的第一杂质；对所述多晶硅层进行蚀刻形成栅极电极；在第二注入区域被遮蔽的状态下，向所述第一注入区域掺入与所述第一杂质极性相反的第二杂质；所述第一注入区域形成第一区域，所述第二注入区域形成第二区域；所述第一区域设置于栅极电极宽度的端部通过层叠方向的延长线上，所述第一区域与所述栅极电极宽度的各端部对应设置，所述第二区域的极性与所述源漏电极的极性相同，所述第一区域的极性不同于所述第二区域的极性。
在预掺杂工序中，在第一注入区域大的范围被遮蔽的状态下，对多晶硅掺入极性与源漏电极相同的杂质，在逆极性注入工序中，针对蚀刻后得到的栅极电极，在将作为第一注入区域以外的区域的第二注入区域遮蔽的状态下，向第一注入区域掺入极性与通过预掺杂工序掺入的杂质相反的杂质。因此，在第一注入区域内掺入的杂质和第二注入区域内掺入的杂质之间隔开预设间隔，因此能够抑制第一区域的狭小化，从而抑制阈值电压降低抑制。
在上述半导体装置的制造方法中，也可以是，还包括在将第一注入区域遮蔽的状态下对第二注入区域掺入极性与源漏电极相同的杂质的源漏电极形成工序。
根据如上所述的结构，在源漏电极形成工序中，能够阻止杂质向第一注入区域掺入。
在上述半导体装置的制造方法中，也可以是，还包括在源漏电极形成工序之后进行的、对硅衬底进行退火工序。
根据如上所述的结构，能够通过对掺入杂质的硅衬底进行退火而使其活化。
发明效果
根据本发明，起到能够抑制阈值电压降低的效果。
附图说明
图1是本发明的第一实施方式涉及的半导体装置的俯视图的一个例子。
图2是本发明的第一实施方式涉及的半导体装置的X－X′截面图的一个例子。
图3是本发明的第一实施方式涉及的半导体装置的Y－Y′截面图的一个例子。
图4是本发明的第一实施方式涉及的LVNMOS的俯视图的一个例子。
图5是本发明的第一实施方式涉及的LVNMOS的Z－Z′截面图的一个例子。
图6是表示本发明的第一实施方式涉及的半导体装置的制造方法的第一工序的图的一个例子。
图7是表示本发明的第一实施方式涉及的半导体装置的制造方法的第二工序的图的一个例子。
图8是表示本发明的第一实施方式涉及的半导体装置的制造方法的第三工序的图的一个例子。
图9是表示本发明的第一实施方式涉及的半导体装置的制造方法的第四工序的图的一个例子。
图10是表示本发明的第一实施方式涉及的半导体装置的制造方法的第五工序的图的一个例子。
图11是表示本发明的第一实施方式涉及的半导体装置的制造方法的第六工序的图的一个例子。
图12是表示本发明的第一实施方式涉及的半导体装置的制造方法的第七工序的图的一个例子。
图13是表示本发明的第一实施方式涉及的半导体装置的制造方法的第八工序的图的一个例子。
图14是说明本发明的第一实施方式涉及的半导体装置的效果的图的一个例子。
图15是本发明的第二实施方式涉及的半导体装置的俯视图的一个例子。
图16是本发明的第二实施方式涉及的半导体装置的X－X′截面图的一个例子。
图17是本发明的第二实施方式涉及的半导体装置的Y－Y′截面图的一个例子。
图18是表示本发明的第二实施方式涉及的半导体装置的制造方法的第一工序的图的一个例子。
图19是表示本发明的第二实施方式涉及的半导体装置的制造方法的第二工序的图的一个例子。
图20是表示本发明的第二实施方式涉及的半导体装置的制造方法的第三工序的图的一个例子。
图21是表示本发明的第二实施方式涉及的半导体装置的制造方法的第四工序的图的一个例子。
图22是表示本发明的第二实施方式涉及的半导体装置的制造方法的第五工序的图的一个例子。
图23是表示本发明的第二实施方式涉及的半导体装置的制造方法的第六工序的图的一个例子。
图24是表示本发明的第二实施方式涉及的半导体装置的制造方法的第七工序的图的一个例子。
图25是表示本发明的第二实施方式涉及的半导体装置的制造方法的第八工序的图的一个例子。
图26是表示参考例的制造方法的第三工序的图的一个例子。
图27是表示参考例涉及的半导体装置的栅极中的杂质分布状态的图的一个例子。
图28是表示本发明的第二实施方式涉及的半导体装置的栅极中的杂质分布状态的图的一个例子。
附图标记说明
1a 半导体装置
1b 半导体装置
A1 第一区域
A2 第二区域
AI1 第一注入区域
AI2 第二注入区域
G 栅极电极
Ga 栅极电极
Gox 硅氧化膜
L 栅极长度
L1 抗蚀图案
L2 抗蚀图案
L3 抗蚀图案
L4 抗蚀图案
L6 抗蚀图案
S 隔离区域
SD 源漏电极
SDa 源漏电极
SW 侧壁
W 栅极宽度
具体实施方式
(第一实施方式)
以下，参照附图，对本发明涉及的半导体装置及其制造方法的第一实施方式进行说明。
图1是半导体装置1a的俯视图(Top View)。图2是半导体装置1a的X－X′截面图。图3是半导体装置1a的Y－Y′截面图。如图1-图3所示，本实施方式涉及的半导体装置1a具有P型衬底、P阱(HVPWELL)、LDD、源漏电极SD、栅极电极G、STI、和活性区域(Active Area)AA。此外，在图1-图3中，在栅极电极G中表示有示出杂质的注入区域的第一注入区域AI1和第二注入区域AI2。在本实施方式中，作为第一MOS晶体管包括多晶硅的栅极电极、以及源漏电极，以HVNMOS(高电压的NMOS)为例进行说明，但是也可以采用其他构造的MOS。HVNMOS是被分类为工作电压为大致18V以上的高电压的MOS晶体管。
在P型衬底，通过形成后述的阱等来形成MOS构造的晶体管。
P阱是设置在相对于P型衬底的上侧，通过对硅衬底的表面掺入杂质来形成阱，例如通过掺入硼等P型杂质来形成P阱。
LDD是杂质浓度与源漏电极SD相比较低的区域。此外，LDD的杂质的极性与源漏电极SD相同。LDD可抑制热载流子的产生，抑制阈值电压变化或电源耐压劣化等。
源漏电极SD是通过向晶体管上对应于源漏电极SD的区域中掺入杂质来形成。例如，通过掺入N型杂质，来形成N型源漏电极SD。
栅极电极G是由多晶硅的栅极电极G构成，在栅极电极G上，对应地设定有栅极长度L和栅极宽度W。栅极电极G在退火工序后形成第一区域A1和第二区域A2。第一区域A1及第二区域A2通过分别向对应的第一注入区域AI1及第二注入区域AI2掺入杂质来形成。存在向第一注入区域AI1或第二注入区域AI2掺入的杂质因退火工序而扩散的情况，微观上第一区域A1和第一注入区域AI1(或第二区域A2和第二注入区域AI2)不相同。因此，在以下的说明中，将被掺入杂质的区域称为第一注入区域AI1或第二注入区域AI2，将退火工序后的对应的区域作为第一区域A1及第二区域A2进行说明。
第一区域A1被掺入极性与第二区域A2的杂质相反的杂质。如后述那样，第二区域A2由N型杂质构成，因此第一区域A1由P型杂质构成。如后述那样，第一区域A1通过向第一注入区域AI1掺入杂质来形成。
另外，第一区域A1是设置于栅极宽度W的端部通过的层叠方向的延长线上，且与各端部对应地设置。具体而言，在与通过源极和漏极的直线正交的方向(栅极宽度方向)上定义了栅极宽度W。而且，如图3所示，栅极宽度W为在栅极电极G的正下方的P阱中由STI夹着的宽度。因此，以STI与P阱的边界作为端部，来定义栅极宽度W。并且，虚拟地设想从栅极宽度W的端部通过的层叠方向的延长线的话，在栅极电极G中，在该延长线通过的位置定义第一区域A1。具体而言，第一区域A1以使该延长线通过的方式设置在栅极电极G。这样，在栅极电极G中，第一区域A1是设置在靠近栅极宽度W的端部的位置。此外，对于第一注入区域AI1，也同样地设定于延长线通过的位置。
第二区域A2被掺入极性与源漏电极SD相同的杂质。具体而言，第二区域A2由N型杂质构成。而且，第二区域A2在栅极电极G中为第一区域A1以外的区域。如后述那样，第二区域A2通过向第二注入区域AI2掺入杂质来形成。
此外，栅极电极G不是由P型MOS构造的栅极电极G和N型MOS构造的栅极电极G耦合而得到的构造。即，本实施方式中的HVNMOS(第一MOS晶体管)不是耦合构造。
STI例如通过利用CVD法用硅氧化膜将槽填充来形成。
在半导体装置1a，除了如上所述的HVNMOS(第一MOS晶体管)以外，还混合设置有MOS构造的晶体管(第二MOS晶体管)。
其他的MOS构造的晶体管例如是图4及图5所示的LVNMOS(低电压的NMOS)。图4是LVNMOS的俯视图(Top View)。图5是LVNMOS的Z－Z′截面图。LVNMOS是被分类为工作电压为大致4V以下的低电压的MOS晶体管。如图4及图5所示，LVNMOS具有P型衬底、P阱(LVPWELL)、LDDa(外延)、源漏电极SDa、栅极电极Ga、STI、和活性区域(Active Area)AAa。特别是，栅极电极Ga被摻入极性与源漏电极SDa相同的杂质。此外，在LVNMOS中，图4的俯视图的LDDa与从活性区域AAa除去栅极电极Ga后的区域的重复区域构成了图5的截面图中的LDDa。并且，图4的俯视图中的源漏电极SDa与从活性区域AAa除去栅极电极Ga后的区域的重复区域、且为侧壁SW之下以外的区域构成了图5的截面图中的源漏电极SDa。即，截面图中的LDDa在俯视图中被观察时形成于活性区域AAa内且栅极电极Ga以外，截面图中的源漏电极SDa在俯视图中被观察时形成于活性区域AAa内且栅极电极Ga及侧壁SW以外。
HVNMOS和LVNMOS形成在相同的P型衬底。如后述那样，不通过预掺杂在栅极电极G的蚀刻前向HVNMOS进行杂质掺入。因此，在HVNMOS中，能够抑制因第二区域A2的杂质扩散而导致的第一区域A1的狭小化，从而抑制阈值电压降低。
换言之，未通过预掺杂向HVNMOS(第二区域A2)掺入杂质，因此第二区域A2的杂质浓度比LVNMOS的栅极电极Ga的杂质浓度低。
接着，参照附图，对本实施方式中的半导体装置1a的制造方法(工艺流程)的一例进行说明。
图6至图13是表示半导体装置1a的各制造工序的图。此外，各图中示出了在左侧形成LVNMOS(第二MOS晶体管)、在右侧形成HVNMOS(第一MOS晶体管)的情况。此外，LVNMOS示出了图4中的Z－Z′截面(与栅极宽度方向正交的截面)，HVNMOS示出了图1中的Y－Y′截面(与栅极宽度方向平行的截面)。在图6至图13的各工序中，分别示出了第一工序至第八工序中的各工序。
在图6的第一工序中，通过在硅衬底上的未形成STI的部分形成抗蚀图案并进行蚀刻处理来挖掘凹槽(沟槽)。在凹槽的形成结束时，将抗蚀图案除去。然后，使用CVD法等形成硅氧化膜，将所形成的凹槽填充。形成在槽中的硅氧化膜成为STI。然后，对硅衬底的表面进行研磨等，仅在凹槽中残留硅氧化膜，並将其他硅氧化膜除去。
另外，在第一工序中，对硅衬底的表面掺入杂质，以形成阱。例如通过掺入硼等杂质来形成P阱。具体而言，相对于LVNMOS形成LVPWELL，相对于HVNMOS形成HVPWELL。
另外，在第一工序中，在硅衬底的表面形成硅氧化膜(绝缘膜)Gox。HVNMOS的至少一侧是高电压规格，因此HVNMOS的至少一侧的硅氧化膜Gox可形成有较厚的厚度。
在图7的第二工序(多晶硅形成工序)中，在硅氧化膜Gox之上形成栅极电极G的多晶硅Poly。这样，在硅衬底的表面形成多晶硅Poly。
图8的第三工序是预掺杂工序。预掺杂是指在栅极蚀刻的前一阶段向多晶硅掺入杂质的工序。掺入的杂质是极性与源漏电极SD相同的杂质。即，在NMOS的情况下掺入N型杂质。在预掺杂工序中，注入条件例如是磷(P)为1×1015[atoms/cm2]以上6×1015[atoms/cm2]以下程度。这样，由于在预掺杂工序中掺入的杂质是磷，所以如后述那样在退火工序中会发生扩散。
在预掺杂工序中，针对HVNMOS的杂质的掺入被阻碍。即，针对HVNMOS形成抗蚀图案L1，用于预掺杂的杂质不向HVNMOS的多晶硅掺入。也就是说，在预掺杂工序中，与砷相比扩散系数较高的(热导致扩散距离较大)杂质的掺入被阻碍。另一方面，对LVNMOS掺入用于预掺杂的杂质。
图9的第四工序是栅极蚀刻工序。即，基于栅极设计值(设计尺寸)，对在硅衬底的表面形成的多晶硅进行蚀刻，成形出栅极电极G。
在图10的第五工序中，针对LVNMOS形成外延(低浓度杂质漏极)LDDa。具体而言，注入磷或砷等杂质，形成NLDD。
另外，在第五工序中，针对栅极电极G还形成侧壁SW。
在图11的第六工序(逆极性注入工序)中，对与第一区域A1对应的第一注入区域AI1掺入杂质。在第六工序中，LVNMOS被抗蚀图案L2遮蔽。另外，关于HVNMOS，形成第一区域A1的第一注入区域AI1以外的区域也被抗蚀图案L2遮蔽。在这样的遮蔽状态下，对第一注入区域AI1掺入P型杂质。由此，向HVNMOS的栅极电极G中的第一注入区域AI1注入P型杂质，在退火工序之后成为第一区域A1。在逆极性注入工序(注入工序)中，注入条件例如是硼(或二氟化硼)为1×1015[atoms/cm2]以上5×1015[atoms/cm2]以下程度。
在图12的第七工序(源漏电极形成工序)中形成源漏电极SD。具体而言，通过注入N型杂质来形成源漏电极SD。向作为HVNMOS的第一注入区域AI1以外的区域的LVNMOS的栅极电极Ga或HVNMOS的栅极电极G的第二注入区域AI2等掺入N型杂质。在源漏电极形成工序中，注入条件例如是砷(As)为1×1015[atoms/cm2]以上5×1015[atoms/cm2]以下程度。
在图13的第八工序中，在源漏电极形成工序之后进行，对硅衬底进行退火(退火工序)。这样，通过进行退火，使硅衬底活化及稳定化。
这样，制造出半导体装置1a。此外，上述的各工序是一例，不限定于通过各工序进行制造的情况。
通过如上述那样进行各工序，如图1所示那样形成HVNMOS。这里，HVNMOS在预掺杂的工序中未进行杂质(P)的注入。因此，能够抑制在退火工序中第二注入区域AI2的N型杂质(预掺杂工序中的杂质)也向第一注入区域AI1扩散侵入而导致第一区域A1在栅极宽度方向(与通过源极和漏极的直线垂直的方向)上缩小。因此，能够将第一区域A1的大小尺寸设定得足够大，从而抑制阈值的降低减少。此外，在源漏电极形成工序中掺入的砷与磷相比其扩散量较小。换言之，与砷相比，磷的扩散系数较高。因此，向HVNMOS的栅极电极G的第二注入区域AI2掺入作为N型杂质的砷，即使进行退火工序，向第一注入区域AI1的扩散侵入也较少。
接着，参照附图对本实施方式中的半导体装置1a的效果进行说明。图14是表示漏极电流－栅极电压特性(Id－Vg曲线)的图。图14以在预掺杂中向HVNMOS掺入杂质的情况作为参考例。在图14中，将参考例的特性示为Pex，将本实施方式的HVNMOS的特性示为P1。而且，阈值被定义为用于获得规定的漏极电流的栅极电压，因此，在图14中，将规定的漏极电流示为I1，将与Pex对应的阈值电压示为Ve，将与P1对应的阈值电压示为V1。
在参考例中，如作为Pex所表示的那样，发生扭折现象而导致的阈值电压(图14的Ve)降低。这是由于预掺入的杂质向第一区域A1侵入而使第一区域A1变得狭小化。与此相对，在本实施方式的HVNMOS中，扭折现象被抑制，阈值电压(图14的V1)的降低得到改善。因此，作为HVNMOS可设定适当的阈值。
如以上说明的那样，根据本实施方式涉及的半导体装置及其制造方法，混合设置有极性相同的HVNMOS和LVNMOS，HVNMOS的栅极电极Ga具有第一区域A1和第一区域A1以外的第二区域A2，第一区域A1是设置于从栅极宽度W的端部通过的层叠方向的延长线上，并与各端部对应地设置的。LVNMOS包括被掺入极性与源漏电极SD相同的杂质的多晶硅的栅极电极Ga。而且，第二区域A2的杂质浓度比LVNMOS的栅极电极Ga的杂质浓度低。因此，能够抑制第一区域A1因第二区域A2的杂质的扩散而变得狭小。因此，能够抑制HVNMOS的阈值电压降低。
(第二实施方式)
接着，对本发明的第二实施方式涉及的半导体装置及其制造方法进行说明。
在本实施方式中，对用与第一实施方式不同的方法抑制阈值电压降低的情况进行说明。以下，对于本实施方式涉及的半导体装置及其制造方法，主要针对与第一实施方式不同的点进行说明。
图15是半导体装置1b的俯视图。图16是图15的半导体装置1b的X－X′截面图。图17是图15的半导体装置1b的Y－Y′截面图。此外，本实施方式中的半导体装置1b(HVNMOS)的结构与第一实施方式的HVNMOS的结构基本相同。如图15－图17所示，与第一实施方式同样，具有P型衬底、P阱(HVPWELL)、LDD、源漏电极SD、栅极电极G、STI、和活性区域(ActiveArea)AA。并且，在图15－图17中，在栅极电极G中表示有示出杂质的注入区域的第一注入区域AI1和第二注入区域AI2。如后述那样，在本实施方式中，在第一注入区域AI1中注入的杂质与预掺杂工序中在第二注入区域AI2中注入的杂质之间设置有隔离(图15的S)。在本实施方式中，以HVNMOS(高电压的NMOS构造)为例进行说明，但是也可以采用其他构造的MOS。
栅极电极G在退火工序后形成第一区域A1和第二区域A2。第一区域A1和第二区域A2通过向各自对应的第一注入区域AI1及第二注入区域AI2掺入杂质而形成。向第二注入区域AI2掺入有作为极性与源漏电极SD相同的杂质的N型杂质。向第一注入区域AI1掺入有极性与第二注入区域AI2相反的杂质。
在栅极电极G中被注入的杂质在退火工序中发生扩散。特别是，在预掺杂中被掺入的N型杂质的浓度较高，在退火工序中发生扩散。即，第二注入区域AI2中的N型杂质向第一注入区域AI1侧发生扩散。扩散量较多时，也可能存在第一区域A1变得狭小而阈值电压降低的可能性。因此，对于向第一注入区域AI1及第二注入区域AI2掺入的杂质，需考虑该杂质的扩散来设定该杂质的注入范围。
具体而言，预掺杂工序中的将栅极电极G遮蔽的范围比第一注入区域AI1设定得大。由此，在源漏电极形成工序前(即退火工序前)，在第一注入区域AI1中被掺入的杂质和第二注入区域AI2中被掺入的杂质之间隔开预设间隔(隔离区域S)。由此，即使进行退火，也能够抑制第二注入区域AI2中的N型杂质向第一注入区域AI1扩散。
即，本实施方式中的HVNMOS的栅极电极G与利用参考例(详细情况后述)的工艺进行制造的情况相比，第二区域A2向第一区域A1的杂质的扩散量较少。
参考例是指预掺杂中的杂质的注入范围和逆极性注入工序中的杂质的注入范围相接的情况。具体而言，参考例是指如下情况：在栅极蚀刻工序前进行的、向栅极电极的多晶硅掺入极性与源漏电极相同的杂质的预掺杂工序中将第一注入区域AI1遮蔽，在栅极蚀刻工序之后进行的、掺入极性与通过预掺杂工序掺入的杂质相反的杂质的逆极性注入工序中将与第一注入区域AI1相接的第二注入区域AI2遮蔽来进行制造。此外，本实施方式中的半导体装置1b的制造方法(工艺流程)和参考例中的半导体的制造方法进行相同的各工序(遮蔽不同)，各工序中的注入条件(杂质注入条件)相同。此外，注入条件是指进行注入的杂质的浓度条件。
这样，能够抑制向第一区域A1扩散的极性相反的杂质的扩散量，因此能够抑制第一区域A1变得狭小。通过适当地形成第一区域A1，来抑制阈值电压降低。
STI例如通过利用CVD法用硅氧化膜将凹槽填充来形成。
在半导体装置1b，除了如上所述的HVNMOS(第一MOS晶体管)以外，也可以混合设置有MOS构造的晶体管(第二MOS晶体管)。具体而言，可以在半导体装置1b上混合设置图4－图5所示的LVNMOS。
接着，参照附图对本实施方式中的半导体装置1b的制造方法(工艺流程)的一例进行说明。
图18至图25是表示半导体装置1b的各制造工序的图。此外，各图中示出了在左侧形成LVNMOS、在右侧形成HVNMOS的情况。在图18至图25的各工序中示出了第一工序至第八工序中的各工序。
在图18的第一工序中，在硅衬底上未形成STI的部分形成抗蚀图案，通过进行蚀刻处理来挖凹槽(沟槽)。在凹槽的形成结束时，将抗蚀图案除去。然后，使用CVD法等形成硅氧化膜，并填充所形成的凹槽。形成在槽中的硅氧化膜成为STI。然后，对硅衬底的表面进行研磨等，仅凹槽中残留硅氧化膜，将其他的硅氧化膜除去。
另外，在第一工序中，对硅衬底的表面掺入杂质来形成阱。例如通过掺入硼等杂质来形成P阱。具体而言，相对于LVNMOS形成LVPWELL，相对于HVNMOS形成HVPWELL。
另外，在第一工序中，在硅衬底的表面形成硅氧化膜(绝缘膜)Gox。HVNMOS一方是高电压规格，因此HVNMOS一方的硅氧化膜Gox形成得较厚。
在图19的第二工序(多晶硅形成工序)中，在硅氧化膜Gox之上形成栅极电极G的多晶硅Poly。这样，在硅衬底的表面形成多晶硅Poly。
图20的第三工序中是预掺杂工序。预掺杂是指在栅极蚀刻的前一阶段向多晶硅掺入杂质的工序。掺入的杂质是极性与源漏电极SD相同的杂质。即，在NMOS的情况下掺入N型杂质。在预掺杂工序中，注入条件例如是磷(P)为1×1015[atoms/cm2]以上6×1015[atoms/cm2]以下程度。这样，在预掺杂工序中掺入的杂质是磷，因此如后述那样在退火工序中会发生扩散。
在预掺杂工序中，在比第一注入区域AI1大的范围被抗蚀图案L4遮蔽的状态下，对多晶硅掺入极性与源漏电极SD相同的杂质。通过这样，在比第一注入区域AI1大的范围内未掺入杂质。换言之，在栅极电极G中，未向包含第一注入区域AI1在内的、从第一注入区域AI1起还在栅极宽度方向上具有规定的隔离区域S的区域(遮蔽范围)掺入预掺杂中的杂质。也就是说，在预掺杂工序中，与砷相比扩散系数较高的(热导致扩散距离较大)杂质以相对于第一注入区域隔开隔离区域S的方式被掺入。
在图21的第四工序中是栅极蚀刻工序。即，基于栅极设计值(设计尺寸)对在硅衬底的表面形成的多晶硅进行蚀刻，成形出栅极电极G。
在图22的第五工序中，相对于LVNMOS形成外延(低浓度杂质漏极)LDDa。具体而言，注入磷或砷等杂质来形成NLDD。
另外，在第五工序中，相对于栅极电极G还形成侧壁SW。
在图23的第六工序(逆极性注入工序)中，向第一注入区域AI1掺入杂质。在第六工序中，LVNMOS被抗蚀图案L2遮蔽。另外，关于HVNMOS，作为形成第一区域A1的第一注入区域AI1以外的区域的第二注入区域AI2被抗蚀图案L2遮蔽。在这样的遮蔽状态下，极性与通过预掺杂工序掺入的杂质相反的P型杂质被掺入。由此，向HVNMOS的栅极电极G中的第一注入区域AI1注入P型杂质，形成第一区域A1。在逆极性注入工序中，注入条件例如是硼(或二氟化硼)为1×1015[atoms/cm2]以上5×1015[atoms/cm2]以下程度。
像这样执行第六工序的话，成为向栅极电极G在预掺杂工序中注入N型杂质、在逆极性注入工序中注入P型杂质的状态。具体而言，通过逆极性注入工序，向第一注入区域AI1注入P型杂质，通过预掺杂工序，向第一注入区域AI1及隔离区域S以外的区域注入N型杂质。即，在源漏电极形成工序前的栅极电极G中，在第一注入区域AI1中掺入的杂质和第二注入区域AI2中掺入的杂质之间隔开预设间隔(隔离区域S)。
在图24的第七工序(源漏电极形成工序)中形成源漏电极SD。具体而言，通过注入N型杂质，形成源漏电极SD。此外，在HVNMOS中，以不会向第一注入区域AI1注入杂质的方式将第一注入区域AI1由抗蚀图案L3遮蔽。因此，向作为HVNMOS的第一注入区域AI1以外的区域的LVNMOS的栅极电极Ga或HVNMOS的栅极电极G的第二注入区域AI2等掺入作为极性与源漏电极SD相同的杂质的N型杂质。在源漏电极形成工序中，注入条件例如是砷(As)为1×1015[atoms/cm2]以上5×1015[atoms/cm2]以下程度。此外，在本实施方式中相对于第一注入区域AI1构成抗蚀图案L3，但是也可以以遮蔽第一注入区域AI1及隔离区域S的方式构成抗蚀图案。
在图25的第八工序中，在源漏电极形成工序之后进行，对硅衬底进行退火(退火工序)。这样，通过进行退火，使硅衬底活化及稳定化。
这样，制造出半导体装置1b。此外，上述的各工序是一个例子来说明，不限定于通过各工序进行制造的情况。
即使在像这样形成HVNMOS的情况下，也与图14同样，能够有效地抑制阈值电压降低。
接着，参照附图对参考例中的半导体装置的制造方法(工艺流程)的一例进行说明。此外，参考例中的制造方法与本实施方式中的预掺杂工序(第三工序)以外的工序(第一工序至第二工序、第四工序至第八工序)相同。
图26示出了参考例中的第三工序(预掺杂工序)。要掺入的杂质与本实施方式的第三工序同样，是极性与源漏电极SD相同的杂质。在预掺杂工序中，在第一注入区域AI1被抗蚀图案L6遮蔽的状态下，对多晶硅掺入极性与源漏电极SD相同的杂质。即，在第一注入区域AI1中不掺入杂质。
在这样的状态下进行第六工序(逆极性注入工序)时，将与第二区域A2对应且与第一注入区域AI1相接的第二注入区域AI2遮蔽并注入P型杂质。即，在预掺杂工序中向第二注入区域AI2注入的杂质(N型)和逆极性注入工序中向第一注入区域AI1注入的杂质(P型)之间不存在隔离。在这样的状态下进行退火工序时，N型杂质向第一注入区域AI1扩散侵入，发生最终形成的第一区域A1的区域范围变小的现象。因此，在参考例中，存在发生阈值电压降低的可能性。
接着，对半导体装置1b的栅极电极G中的杂质分布状态进行说明。图27中示出了利用参考例的工艺制造的HVNMOS的栅极电极G的杂质分布状态。图28中示出了本实施方式中的HVNMOS的栅极电极G的杂质分布状态。此外，各浓度分布曲线示出了退火工序后(发生扩散后)的状态。
如图27所示，在参考例中，逆极性注入工序中的P型杂质的注入区域和预掺杂工序中的N型杂质的注入区域相接。此外，与源漏电极形成工序中的N型杂质的注入区域也相接。在这样的状态下进行退火工序时，源漏电极形成工序中的N型杂质作为W1，如图所示稍稍向第一注入区域AI1侧扩散。关于逆极性注入工序中的P型杂质作为W2，如图所示也向第二注入区域AI2侧扩散。与此相对，预掺杂工序中的杂质主要使用磷，因此作为W3如图所示向第一注入区域AI1侧大量扩散。由此，在极性不同的杂质彼此之间发生再结合等，N型杂质浓度成为W4所示那样，P型杂质浓度成为W5所示那样。由此，决定了第一区域A1和第二区域A2的范围。即，在参考例中，预掺杂工序中的N型杂质较多地扩散，第一区域A1相对于第一注入区域AI1大幅减小。由此，存在无法使第一区域A1形成得足够大而发生阈值降低的可能性。
与此相对，如图28所示，在本实施方式中，在逆极性注入工序中的P型杂质的注入区域和预掺杂工序中的N型杂质的注入区域之间设置有隔离区域S。此外，关于源漏电极形成工序中的N型杂质的注入区域，由于砷与预掺杂工序的磷相比其扩散长度较短，所以既可以与P型杂质的注入区域相接，也可以设置隔离区域。在图28中，对设置隔离区域的情况进行了说明。在这样的状态下进行退火工序时，源漏电极形成工序中的N型杂质作为Z1，如图所示稍稍向第一注入区域AI1侧扩散。此外，在源漏电极形成工序中掺入的砷与磷相比其扩散量较小。换言之，与砷相比，磷的扩散系数较高。因此，即使进行退火工序，向第一注入区域AI1的扩散侵入也较少。关于逆极性注入工序中的P型杂质，作为Z2，如图所示也向第二注入区域AI2侧扩散。与此相对，预掺杂工序中的杂质主要使用磷，因此作为Z3如图所示向第一注入区域AI1侧大量扩散，但是由于设置有隔离区域S，所以向第一注入区域AI1的扩散量比参考例少。由此，N型杂质浓度成为Z4所示那样，P型杂质浓度成为Z5所示那样，决定了第一区域A1和第二区域A2的范围。即，在本实施方式中，通过隔离区域抑制了预掺杂工序中的N型杂质向第一注入区域AI1扩散。由此，能够抑制第一注入区域AI1变小，使第一注入区域AI1和第一区域A1为大致相同的范围。由此，能够使第一区域A1形成得足够大，从而抑制阈值降低。
如以上所说明的那样，根据本实施方式涉及的半导体装置及其制造方法，在预掺杂工序中，在比以使从栅极宽度W的端部通过的层叠方向的延长线通过的方式与各端部对应地设置的第一注入区域AI1大的范围被遮蔽的状态下，对多晶硅掺入极性与源漏电极SD相同的杂质，在逆极性注入工序中，针对蚀刻后得到的栅极电极G电极，在将作为第一注入区域AI1以外的区域的第二注入区域AI2遮蔽的状态下，向第一注入区域AI1掺入极性与通过预掺杂工序掺入的杂质相反的杂质。因此，由于在第一注入区域AI1中掺入的杂质和第二注入区域AI2中掺入的杂质之间隔开一预设间隔，所以能够抑制第一区域A1变得狭小化，从而抑制阈值电压降低。
本发明并非仅限定于上述的实施方式，能够在不脱离发明要旨的范围内实施各种变形。此外，也能够将各实施方式组合。
此外，在上述的各实施方式中，将第一MOS晶体管及第二MOS晶体管设为N型进行了说明，但是也可以采用P型。
具体而言，第一实施方式的第一MOS晶体管(NMOS(HVNMOS))在采用P型的情况下成为PMOS(HVPMOS)。即，在采用HVPMOS的情况下，第一MOS晶体管具有P型衬底、N阱(HVNWELL)、LDD、源漏电极SD(P型)、栅极电极G和STI。此外，关于第二MOS晶体管，也成为PMOS(LVPMOS)。而且，在预掺杂工序中，用于预掺杂的杂质不向HVPMOS的多晶硅掺入。在预掺杂工序中，例如进行硼(B)的掺入。然后，在逆极性注入工序中，对HVPMOS的第一注入区域掺入N型杂质。然后，在源漏电极形成工序中，对HVPMOS的第二注入区域掺入P型杂质(例如As)。然后，执行退火工序。即，预掺杂工序中不向HVPMOS进行杂质(B)的掺入。因此，能够抑制第一区域变得狭小化。此外，在源漏电极形成工序中向第二注入区域掺入了As，但是As与B相比其扩散量较小。因此，与第一实施方式的HVNMOS同样地，在HVPMOS中也能够抑制第一区域变得狭小化。
另外，第二实施方式的第一MOS晶体管(NMOS(HVNMOS))在采用P型的情况下成为PMOS(HVPMOS)。即，在采用HVPMOS的情况下，第一MOS晶体管具有P型衬底、N阱(HVNWELL)、LDD、源漏电极SD(P型)、栅极电极G和STI。此外，关于第二MOS晶体管，也成为PMOS(LVPMOS)。而且，在预掺杂工序中，在HVPMOS中，对比第一注入区域大的范围(第一注入区域+隔离区域)不进行杂质掺入。在预掺杂工序中，例如进行硼(B)的掺入。然后，在逆极性注入工序中，对HVPMOS的第一注入区域掺入N型杂质。然后，在源漏电极形成工序中，对HVPMOS的第二注入区域掺入P型杂质(例如As)。然后，执行退火工序。即，在源漏电极形成工序前的栅极电极中，在第一注入区域内掺入的N型杂质和第二注入区域内掺入的P型杂质(B)之间隔开一预设间隔(隔离区域)。因此，能够抑制第一区域变得狭小。此外，在源漏电极形成工序中向第二注入区域掺入有As，As与B相比其扩散量较小。因此，与第二实施方式的HVNMOS同样地，在HVPMOS中也能够抑制第一区域变得狭小化。
以上公开的本发明优选实施例只是用于帮助阐述本发明。优选实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (7)

1.一种半导体装置，其设置有极性相同的第一MOS晶体管和第二MOS晶体管，所述半导体装置的特征在于：
所述第一MOS晶体管包括多晶硅的栅极电极、以及源漏电极；
所述第一MOS晶体管的栅极电极包括第一区域以及所述第一区域以外的第二区域，所述第一区域设置于栅极电极宽度的端部通过层叠方向的延长线上，所述第一区域与所述栅极电极宽度的各端部对应设置，所述第二区域的极性与所述源漏电极的极性相同，所述第一区域的极性不同于所述第二区域的极性；
所述第二MOS晶体管包括极性相同的多晶硅的栅极电极与源漏电极，所述第二MOS晶体管的栅极电极的杂质浓度高于所述第二区域的杂质浓度。
2.根据权利要求1所述的半导体装置，其特征在于：
所述第一MOS晶体管是高电压MOS构造，所述第二MOS晶体管是低电压MOS构造。
3.根据权利要求1或2所述的半导体装置，其特征在于：
所述第一MOS晶体管及所述第二MOS晶体管是N型MOS构造。
4.根据权利要求1所述的半导体装置，其特征在于：
所述第一MOS晶体管为非耦合构造。
5.一种半导体装置的制造方法，其特征在于，其至少包括以下步骤：
制备第一MOS晶体管，所述第一MOS晶体管包括多晶硅的栅极电极、以及源漏电极；所述第一MOS晶体管的栅极电极包括第一区域以及所述第一区域以外的第二区域，所述第一区域设置于栅极电极宽度的端部通过层叠方向的延长线上，所述第一区域与所述栅极电极宽度的各端部对应设置，所述第二区域的极性与所述源漏电极的极性相同，所述第一区域的极性不同于所述第二区域的极性；
制备与所述第一MOS晶体管极性相同的第二MOS晶体管，所述第二MOS晶体管包括极性相同的多晶硅的栅极电极与源漏电极，所述第二MOS晶体管的栅极电极的杂质浓度高于所述第二区域的杂质浓度。
6.根据权利要求5所述半导体装置的制造方法，其特征在于，所述方法还包括以下步骤：
所述第一MOS晶体管中，在栅极蚀刻工序前向栅极电极的多晶硅预掺入极性不同于所述源漏电极杂质。
7.根据权利要求5所述半导体装置的制造方法，其特征在于，所述方法还包括以下步骤：
所述第二MOS晶体管中，在栅极蚀刻工序前向栅极电极的多晶硅预掺入极性与所述源漏电极相同的杂质。
CN202010462021.0A 2020-05-27 2020-05-27 半导体装置及其制造方法 Active CN111599808B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010462021.0A CN111599808B (zh) 2020-05-27 2020-05-27 半导体装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010462021.0A CN111599808B (zh) 2020-05-27 2020-05-27 半导体装置及其制造方法

Publications (2)

Publication Number Publication Date
CN111599808A CN111599808A (zh) 2020-08-28
CN111599808B true CN111599808B (zh) 2024-03-01

Family

ID=72192353

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010462021.0A Active CN111599808B (zh) 2020-05-27 2020-05-27 半导体装置及其制造方法

Country Status (1)

Country Link
CN (1) CN111599808B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113838925B (zh) * 2021-09-23 2024-04-09 长江存储科技有限责任公司 一种半导体器件及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101356639A (zh) * 2006-01-06 2009-01-28 日本电气株式会社 半导体器件及其制造工艺
JP2016046363A (ja) * 2014-08-22 2016-04-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN111092112A (zh) * 2018-10-23 2020-05-01 合肥晶合集成电路有限公司 Mos场效应晶体管及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101356639A (zh) * 2006-01-06 2009-01-28 日本电气株式会社 半导体器件及其制造工艺
JP2016046363A (ja) * 2014-08-22 2016-04-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN111092112A (zh) * 2018-10-23 2020-05-01 合肥晶合集成电路有限公司 Mos场效应晶体管及其制造方法

Also Published As

Publication number Publication date
CN111599808A (zh) 2020-08-28

Similar Documents

Publication Publication Date Title
US5998848A (en) Depleted poly-silicon edged MOSFET structure and method
US7064399B2 (en) Advanced CMOS using super steep retrograde wells
US5349225A (en) Field effect transistor with a lightly doped drain
US8236642B2 (en) Fully isolated high-voltage MOS device
US20080067615A1 (en) Semiconductor device and method for fabricating thereof
US9111957B2 (en) Coupling well structure for improving HVMOS performance
US8817435B2 (en) Integrated electrostatic discharge (ESD) device
US5534447A (en) Process for fabricating MOS LDD transistor with pocket implant
JPH1050997A (ja) Ｌｄｍｏｓデバイスおよび製造方法
US8502326B2 (en) Gate dielectric formation for high-voltage MOS devices
US6696729B2 (en) Semiconductor device having diffusion regions with different junction depths
US20050006701A1 (en) High voltage metal-oxide semiconductor device
US7122862B2 (en) Reduction of channel hot carrier effects in transistor devices
US6586296B1 (en) Method of doping wells, channels, and gates of dual gate CMOS technology with reduced number of masks
US20020117714A1 (en) High voltage MOS transistor
CN111599808B (zh) 半导体装置及其制造方法
US5494851A (en) Semiconductor processing method of providing dopant impurity into a semiconductor substrate
US6063674A (en) Method for forming high voltage device
US7968415B2 (en) Transistor with reduced short channel effects and method
KR0138234B1 (ko) 고전압 모오스 트랜지스터의 구조
US20090166764A1 (en) Transistor and fabricating method thereof
JP7171650B2 (ja) 半導体装置、及びその製造方法
US6444522B1 (en) Method of manufacturing a flash memory device with an antidiffusion region between well regions
US6727149B1 (en) Method of making a hybrid SOI device that suppresses floating body effects
US20060220179A1 (en) Method for forming an improved isolation junction in high voltage LDMOS structures

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: 230012 No.88, xifeihe Road, Hefei comprehensive free trade zone, Xinzhan District, Hefei City, Anhui Province

Applicant after: Nexchip Semiconductor Corporation

Address before: 230012 No.88, xifeihe Road, Hefei comprehensive free trade zone, Xinzhan District, Hefei City, Anhui Province

Applicant before: HEFEI JINGHE INTEGRATED CIRCUIT Co.,Ltd.

GR01 Patent grant
GR01 Patent grant