CN101356639A - 半导体器件及其制造工艺 - Google Patents

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Abstract

本发明提供一种通过采用具有均匀组分的栅电极可以防止功函数偏移和由于Vth的有效控制呈现良好工作特性的半导体器件。该半导体器件的特征在于包括PMOS晶体管、NMOS晶体管、包括具有高介电系数的含Hf－的绝缘膜的栅绝缘膜、包括硅化物区(A)和硅化物区(B)的线电极，所述硅化物区(A)和硅化物区(B)之一包括在硅化反应中用作扩散物种的金属M的硅化物(a)、包含与栅绝缘膜接触的硅化物层(C)的另一硅化物区，所述硅化物层(C)包括金属M的硅化物(b)，所述硅化物(b)具有比硅化物(a)更小的金属M的原子组份比、以及可以基本上防止金属M在所述硅化物(b)中扩散的掺杂剂。

Description

半导体器件及其制造工艺
技术领域
本发明涉及一种包括N-型和P-型场效应晶体管的半导体器件及其制造工艺。
背景技术
最近，包括由诸如硅化金属的合金材料构成的金属栅电极的场效应晶体管受到关注。包括金属栅电极的这些场效应晶体管具有，通过消除栅电极中的损耗减小复合电容量和通过控制功函数促进Vth(阈值电压)控制的优点。
通常，使用包括N-型场效应晶体管(下面，称为“NMOS晶体管”)和P-型场效应晶体管(下面，称为“PMOS晶体管”)的半导体器件，其中将这些MOS晶体管的栅电极结合为单线电极。在该半导体器件中，半导体衬底内形成的N-型和P-型区上的线电极部分分别对应于每个MOS晶体管中的栅电极。
在上述半导体器件中，每个NMOS晶体管和PMOS晶体管的栅电极可以具有构成材料的不同功函数用于栅电极得到最佳Vth。因此，在这种类型的半导体器件中，对应于一个单线电极中的每个MOS晶体管中的栅电极的部分必须由独立的材料构成，以及用于每个栅电极的构成材料的功函数必须是可控的，以单独地优化每个MOS晶体管的Vth。因此，已研究了用于独立地控制NMOS晶体管和PMOS晶体管中的栅电极构成材料的功函数的技术。
用于控制栅电极构成材料的功函数的工艺是，例如，(1)由包含相互不同元素的材料，在NMOS晶体管中形成栅电极(下面，称为“NMOS的栅电极”)和在PMOS晶体管中形成栅电极(下面，称为“PMOS的栅电极”)，(2)由包含具有不同组份(原子组分比)的相同元素的材料形成NMOS的栅电极和PMOS的栅电极，或(3)将掺杂剂元素注入到NMOS的栅电极和PMOS的栅电极。
例如，作为对应于上述(2)和(3)的方法，日本特开专利公开号2005-129551公开了一种包括Ni完全硅化的电极的PMOS晶体管和Ni完全硅化的电极的NMOS晶体管，其中，所述PMOS晶体管的Ni完全硅化电极包含具有40-70原子％的Ni/(Ni+Si)组分比的P-型掺杂剂，NMOS晶体管的Ni完全硅化电极包含具有30-60原子％的Ni/(Ni+Si)组分比的N-型掺杂剂。在该半导体器件中，将掺杂到这些栅电极的P-型和N-型掺杂剂的剂量和氧化硅栅绝缘膜上的Ni硅化物的组分比调整到最佳范围内。该参考文献描述了，可以扩展功函数的调制宽度和将每个MOS的栅电极的Vth控制到期望值。
发明内容
但是，上述相关技术有如下问题。首先，在工艺(1)中，可以增加NMOS的栅电极和PMOS的栅电极中的功函数的调制宽度，但是NMOS的栅电极和PMOS的栅电极由相互不同的材料构成，同时将二者结合以形成单线电极。因此，在形成栅电极的过程中，用于MOS的这些栅电极的构成材料之间发生相互扩散，使得MOS的每个栅电极不具有相同的组分，导致MOS的每个栅电极的功函数偏离期望值。
在工艺(2)中，减小了NMOS的栅电极和PMOS的栅电极中的功函数的调制宽度。此外，尽管没有到工艺(1)的程度，但是，在形成栅电极过程中，在MOS的这些栅电极构成材料之间发生相互扩散，导致MOS的每个栅电极的功函数偏离期望值。
此外，在工艺(3)中，NMOS的栅电极和PMOS的栅电极具有相同的硅化物组份，以便在包含Hf的高介电栅绝缘膜上，不能调制栅电极中的构成材料的功函数。
因此，本发明人进行深入研究，最终发现，通过以下措施可以防止金属元素从具有较高金属原子组份比的栅电极扩散到具有较低金属原子组份比的栅电极中：(a)形成含Hf的高介电绝缘膜作为栅绝缘膜，(b)使用由具有不同组份的相同元素的硅化物构成的NMOS的栅电极和PMOS的栅电极，以扩展栅电极中的功函数的调制宽度，用于便于功函数(Vth)的控制，以及(c)在具有较低的NMOS的栅电极和PMOS的栅电极的金属原子组份比的栅电极的栅绝缘膜侧面中，形成包含掺杂剂元素的硅化物层(C)。
鉴于上述问题，提供一种半导体器件实现本发明及本发明的目的，该半导体器件包括作为NMOS的栅电极和PMOS的栅电极的组合的线电极，其中上述结构(a)至(c)允许控制栅电极构成材料的功函数，以实现所需的Vth。本发明的另一目的是以可重复的方式提供一种更简单地制造上述半导体器件的工艺。
为了解决上述问题，本发明的特征在于以下结构。
[1]一种半导体器件，包括：
N-型区和P-型区，在半导体衬底内形成使得通过隔离区隔离所述N-型区和所述P-型区；
线电极，从所述N-型区上方的区域穿过所述隔离区上方的区域延伸到所述P-型区上方的区域；
PMOS晶体管，包括由所述N-型区上方的线电极构成的第一栅电极和在所述第一栅电极和所述半导体衬底之间形成的栅绝缘膜；以及
NMOS晶体管，包括由所述P-型区上方的线电极构成的第二栅电极和在所述第二栅电极和所述半导体衬底之间形成的栅绝缘膜，
其中，该栅绝缘膜至少包括与所述第一栅电极和所述第二栅电极接触的含Hf的高介电绝缘膜，
该线电极包括硅化物区(A)和硅化物区(B)，所述硅化物区(A)包括所述第一栅电极，所述硅化物区(B)包括所述第二栅电极，
所述硅化物区(A)和所述硅化物区(B)的一个硅化物区包含在硅化反应中将成为扩散物种的金属M(a)的硅化物，
另一硅化物区包括与栅绝缘膜接触的硅化物层(C)，以及
该硅化物层(C)包括金属M(b)的硅化物和基本上防止金属M在硅化物(b)中扩散的掺杂剂，该金属M(b)的硅化物具有比硅化物(a)更小的金属M的原子组份比。
[2]根据[1]所述的半导体器件，
其中，该金属M是Ni，
所述硅化物区(A)是包括Ni硅化物的一个硅化物区，该Ni硅化物具有60％或更大的Ni原子组份比，作为硅化物(a)，以及
所述硅化物区(B)是包括Ni硅化物的另一硅化物区，该Ni硅化物具有小于60％的Ni原子组份比，作为所述硅化物层(C)中的硅化物(b)。
[3]根据[2]所述的半导体器件，
其中，作为所述硅化物(a)的Ni硅化物是Ni3Si晶相或Ni2Si晶相。
[4]根据[2]或[3]所述的半导体器件，
其中，作为所述硅化物(b)的Ni硅化物是NiSi晶相或NiSi2晶相。
[5]根据[2]至[4]的任意一项所述的半导体器件，
其中，该硅化物层(C)包括选自由B、As、C、F和N组成的组中的至少一种元素，作为掺杂剂，以及
该硅化物层(C)中的元素(D)的总浓度是1×1020cm-3或更大。
[6]根据[2]至[4]中的任意一项所述的半导体器件，
其中该硅化物层(C)包括选自由B、As、C、F和N组成的组中的至少一种元素，作为掺杂剂，以及
该硅化物层(C)中的元素(D)的总浓度是3×1020cm-3或更大。
[7]根据[1]至[6]中的任意一项所述的半导体器件，
其中，该栅绝缘膜是多层的，以及
还包括在含Hf的高介电绝缘膜下面的氧化硅层和氮氧化硅层中的至少一个。
[8]根据[1]至[7]中的任意一项所述的半导体器件，
其中，该含Hf的高介电绝缘膜是HfSiON层。
[9]根据[1]至[8]中的的任意一项所述的半导体器件，
其中，该NMOS晶体管和PMOS晶体管构成CMOS晶体管。
[10]一种用于制造根据[1]所述的半导体器件的工艺，包括：
制备所述半导体衬底，该半导体衬底包括由所述隔离区隔离的所述N-型区和所述P-型区；
至少在所述半导体衬底上方的最上表面中，形成包括含Hf的高介电绝缘膜的栅绝缘膜；
在该栅绝缘膜上方形成硅层；
将掺杂剂仅仅注入所述P-型区和所述N-型区上方的任意一个硅层中，作为掺杂剂注入步骤；
处理该硅层，以形成由硅区构成的栅图案，所述硅区从所述N-型区上方的区域穿过所述隔离区上方的区域延伸到所述P-型区上方的区域；
在该栅图案的侧壁上形成栅侧壁；
利用所述栅图案和所述栅侧壁作为掩膜，将掺杂剂注入到所述半导体衬底中；
通过加热，激活所述硅区和所述半导体衬底中的掺杂剂；
在所述栅图案上方形成层间绝缘膜；
去除所述层间绝缘膜，以露出所述栅图案；
在所述露出的栅图案上方，沉积可形成硅化物的金属M层；
通过加热，使得金属M与构成栅图案的硅反应，以形成线电极，其中，在通过所述N-型区和所述P-型区上方的硅区构成的所述栅图案中，另一硅化物区是在掺杂剂注入步骤中注入有掺杂剂的区域，而所述一个硅化物区是未注入掺杂剂的区域；以及
去除在形成所述线电极中未与硅反应的金属M层。
[11]一种用于制造根据[1]所述的半导体器件的工艺，包括：
制备所述导体衬底，该半导体衬底包括由所述隔离区隔离的所述N-型区和所述P-型区；
至少在所述半导体衬底上方的最上表面中，形成包括含Hf的高介电绝缘膜的栅绝缘膜；
在该栅绝缘膜上方形成硅层；
将掺杂剂仅仅注入所述P-型区和所述N-型区上方的任意一个硅层中，作为掺杂剂注入步骤；
在该硅层上方形成防掺杂剂注入层；
处理所述硅层和所述防掺杂剂注入层，以形成由硅区构成的栅图案，并在所述栅图案上方形成防掺杂剂注入掩膜，所述硅区从所述N-型区上方的区域穿过所述隔离区上方的区域延伸到所述P-型区上方的区域，以及在所述栅图案上方形成防掺杂剂注入掩膜；
在所述栅图案的侧壁上形成栅侧壁；
利用所述栅图案和所述防掺杂剂注入掩膜，将掺杂剂注入到所述半导体衬底中；
通过加热，激活所述硅区和所述半导体衬底中的掺杂剂；
在所述防掺杂剂注入掩膜上方形成层间绝缘膜；
去除所述层间绝缘膜和所述防掺杂剂注入掩膜，以露出栅图案；
在所述露出的栅图案上方沉积可形成硅化物的金属M层；
通过加热，使得所述金属M与构成所述栅图案的硅反应，以形成线电极，其中，在通过所述N-型区和所述P-型区上方的硅区构成的所述栅图案中，另一硅化物区是在掺杂剂注入步骤中注入有掺杂剂的区域，而所述一个硅化物区是未注入掺杂剂的区域；以及
去除在形成所述线电极中未与所述硅反应的所述金属M层。
[12]根据[10]或[11]所述的用于制造半导体器件的工艺，其中
该金属M是Ni，
在沉积所述金属M层中，所述沉积的金属M层的膜厚度TM与所述硅区的膜厚度TSi的比率，TM/TSi，是1.65或更大，以及
在形成所述线电极中，在330℃或以上和450℃或以下的温度下进行加热，并且包含在所述一个硅化物区中的硅化物(a)是Ni3Si晶相。
[13]根据[10]或[11]所述的用于制造半导体器件的工艺，其中
该金属M是Ni，
在沉积所述金属M层中，所述沉积的金属M层的膜厚度TM与所述硅区的膜厚度TSi的比率，TM/TSi，是1.1或更大，以及
在形成所述线电极中，在240℃或以上和小于320℃的温度下进行加热，并且包含在所述一个硅化物区中的硅化物(a)是Ni2Si晶相。
[14]根据[10]至[13]中的任意一项所述的用于制造半导体器件的工艺，其中
该金属M是Ni，
在形成所述线电极中，包含在另一硅化物区中的硅化物(b)是NiSi2晶相或NiSi晶相。
在此使用的术语“基本上防止金属M的扩散”意味着，当具有较小金属-M原子组份比的金属-M硅化物的区域与具有较大金属-M原子组份比率的金属-M硅化物的区域接触时，通过在任意可能的工艺温度以及在本发明的半导体器件的制造工艺中的临时条件下加热，作为扩散物种的金属M，不会从具有较大金属-M原子组份比的金属-M硅化物的区域扩散到具有较小金属-M原子组份比的金属-M硅化物的区域(金属M在具有较小金属-M原子组份比的金属-M硅化物(b)中不扩散)。在上述加热之后通过借助于EDX(能量扩散X射线显微分析)确定具有较小金属-M原子组份比的金属-M硅化物的区域中的金属M的浓度分布，可以检查该具有较小金属-M原子组份比的金属-M硅化物的区域中的金属M是否扩散。具体地，在加热之后，从一个硅化物区的界面侧，在线电极的延伸方向上，通过EDX分析，确定另一硅化物区中具有较大金属-M原子组份比的硅化物(例如，硅化物(a))的区域的存在与否。
如后面描述的实施方式所示，可以通过决定期望的有效功函数的一致性来检查金属-M是否扩散，假定硅化物层(C)与实际上观察的有效功函数具有相同的组分。
在此使用的术语“作为扩散物种的金属M”意味着，在硅层与金属M层接触的情况下，当进行加热时，金属M具有比硅更大的扩散系数(即，当硅和金属M相互扩散时；当进行硅化时)。在本发明中，硅化物(a)和(b)包含具有相互不同的金属-M原子组份比的金属-M硅化物。此外，在硅化反应中，金属M具有比硅更大的扩散系数，从而用作扩散物种。因此，在一个硅化物区和另一个硅化物区之间，仅考虑金属M的扩散足以。此外，由于另一硅化物区具有比所述一个硅化物区更小的金属-M原子组份比，因此仅仅考虑金属M从所述一个该硅化物区扩散到另一硅化物区足以。在本发明中，由于其它硅化物区包含基本上防止金属M在硅化物层(C)中扩散的掺杂剂，因此通过用均匀的组份形成MOS的每个栅电极和构成栅电极的硅和栅绝缘膜之间的相互作用，能够以良好的再现性达到所需的Vth。
在此，硅化物层(C)中的掺杂剂浓度如“1×1020cm-3或更大”和“3×1020cm-3或更大”意味着，通过后面描述的SIMS的测量中，在硅化物层(C)的厚度方向上的整个区中保持这种浓度。当使用多个掺杂剂时，上述表达式意味着所有掺杂剂的总浓度是“1×1020cm-3或更大”或“3×1020cm-3或更大”。
本发明的半导体器件包括栅绝缘膜，该栅绝缘膜包括含Hf的高介电绝缘膜，其中将NMOS的栅电极和PMOS的栅电极结合以形成线电极。因此，通过以均匀的组份形成MOS的每个栅电极以及构成栅电极的硅和栅绝缘膜材料(含Hf的高介电绝缘膜)之间的相互作用，可以提供能以良好的再现性给出所需的Vth的半导体器件。TM和TSi分别是，例如，图4(b)、7(d)和9(d)中所示部分的厚度。
附图说明
图1示出了本发明的半导体器件的示例。
图2(a)示出了HfSiON栅绝缘膜上的Ni组分和有效功函数之间的关系。图2(b)示出了SiO2栅绝缘膜上的Ni组分和功函数之间的关系。
图3示出了具有不同组分的硅化物电极互相邻近时的问题。
图4示出了用于本发明的CMOS晶体管的制造工艺的示例。
图5示出了本发明的硅化物栅电极内的掺杂剂分布图。
图6示出了本发明的硅化物栅电极内的结构。
图7示出了本发明的硅化物栅电极的实施方式1。
图8示出了本发明的硅化物栅电极的实施方式1。
图9示出了本发明的硅化物栅电极的实施方式3。
图10示出了本发明的线电极的示例。
符号具有以下含义：1：NMOS晶体管，2：PMOS晶体管，3：半导体衬底，4a：第一栅电极，4b：第二栅电极，5：源/漏区，6a：具有较大金属原子组份比的硅化物区，6b：具有较小金属原子组份比的硅化物区，6c：过渡区，7：具有不同组分的硅化物区之间的界面，8：Ni-扩散方向，10：线电极，12：没有掺杂剂注入的栅图案部分，13：注入有掺杂剂的栅图案部分，14a：在形成源/漏区过程中仅注入一种掺杂剂的栅图案部分，14b：在栅极处理之前和形成源/漏区过程中注入掺杂剂的栅图案部分，15：栅侧壁，16：隔离区，17：栅绝缘膜，18：N-型区，19：P-型区，20：硬掩膜，21：层间绝缘膜，22：硅化物，24：Ni层，25：具有较大金属原子组份比的硅化物栅电极，26：具有较小金属原子组份比的硅化物栅电极，27：包括Ni3Si晶相的Ni硅化物，28：包括NiSi2相的Ni硅化物，29：包括NiSi晶相的Ni硅化物，31：线电极的延伸方向，46：半导体衬底的法线方向，51：硅化物区(A)，52：硅化物电极(B)53：线电极，55：硅化物区(C)，以及56：高浓度掺杂剂层
具体实施方式
1.半导体器件
图1示出了根据本发明的半导体器件的示例。图1(a)是半导体器件的平面图，图1(b)是图1(a)中的半导体器件的A-A′剖面图；以及图1(c)示出了构成图1(a)的半导体器件的NMOS晶体管的B-B′剖面图和PMOS晶体管的C-C′剖面图。图1(c)是在不同线上获得的NMOS晶体管和PMOS晶体管的剖面图的组合，而不是在相同线(图1(c)中的虚线表示从不同截面看每个MOS晶体管)上获得的本发明半导体器件的剖面图。下面，类似地，图4、7至9中的虚线也表示从截面看到的每个MOS晶体管。
如图1所示，本发明的半导体器件是包括NMOS晶体管1和PMOS晶体管2的半导体器件。在该半导体器件中，在半导体衬底3内形成由隔离区16隔离的N-型区(N-型半导体区；N阱)18和P-型区(P型半导体区；P阱)19。在N-型区18和P-型区19的上方分别形成第一栅绝缘膜和第二栅绝缘膜17。第一栅绝缘膜和第二栅绝缘膜17的每一个至少包括与栅电极接触的含Hf高介电绝缘膜。该栅绝缘膜可以是多层的或单层的。第一栅绝缘膜和第二栅绝缘膜可以由相互不同的材料或相同的材料构成。
从N-型区18上方的区域通过隔离区16上方的区域到P-型区19上方的区域，形成单线电极53，以箭头31的方向上延伸。在线电极53中，对应于第一栅电极4a的N-型区18上方的部分(图1中的虚线区)，作为PMOS晶体管的栅电极，而对应于第二栅电极4b的P-型区19上方的部分(图1中的虚线区)，作为NMOS晶体管的栅电极。在线电极的一侧有栅侧壁15。在半导体衬底内，形成源/漏区5，分别夹住第一栅电极4a和第二栅电极4b的每一个。
N-型区18、第一栅绝缘膜17、第一栅电极4a、源/漏区5和栅侧壁15构成PMOS晶体管2。P-型区19、第二栅绝缘膜17、第二栅电极4b、源/漏区5和栅侧壁15构成NMOS晶体管1。
线电极53包括两个区域，即，包括第一栅电极4a的硅化物区(A)51和包括第二栅电极4b的硅化物区(B)52，并且这些硅化物区(A)51和(B)52在隔离区16上方互相接触。在本发明中，这些硅化物区之一包含金属-M硅化物(a)，该金属-M硅化物(a)具有较大的金属-M原子组份比(基于原子数目的金属-M硅化物中的金属-M的含量)。另一硅化物区包括与栅绝缘膜接触的平面上的硅化物层(C)，并且该硅化物层(C)包含金属-M硅化物(b)，该金属-M硅化物(b)具有较小金属-M原子组份比和在这种浓度中的掺杂剂元素以及防止金属-M在其它硅化物区中扩散的类型。
在本发明的半导体器件中，NMOS晶体管1和PMOS晶体管2可以构成CMOS晶体管(互补MOS)。
图10示意地示出该线电极的示例。在该线电极中，硅化物区(A)51包括硅化物(b)和包含掺杂剂元素(图中的虚线区)的硅化物层(C)55，以及包含硅化物(a)的硅化物区(B)52。根据制造工艺和/或制造条件，在硅化物层(C)55和栅绝缘膜17之间可以形成具有比硅化物层(C)55更大掺杂剂浓度的薄层56。但是，该层56太薄(典型地，一至两个原子层)，而不能显著地影响栅电极构成材料的功函数，因此在确定功函数中，该薄层上方的硅化物层(C)实际上起支配作用。因此，本发明的硅化物层(C)不包含这种层56，以及即使当在栅绝缘膜17上方存在这种层56时，硅化物层(C)55，在此，与栅绝缘膜17的上表面接触。这些硅化物层(C)55和56可以通过之后描述的SIMS(次级离子质谱仪)来确定。
此外，在本发明中，硅化物区(A)可以对应于一个硅化物区，而硅化物区(B)是包括上述硅化物层(C)的另一硅化物区。可选地，硅化物区(A)可以对应于包括上述硅化物层(C)的另一硅化物区，而硅化物区(B)是一个硅化物区。此外，注入到硅化物层(C)中、基本上防止金属-M在硅化物(b)中扩散的掺杂剂可以是任意的导电类型(它可以是N-型掺杂剂、P-型掺杂剂和没有电荷的中性-型掺杂剂当中的任意类型)。硅化物层(C)可以包含选自由N-型掺杂剂、P-型掺杂剂和中性掺杂剂构成的组的至少一种掺杂剂。
尽管硅化物层(C)可以构成所有或部分硅化物区(A)或(B)，但是它必须存在于至少与硅化物区(A)或(B)的栅绝缘膜接触的一部分中。此外，尽管硅化物层(C)必须包含至少一种掺杂剂元素，但是除硅化物层(C)之外的硅化物区(为一个硅化物区，当另一硅化物区部分地包含硅化物层(C)时，为在另一硅化物区中除了硅化物层(C)之外的部分)可以包含掺杂剂元素，只要不降低本发明的效果。此外，硅化物层(C)可以包含除基本上防止金属-M扩散的掺杂剂以外的掺杂剂元素，只要它不降低本发明的效果。例如，在形成源/漏区的过程中，当在栅图案上方没有形成在注入用于源/漏区的掺杂剂中将成为掩膜的层时，在注入该掺杂剂过程中，将掺杂剂元素注入到栅图案中。
在本发明的半导体器件中，硅化物层(C)可以与构成栅绝缘膜的含Hf的高介电绝缘膜交互作用，以允许在宽的范围内调制栅电极的有效功函数。此外，硅化物层(C)以预定浓度包含特定的掺杂剂元素，以便在诸如形成栅电极的加热过程中，可以防止金属-M从一个硅化物区到硅化物层(C)的扩散。在此，硅化物层(C)中的金属-M的扩散系数受温度(例如，硅化过程中的温度)的影响显著，但是通过适当地选择掺杂剂元素的类型和浓度，在该工艺中，在任意可能的温度中，可以防止金属-M在硅化物层(C)中扩散(金属-M在硅化物层(C)中的扩散系数基本上可以为“0”)。
在本发明中，即使当硅化物层(C)仅仅构成硅化物区(A)或(B)(另一硅化物区)的一部分，也可以实现本发明的效果。这是为什么Vth的可控制性和费米能级钉扎主要受直接在栅绝缘膜上方的部分栅电极影响的原因，以及当与栅绝缘膜接触的栅电极的组分均匀时，可以实现本发明的效果。因此，如果在栅绝缘膜上方有硅化物层(C)，那么其厚度(法线方向上半导体衬底的长度：例如，在图10中，箭头46的方向上的长度)优选地为，但不限于，10nm或更大，因为极其小的厚度可能导致对功函数产生可忽略的影响。
可选地，一个硅化物区由金属-M硅化物(a)构成，而其它硅化物区可以由金属-M硅化物(b)和基本上防止金属-M在硅化物(b)中扩散的掺杂剂构成。
发明的效果
本发明的半导体器件的特点在于，(a)NMOS晶体管和PMOS晶体管中的栅绝缘膜包括作为与栅电极接触的层的含Hf的高介电绝缘膜，(b)NMOS的栅电极和PMOS的栅电极由具有不同组分的相同元素的硅化物构成，以及(c)NMOS的栅电极和PMOS的栅电极，具有较小的金属-M组份比的硅化物栅电极中的硅化物层(C)，包含防止金属-M从一个栅电极扩散的掺杂剂。
在本发明的半导体器件中，这些性能可以协同地作用，以给出其中MOS晶体管的每个栅电极都具有均匀组分和可以容易地控制的理想的功函数的半导体器件。下面将描述每个特性的效果
(a)和(b)的效果
当使用含硅的栅电极和含Hf的高介电栅绝缘膜作为构成材料时，栅电极中的硅与高介电栅绝缘膜的接触，引起被称为费米能级钉扎的现象。费米能级钉扎是在含硅栅电极和含Hf高介电栅绝缘膜之间的界面中，通过栅电极中的硅和栅绝缘膜中的Hf之间的相互作用，将费米能级固定在为某个能级。
例如，当栅电极由多晶硅构成和高介电栅绝缘膜由HfSiON构成时，栅电极的构成材料的功函数约为4.3eV。另一方面，当栅电极是由金属和硅构成的硅化物时，有效功函数是构成硅化物的金属元素本身的功函数和硅栅电极的情况下的功函数4.3eV之间的值。栅电极中的Si组份比越大，有效功函数越接近4.3eV，而金属组份比越大，有效功函数越接近金属元素的功函数。因此可以认为，由于费米能级钉扎的强度变化取决于栅电极中的Si组份比，因此，通过控制NMOS的栅电极和PMOS的栅电极中的硅组份比，可以将功函数控制在期望值。
下面将更具体地描述金属-M是Ni的情况。当高介电栅绝缘膜由HfSiON构成时，对于NMOS的栅电极和PMOS的栅电极由Ni金属构成的情况，功函数是5.0eV，以及对于NMOS的栅电极和PMOS的栅电极由多晶硅构成的情况，功函数是4.3eV。在Ni硅化物中，三种硅化物具有不同的组分，即，Ni3Si(Ni原子组份比：75％)/NiSi(Ni原子组份比：50％)以及NiSi2(Ni原子组份比：33％)分别具有4.8eV、4.5eV和4.4eV的有效功函数，如图2(a)所示，表明Si组份比越大，有效功函数越接近4.3eV(多晶硅的有效功函数)，而Ni组份比越大，有效功函数越接近Ni的功函数，5.0eV(Ni金属的功函数)。这三种Ni硅化物之间的有效功函数的变化是4.8eV-4.4eV＝0.4eV，作为(最大值)-(最小值)，表明根据栅电极的构成材料中的组分变化有效功函数显著地改变。
在此使用的术语“有效功函数”意味着受栅电极构成材料和栅绝缘膜构成材料之间的相互作用引起的费米能级钉扎影响的功函数，不同于栅电极构成材料固有的功函数(真正的功函数)，尽管取决于栅绝缘膜构成材料，但是费米能级钉扎对功函数的影响是如此微弱，从而可以将有效功函数基本上作为真正的功函数。
相反，当使用SiO2作为栅绝缘膜时，对于栅电极由Ni3Si(Ni原子组份比：75％)、NiSi(Ni原子组份比：50％)或NiSi2(Ni原子组份比：33％)构成的情况下的功函数，即，不具有费米能级钉扎的系统中的功函数，该功函数是材料固有的真正功函数，分别是4.65eV、4.6eV和4.57eV，如图2(b)所示。这三种Ni硅化物之间的功函数的变化是4.65eV-4.57eV＝0.08eV，作为(最大值)-(最小值)，表明响应于栅电极构成材料的组分变化，功函数的变化宽度，显著地小于将HfSiON用作栅绝缘膜的情况下获得的0.4eV。
因此，依据硅化物栅电极的有效功函数，通过使用含Hf高介电绝缘膜作为栅绝缘膜和控制硅化物电极中的金属组份比以引起费米能级钉扎，可以增加栅电极构成材料的功函数的调制宽度。因此，可以将栅电极构成材料的功函数控制到期望值。
(c)的效果
对于如上所述的的半导体器件，其中NMOS的栅电极和PMOS的栅电极由具有不同组分的相同元素构成，MOS的每个栅电极中的硅化物组分的均匀性直接影响到晶体管的Vth均匀性(不均匀硅化物组分导致晶体管的不均匀Vth)。当使用允许费米能级钉扎的高介电栅绝缘膜时，组分均匀性对Vth均匀性的这些影响变得更加显著。因此，必须将硅化物组份比精确地控制到期望值。
用于控制组份比的第一种有效方法是利用硅化物固有的晶相，以及通过按照重现性和均匀性，精确地提供这些晶相，可以将硅化物组分控制到晶相的化学计量组分。例如，Ni硅化物固有的晶相包括Ni3Si、Ni2Si、NiSi和NiSi2晶相，这些晶相通过调整制备条件，可以有选择地形成，因此对于控制组分，这种技术是非常有效的。
但是，当形成具有不同硅化物组分的NMOS的栅电极和PMOS的栅电极，使得它们在如上所述线电极内互相邻近时，在形成MOS的每个栅电极的步骤过程中和该形成步骤之后的加热过程中，栅电极构成材料之间相互扩散问题是显著的。
例如，线电极的栅图案由poly-Si(多晶硅)形成，然后NMOS的栅电极和PMOS的栅电极由具有不同组分的Ni硅化物构成，在将成为NMOS的栅电极的poly-Si上方沉积较薄的Ni层，同时在将成为PMOS的栅电极的poly-Si上方沉积较厚的Ni层。然后，可以在适当的温度下烧结它们，以分别形成NiSi和Ni3Si作为NMOS的栅电极和PMOS的栅电极。对于这些Ni硅化物，硅化过程中的主导扩散元素是Ni，以便通过Ni扩散到poly-Si中，促进硅化。
在理想的线电极中，优选地从端部到隔离区，均匀地形成NMOS的栅电极构成材料6b和PMOS的栅电极构成材料6a，同时MOS的每个栅电极构成材料在隔离区上方形成陡峭的界面7。此外，优选地通过该界面7，材料组分从NMOS的栅电极的材料组分急剧地变化到PMOS的栅电极的材料组分(图3(a))。但是，实际上，由于NMOS的栅电极构成材料和PMOS的栅电极构成材料在线电极内相互邻近，通常会发生MOS的栅电极构成材料之间的相互扩散，导致在线电极内形成具有不同于MOS的任意栅电极构成材料的组分的过渡区6C。具体地，在由NiSi构成的栅电极和由Ni3Si构成的栅电极互相接触的线电极内的界面中，在Ni组分比中产生斜率，且因此Ni扩散到NiSi侧(箭头8的方向)，以形成过渡层6c(图3(b))，其中NiSi组分已部分地转变为具有比NiSi更大的Ni组分比的组分。
甚至在该步骤过程中，将从一个栅电极材料到另一栅电极材料的Ni扩散限制在隔离区上方的线电极内(甚至仅在该隔离区上方形成过渡层6c)，随后的加热步骤(例如，形成气体退火)可能引起类似的Ni扩散。因此，可以将由NiSi(具有较小Ni原子组分比的硅化物)构成的MOS的栅电极的组分部分地转变为具有较大Ni原子组分比的组分。
上述示例涉及同时形成NiSi和Ni3Si的情况。此外，即使在分别制备在NMOS的栅电极和PMOS的栅电极的工艺中，例如，形成NiSi作为NMOS的栅电极，接着形成Ni3Si作为PMOS的栅电极，也可能类似地发生Ni扩散到具有较小Ni原子组分比的硅化物。
为了解决这种问题，我们进行了各种研究并最终发现，通过在具有较小金属-M原子组分比的硅化物区中引入掺杂剂，可以有效地防止包括具有不同组分的硅化物栅电极的相邻硅化物区之间的相互扩散。
通过使硅化物中扩散的金属和存在于硅化物中的掺杂剂之间难以进行置换反应，将引起通过掺杂剂防止栅电极构成材料的相互扩散的现象。
下面将参考Ni作为扩散物种在含B的NiSi晶相中扩散的情况来描述该现象。这里，B存在于NiSi晶相中的晶格点。这里，当Ni扩散到该NiSi晶相时，处于晶格点的B被扩散中的Ni置换，以及通过掺杂剂吹扫效应，置换后的B移动到与Ni-扩散方向相反的NiSi侧。这里，由于与B在多晶硅中的扩散系数比较起来B在NiSi中的扩散系数是非常小的，将B吹扫到界面，从而将防止Ni扩散。
利用该效应，在包括具有较小金属-M原子组分比的硅化物区和具有较大金属-M原子组分比的硅化物区互相邻近的线电极的半导体器件中，具有较小金属-M原子组分比的硅化物区中包含的掺杂剂可以防止金属-M从具有较大金属-M原子组分比的硅化物区扩散，且因此可以防止具有较小金属-M原子组分比的硅化物的组分的变化。
在栅电极和栅绝缘膜之间的界面附近的组分中，由于栅电极构成材料中的组分不均匀性，使得Vth偏移效应最大。因此，当在栅电极和栅绝缘膜(硅化物层(C))之间的界面上方的栅电极部分中引入掺杂剂时，上述通过掺杂剂防止金属-M扩散是最有效的。
这种防扩散效果越显著，掺杂剂被吹扫地越多。因此，当具有较小金属-M原子组分比的硅化物区中的掺杂剂浓度超过一定级别时，防扩散效果变得显著。该防扩散效果变为显著变化的掺杂剂浓度取决于构成硅化物的金属-M的类型、金属-M扩散时的温度以及掺杂剂元素的类型。
即，在防止金属-M的扩散中，掺杂剂是否有效，取决于具有较大金属-M原子组分比的金属-M硅化物(a)和具有较小金属-M原子组分比的金属-M硅化物(b)的组分和结构(非晶或结晶)、硅化期间的温度以及掺杂剂元素的类型和浓度。具体地，硅化物(b)的组分和结构以及掺杂剂元素的类型可以决定掺杂剂元素是否易于被俘获在上述硅化物(b)中(是否从硅化物(a)扩散的金属-M易于取代该掺杂剂元素)。此外，硅化物(a)和(b)的组分和结构可以决定硅化过程中的加热温度范围。因此，在本发明中，按照这些硅化物(a)和(b)的组分以及硅化中的可能温度范围，通过在适当的浓度范围中，在硅化物(b)中引入合适类型的掺杂剂元素，可以获得金属-M的防扩散效果。因此，在此使用的措词“包含基本上防止金属-M扩散的掺杂剂”意味着，如上所述，掺杂剂以可以防止金属-M扩散的这种类型和浓度被包含于硅化物层(C)中。
更具体地说，对于Ni硅化物，优选地，在硅化步骤和随后的晶体管形成步骤中通常使用的温度范围中，在NiSi晶相(硅化物层(C))中，以1×1020cm-3的浓度包含掺杂剂元素。该浓度范围内的掺杂剂的存在，允许硅化物层(C)足够有效的防止扩散并以实际上可接受的速率进行硅化。在硅化物层(C)中以3×1020cm-3或更大的浓度包含掺杂剂元素也是优选的。该浓度范围内掺杂剂的存在可以有效地减小将成为硅化物层(C)的栅图案的硅化速率。因此，即使当同时形成一个和另一个硅化物区时，也可以用有效的方式与具有不同的组分地那些一样，分别地形成构成一个硅化物区和硅化物层(C)的金属-M硅化物。
这种防扩散效果根据被金属-M吹扫的掺杂剂元素而变化，以及我们的研究证明，在这种防止中，B、As、F、C和N是特别有效的。这是为什么易于将这些元素易于约束到晶格点和抵抗用扩散金属-M置换的原因。因此，在本发明中，能够有效地防止扩散的掺杂剂元素可以选自由B、As、F、C和N构成的组中的至少一种元素。
作为掺杂剂元素，可以结合或单独使用N-型掺杂剂、P-型掺杂剂和中性掺杂剂。例如，掺杂剂元素可以是只有B，只有As，或选自由F、C和N构成的组中的至少一种。
例如，当Ni硅化物是用于NMOS的栅电极构成材料和用于PMOS的栅电极构成材料时，3×1020cm-3或更大的掺杂剂-元素浓度防止Ni从一个栅电极材料扩散到另一栅电极材料，表明了足够的效果。
应当注意，在本发明中，通过掺杂剂元素防止金属元素扩散的效果不取决于被添加到硅化物的掺杂剂的导电类型(N-型掺杂剂、P-型掺杂剂和不产生电荷的中性掺杂剂)。即，在本发明中，当NMOS的栅电极由硅化物(a)构成而PMOS的栅电极由硅化物(b)构成时，可以将N-型、P-型和中性-型掺杂剂的任意一种注入到PMOS的栅电极中的硅化物层(C)中，以防止在PMOS的栅电极中金属的扩散。此外，当NMOS的栅电极由硅化物(b)构成而PMOS的栅电极由硅化物(a)构成时，可以将N-型、P-型和中性-型掺杂剂中的任意一种注入到NMOS的栅电极中的硅化物层(C)中，以防止在NMOS的栅电极中的金属的扩散。
所有上述结果涉及通过NiSi晶相中的掺杂剂防止Ni扩散的效果，但是在NiSiz晶相中也可以预期得到类似的效果。此外，例如，在金属是主要扩散物种的Pt硅化物、Co硅化物和Pd硅化物中，也可以预期得到类似的效果。
在本发明中，优选地，硅化物区(A)是一个硅化物区，以及包含在该硅化物区中的硅化物(a)是具有60％或更高的Ni原子组分比的Ni硅化物。此外，优选地，硅化物区(B)是另一硅化物区，以及另一硅化物区的硅化物层(C)中包含的硅化物(b)是具有小于60％的Ni原子组分比的Ni硅化物。更优选地，硅化物(a)由Ni3Si晶相或Ni2Si晶相构成，而硅化物(b)由NiSi晶相或NiSi2晶相构成。由具有不同Ni原子组分比的某种Ni硅化物形成硅化物(a)和(b)，可以便于将NMOS的栅电极构成材料和PMOS的栅电极构成材料的功函数和Vth控制到期望值。
在本发明的栅绝缘膜中，至少在与栅电极接触的部分中必须有包含Hf的高介电绝缘膜。在此，高介电绝缘膜(高-K膜)指具有比氧化硅膜更高的充电率的绝缘膜。含Hf的高介电绝缘膜与硅化物的结合，允许通过高介电绝缘膜和硅化物之间的相互作用(费米能级钉扎)，在宽范围上控制功函数。
可以使用的含Hf的高介电绝缘膜的示例包括HfSiO、HfSiON、HfZrSiO、HfZrSiON、HfAlO、HfAlON、HfZrAlO和HfZrAION。含Hf的高介电绝缘膜可以与无Hf的栅绝缘膜相结合，以形成层叠结构，在此情况下，必须有栅绝缘膜，以便至少与栅电极接触的部分包含含Hf的高介电绝缘膜。
2.半导体器件的制造工艺
下面将详述本发明的半导体器件的制造工艺的每个步骤。
作为硅化物栅电极的基本结构的栅图案的构成材料可以是，例如，多晶硅层或非晶硅层。例如，下面描述将多晶硅层用作栅图案的构成材料的情况。
首先，制备半导体衬底，该半导体衬底包括由隔离区隔离的N-型区和P-型区。接下来，在该半导体衬底上形成包括含Hf的高介电绝缘膜的栅绝缘膜作为最上面的表面层(在半导体衬底的法线方向上的最高层；与半导体衬底相接触的侧面的相对的层)，然后在该栅绝缘膜上形成多晶硅层，以及将用于防止金属扩散的掺杂剂注入到将成为硅化物栅电极的部分，该部分具有较小的金属原子组分比。该掺杂剂可以通过离子注入法来注入。
由于在形成栅电极的之后步骤中，进行硅化的同时的掺杂剂吹扫效应，栅电极中的硅化物层(C)的某些部分中的掺杂剂浓度可以低于预先注入掺杂剂的多晶硅层中的掺杂剂浓度。因此，在注入掺杂剂中，优选地，以硅化之后栅电极的硅化物层(C)中的掺杂剂浓度高于3×1020cm-3的这种量注入掺杂剂，估计栅电极形成过程中掺杂剂浓度的上述变化。
在该注入之后，在多晶硅层上，形成将成为掩膜的防掺杂剂注入层，以防止在形成源/漏区的掺杂剂的过程中在多晶硅层中注入掺杂剂。接下来，通过光刻处理多晶硅层和防掺杂剂注入层，以形成包括多晶硅区和该多晶硅区上方形成的防掺杂剂注入掩膜的栅图案。接着，在形成栅侧壁和注入用于形成源/漏区的掺杂剂之后，加热用于激活注入的掺杂剂的产品。这里，该加热激活用于防止注入的金属扩散到栅图案等中的掺杂剂以及用于源/漏区注入的掺杂剂(图4(a))。
接下来，在露出的源/漏区上形成硅化物22，形成层间绝缘膜21，以便它覆盖元件器件的整个表面，然后通过CMP去除层间绝缘膜21，以露出多晶硅12和13的栅图案上方的防掺杂剂注入掩膜。
接下来，去除栅图案上方的防掺杂剂注入掩膜，以露出构成栅图案的多晶硅的上表面，其上沉积金属-M层，在该金属-M层的上表面可以形成硅化物。这里，通常不必改变N-型区上方的栅图案上的部分和P-型区上方的栅图案上的部分之间的金属-M层的厚度，以及一个步骤为给出具有较大金属原子组分比的硅化物组分的任意一个栅图案沉积所需要的薄膜厚度(图4(b))。
因此，即使当在预计具有较大金属原子组分比的栅图案上方的部分和预计具有较小金属原子组分比的栅图案上方的部分之间的沉积的金属-M的薄膜厚度相等时，在预计具有较小金属原子组分比的栅图案中已经预先注入用于防止Ni扩散的掺杂剂。因此，在该硅化过程中，抑制了利用Ni的掺杂剂的置换。因此在减小硅化反应速率和防止栅图案硅化过程中进行硅化中，该掺杂剂是有效的。
换句话说，与注入有该掺杂剂的栅图案相比，在没有防止Ni扩散的掺杂剂的栅图案中，在一定的周期中扩散到Si中的金属的量较大。因此，与注入有掺杂剂的栅图案相比，没有掺杂剂的栅图案变为具有较大金属原子组分比的硅化物。因此，通过适当地选择烧结温度和时间，可以在没有掺杂剂的栅图案中同时形成具有较大金属原子组分比的硅化物栅电极(预期具有较大金属原子组分比的栅图案)和在注入有掺杂剂的栅图案中具有较小金属原子组分比的硅化物栅电极(预期具有较小金属原子组分比的栅图案)(图4(c))。此外，在该步骤中，在8的方向阻止将成为扩散物种的Ni的扩散，使得在隔离区上方的硅化物区(A)和(B)之间形成界面7。
由于在注入掺杂剂的栅图案中，在硅化过程中，在其厚度方向上产生掺杂剂浓度分布，取决于硅化的条件和掺杂剂元素的类型和数量，制备之后的栅电极不可能具有均匀的金属-M硅化物组分，导致厚度方向上的金属-M硅化物组分变化。即使当金属-M硅化物组分和掺杂剂浓度在如上所述的厚度方向上变化时，在此可以将任意区域定义为硅化物层(C)，只要它包含具有比一个硅化物区(A)更小的金属-M原子组分比的金属-M硅化物(b)和充分防止金属M的扩散并与栅绝缘膜接触的掺杂剂。
当通过传统制造工艺硅化的区域包含掺杂剂时，在硅化过程中，将该掺杂剂吹扫到栅电极中的栅绝缘膜中的界面。因此，除栅绝缘膜侧面中的界面之外，构成栅电极的硅化物中的掺杂剂浓度通常低于掺杂剂注入时的浓度。因此，在栅电极的这种传统制造工艺中，当在图4(c)的状态中进一步继续加热和/或在后续独立步骤中经过加热工艺时，金属M从具有较大金属原子组分比的硅化物区扩散到具有较小金属原子组分比的硅化物区，如图4(d)所示，导致在栅电极中形成具有不均匀硅化物组分的部分。
相反，由于在本发明中，在栅图案中预先注入高浓度掺杂剂，掺杂剂以高浓度残留在富含Si的硅化物栅电极中，即使在该掺杂剂被吹扫之后，至少在硅化物层(C)中。因此，即使当在图4(c)的状态中进一步继续加热时，在具有较小金属原子组分比的硅化物中防止金属扩散，使得保持图4(c)的状态。
图5示出了硅化之后注入到栅电极中的掺杂剂的分布的典型示例。图5示出了硅化之后包含具有较小金属原子组分比的硅化物的另一硅化物区的厚度方向上的掺杂剂元素浓度分布(半导体衬底的法线方向；例如，图1(b)中的箭头46的方向)，如由SIMS(次级离子质谱仪)决定。该掺杂剂是As。通过注入初级离子，同时从半导体衬底侧面蚀刻样本，在厚度方向上分析NMOS晶体管，进行通过SIMS的判定，使用Cs作为初级离子。图5中的横坐标中的深度0nm的部分表示栅电极中沉积金属-M的侧面中的表面(与栅绝缘膜接触的侧面相对的侧面)。即，在图5中，它是沉积金属M层的侧面中的表面(处理数据，使得深度0nm为与栅电极的栅绝缘膜侧面相对的最上表面的水平线)。在图5(a)至(c)的任意一个中，在图的右边观察到具有高掺杂剂浓度的峰值A′。在图5(a)至(c)的半导体器件中，栅电极具有对应于峰值A′的右端深度的厚度(该图的右端表示与栅电极的绝缘膜接触的部分)。
由于以下原因，如上所述的图5(a)至(c)之间的栅电极厚度是不同的。即，图5(a)至(c)表示注入有依次增加掺杂剂量的栅电极。如上所述，栅电极中的掺杂剂浓度越高，硅化的开始越困难，使得栅电极容易由具有较小金属原子组分比的硅化物构成。因此，硅化过程中栅电极的扩展变得较小，并减小了栅电极的厚度。另一方面，栅电极中的掺杂剂浓度越小，硅化越容易开始，使得栅电极易于由具有较大的金属原子组分比的硅化物构成。因此，硅化过程中栅电极的扩展变得较大，并增加了栅电极的厚度。如上所述，形成之后的栅电极厚度的差异取决于栅电极中的掺杂剂浓度，是由于掺杂剂浓度对硅化速率和金属-M硅化物组分的影响。
图5(a)至(c)中的峰值A′表示在硅化之后吹扫到栅电极中的栅绝缘膜界面的掺杂剂堆叠起来(局部化)。此外，发现在栅电极表面的侧面中还存在具有高掺杂剂浓度的部分(接近深度0nm的部分)。
这里，在通过控制栅电极功函数的Vth控制中，与栅电极中的栅绝缘膜接触的部分是重要的，该部分对于栅电极的Vth最有影响。因此，为了控制Vth，必须使至少与栅电极中的栅绝缘膜接触的部分中的组分均匀。但是，图5(a)至(c)中的峰值A′对于Vth控制没有影响，因此在本发明中可以忽略。这是吹扫到栅绝缘膜界面的掺杂剂如此薄(通常为1至2原子层)的原因，以致在形成栅电极的过程中，该层中的高掺杂剂浓度对硅化物组分比没有显著的影响。因此，下面，将关注于由栅电极中的峰值A′表示的层上方的区域中的掺杂剂浓度。此外，在此，即使当在栅绝缘膜上方存在由峰值A′表示的层，也可以假定忽略该层，在该栅绝缘膜上方存在硅化物层(C)，同时与栅绝缘膜接触。
在图5的半导体器件中，从NMOS的栅电极和PMOS的栅电极的组分以及使用As作为掺杂剂时的掺杂剂元素的类型发现，3×1020cm-3或更大的掺杂剂浓度，可以基本上防止金属-M的扩散。因此，由图5中的SIMS，至少可以将具有3×1020cm-3或更大的掺杂剂浓度的部分看作是硅化物层(C)。
例如，在图5(a)的情况下，在栅电极中除峰值A′的部分之外的所有区域中，掺杂剂浓度小于3×1020cm-3。因此，不能充分防止金属元素的扩散，导致具有较小金属-M原子组分比的栅电极中金属组分增加。在图5(a)中，由于栅电极和栅绝缘膜之间的界面中堆积的掺杂剂浓度是3×1020cm-3或更大，但是实际上，该区域是非常薄的，通常约1nm。因此，无助于本发明的效果，即使存在该层，也不能基本上防止金属元素的扩散(图6(a))。因此，在本发明中，忽略该层中的掺杂剂浓度。
相反，对于图5(c)，在包括栅电极和栅绝缘膜之间的界面的整个区域B′中(图5(c)中的峰值A′的右端的向下倾斜部分是与栅绝缘膜接触的部分，但是在本发明中可以忽略)，掺杂剂浓度是3×1020cm-3或更大。因此，整个区域(具有3×1020cm-3或更大的掺杂剂浓度的部分)是硅化物层(C)(在该图中由B′表示的部分)，通过掺杂剂可以防止金属元素的扩散，使得具有较小金属原子组分比的硅化物的组分保持均匀性(图6(c))。
对于图5(b)，在栅电极中沉积的金属-M层的侧面中的表面附近，存在具有小于3×1020cm-3的掺杂剂浓度的部分，(与栅电极的栅绝缘膜接触的侧面相对的侧面)，并且掺杂剂浓度有时不足以防止金属元素的扩散。但是，在栅电极和栅绝缘膜之间的界面的侧面中具有3×1020cm-3或更大浓度的区域，该区域(由图中的B′表示的部分)至少变为硅化物层(C)。因此，硅化物层(C)可以保持具有较小金属原子组分比的硅化物的组分的均匀性(图6(b))。
如上所述，在图5(b)的情况下，栅电极中的所有区域不可能是硅化物层(C)，但是至少与栅电极中的栅绝缘膜接触的部分是硅化物层(C)，其中保持具有较小金属原子组分比的硅化物组分。因此，特别关注于有效功函数，与图5(c)的情况相比，图5(b)的情况同样有效。
在上述制造工艺中，已描述了在多晶硅栅图案中注入掺杂剂之后形成防掺杂剂注入掩膜的示例，在将用于源/漏区的掺杂剂注入到多晶硅栅图案的过程中，该防掺杂剂注入掩膜将是掩膜。因此，形成这种防掺杂剂注入掩膜主要是因为，当注入用于源/漏区的掺杂剂时，可以将该掺杂剂注入到预期具有较大金属-M原子组分比的栅图案中，以便将硅化物反应速率减的过于小，而不能提供具有较大金属-M原子组分比的所需的硅化物。
但是，在深入研究之后发现，如图6(a)所示，当硅化物形成之后掺杂剂浓度小于1×1020cm-3时，即使预期具有较大金属-M原子组分比的栅图案包含一定浓度的掺杂剂，也可以形成具有所需组分的硅化物。因此，在形成源/漏区过程中，注入的掺杂剂量是可控的，从而在硅化物形成之后栅电极中的掺杂剂浓度可以基本上调整到小于1×1020cm-3。这里，即使当掺杂剂注入源/漏区过程中时，也可以形成包含本发明所期望的具有较大金属-M原子组分比的硅化物的栅电极，将掺杂剂注入到栅图案，在栅图案上方未形成防掺杂剂注入掩膜。
下面将进一步详述本发明的实施方式。
实施方式1
下面参考图7和8描述本发明的第一实施方式。首先，制备硅衬底3，包括通过表面区中的STI(浅沟槽隔离)隔离区16相互隔离的N-型区(N阱)18和P-型区(P阱)19。
随后，通过热氧化，在硅衬底3的表面上方形成由氧化硅膜构成的薄膜。然后，通过MOCVD沉积HfSiO膜，然后在900℃的NH3气下氮化/退火10分钟，以获得由2nm的HfSiON膜构成的栅绝缘膜17(17a，17b)。这里，栅绝缘膜不局限于HfSiON膜，而是可以由例如，HfSiO、HfSiON、HfZrSiO、HfZrSiON、HfAlO、HfAlON、HfZrAlO和HfZrAlON构成的任意含Hf的高介电绝缘膜。
然后，在栅绝缘膜17上形成60nm厚度的多晶硅层。然后，在N-型区(N阱)上方的该多晶硅层中的部分12中，形成抗蚀剂掩膜，以及将B离子以1×1016cm-3的注入面密度仅注入到P-型区(P阱)19上方的部分13中。在去除抗蚀剂掩膜之后，在多晶硅层上进一步沉积40nm厚度的氧化硅膜。接下来，通过借助于光刻和RIE(反应离子蚀刻)的处理，形成由多晶硅构成的栅图案12和13，以及硬掩膜(防掺杂剂注入掩膜)20，所述多晶硅由从N-型区上方的区域通过隔离区上方的区域延伸到P-型区上方的区域。
接下来，利用栅图案12和13以及硬掩膜20作为掩膜，注入掺杂剂，以自对准方式形成扩展扩散层区。此外，沉积氧化硅膜，并将其回蚀，以在多晶硅层的侧壁中形成栅侧壁15。在该状态中，再次将离子注入到将成为源/漏区5(图7(a))的半导体衬底区。这里，由于存在硬掩膜20，阻挡了注入到多晶硅栅图案中的离子。因此，P-型区(P阱)19上方的多晶硅图案13包含栅图案处理之前注入的B。接着，通过在栅图案中用于源/漏区的B和掺杂剂的扩散，进行用于激活的退火，用于浓度均匀化和激活。另一方面，N-型区(N阱)18上方的多晶硅栅图案12(PMOS区)不包含用于防止金属扩散而注入的掺杂剂。
然后，通过溅射和通过硅化技术，在整个表面上沉积金属膜，利用栅侧壁15和STI 16作为掩膜，仅在源/漏区上方形成硅化物层22(图7(b))。该硅化物层22由Ni单硅化物(NiSi)构成，Ni单硅化物可以具有最小化的接触电阻。作为硅化物层，Ni硅化物可以由Co硅化物或Ti硅化物代替。
此外，通过CVD(化学气相沉积)，形成由氧化硅构成的层间绝缘膜21。通过CMP平整该层间绝缘膜21和栅图案上方的硬掩膜，以露出多晶硅栅图案12和13的上表面(图7(c))。然后，通过溅射，在整个表面上方沉积120nm厚度的Ni层24。
接下来，在370℃的N2气下，Ni层24与多晶硅栅图案12和13反应5分钟。这里，在P-型区(P阱)19上方的多晶硅栅图案13中，由于注入的掺杂剂B，减小了硅化速率，以给出完全包括NiSi2晶相28的Ni硅化物。
另一方面，在没有注入掺杂剂的N-型区(N阱)18上方的多晶硅栅图案12中，进行普通的硅化，以形成完全包括Ni2Si晶相27的Ni硅化物(图8(a))。这里，在8的方向防止将成为扩散物种的Ni扩散，以在隔离区上方形成硅化物区(A)和(B)之间的界面7。
这是因为注入的B防止硅化反应的进行，在硅化之后在栅电极之内保持一定或更大浓度的B，防止NiSi2晶相的组分是富Ni的。这里，NiSi2晶相中的硅化物区中的掺杂剂浓度是，由SIMS决定的，作为最小值的3.5×1020cm-3。
在镍的硅化中，获得的镍硅化物的组分取决于多晶硅上沉积的Ni层的薄膜厚度、硅化温度和多晶硅栅图案中的B浓度。在该实施方式中，选择Ni层的薄膜厚度和硅化温度，以便在P-型区(P阱)19上方的栅电极和栅绝缘膜之间的界面侧中形成NiSi2晶相，同时在N-型区(N阱)18上方的整个栅电极中形成Ni3Si晶相。具体地，该镍硅化的反应温度优选为330℃或以上和450℃或以下。在多晶硅上沉积的Ni层的薄膜厚度TM优选地适于在N-型区(N阱)18上方形成Ni3Si晶相(构成栅图案的多晶硅厚度TSi的1.65-倍或更多：TM/TSi＞1.65)。
测量因此形成的每个晶体管的Vth，包括NMOS的栅电极和PMOS的栅电极，该NMOS的栅电极包括栅绝缘膜附近的NiSi2晶相，该PMOS的栅电极包括Ni3Si晶相，给定0.35V用于NMOS的栅电极，给定-0.35V用于PMOS的栅电极。这些值与假定有效功函数分别是4.4eV(NiSiz晶相的有效功函数)和4.8eV(N138晶相的有效功函数)而获得的Vths对应。
这里，当在栅电极的形成过程中在NMOS的栅电极和PMOS的栅电极之间发生相互扩散时，获得的Vth偏离由该组分所预计的Vth。但是，在本发明中未发现这种偏离。因此由该电性能证实，在构成相邻栅电极的NiSi2晶相和Ni3Si晶相之间没有发生相互扩散。在450℃的N2下退火10分钟之后，以同样方式测量如上所述制备的半导体器件，表明Vth没有变化。因此证实，在NiSi2晶相和Ni3Si晶相互相邻近的这些示例所形成的栅电极中，在形成晶体管之后，在450℃或更低的加热过程中，在栅电极的构成材料之间未发生相互扩散。
P-型区(P阱)19上方的Ni硅化物晶相与注入到栅电极中的掺杂剂浓度以及硅化反应的温度密切相关，在一定的反应温度下，较大的掺杂剂注入量易于给出较小的金属原子组分比。此外，在一定的掺杂剂注入数量中，硅化过程中较低的反应温度易于给出较小的金属原子组分比。
例如，当NMOS的整个栅电极由NiSi晶相(图8(b))构成时，NiSi晶相可以通过将栅电极的B注入量减小到5×1015cm-2或将栅电极硅化温度设置为420℃形成。
此外，当仅在与NMOS的栅电极中的栅绝缘膜17接触的侧面的部分中形成NiSi2晶相，而在另一部分中形成Ni3Si晶相(图8(c))，也可以将有效功函数控制为期望值(对应于图6(b))。例如，通过将注入到栅电极中的B量减小到7×1015cm-2，可以形成这种栅电极。
P-型区(P阱)19上方的栅电极可以由不具有特定晶相的Ni-Si合金构成，与NiSi2晶相相比其组分更富含Si。在这种区域中，有效功函数是4.3eV至4.4eV，如图2所示，即使当栅电极的构成材料未由晶相构成，有效功函数的变化如此小，实际上是可接受的。为了形成具有这种小金属原子组分比的Ni-Si合金，例如，可以将栅电极的硅化温度降低至330℃。
N-型区(N阱)18上方的Ni硅化物晶相取决于硅化反应温度，通常在低于320℃的温度下形成NiSi2晶相，而在320℃或以上和650℃或以下的温度下形成Ni3Si晶相。当形成NiSi2晶相时，例如，可以通过将硅化反应温度控制到240℃或以上和小于320℃来形成。栅图案上方形成的Ni层的薄膜厚度(TM)优选地为构成栅图案的多晶硅厚度(TSi)的1.1-倍或更多(即，TM/TSi≥1.1)。
作为该实施方式的变形，当注入到由形成为栅图案的多晶硅构成的P-型区(P阱)19上方的栅图案中的掺杂剂元素是As时，通过以1×1016cm-2的面密度注入到60nm多晶硅栅图案，也可以获得与B注入的情况基本等效的效果。
实施方式2
本发明的第二实施方式是实施方式1的变形，与实施方式1的不同之处在于，以6×1015cm-2将掺杂剂元素F注入到多晶硅P-型区(P阱)19上方的栅图案13。
如实施方式1所述，形成栅图案。接下来，通过溅射，在整个表面上沉积120nm厚度的Ni层，然后在370℃的N2气下使得Ni和多晶硅反应5分钟。这里，通过注入的F和上述相位的影响，P-型区(P阱)上方的多晶硅栅图案13包括与栅绝缘膜接触的侧面中的NiSi2晶相，形成包括NiSi晶相的Ni硅化物。在未注入掺杂剂的N-型区(N阱)上方的栅图案12中，形成完全具有Ni3Si晶相的Ni硅化物。因此，已经证实，即使当利用F作为掺杂剂，可以有效防止如使用B时的硅化反应的进行，并防止硅化之后NiSi2晶相具有富含Ni的组分。通过将吹扫到硅化物界面的F的电阻与B相比(F对晶格点的束缚比B更强)可以说明这样一个观察，即与作为注入掺杂剂的B相比，较低浓度的F具有与B相同的效果，使得具有较小注入量的硅化物中具有相等的残余浓度。
测量每个晶体管的Vth，该晶体管包括其中NiSi2晶相和Ni3Si晶相互相邻近的栅电极，给定0.35V用于NMOS的栅电极，给定-0.35V用于PMOS，给出，这与假定有效功函数分别是4.4eV(NiSi2晶相的有效功函数)和4.8eV(Ni3Si晶相的有效功函数)而获得的Vth相对应。因此由该电性能证实，在构成相邻栅电极的NiSi2晶相和Ni3Si晶相之间没有发生相互扩散。在500℃的N2气中退火10分钟之后，以同样方式测量该半导体器件，表明Vth没有变化。因此证实，在NiSi2晶相和Ni3Si晶相互相邻近的示例中形成的栅电极中，由于掺杂剂的存在，在制备晶体管之后，在500℃或更低的温度加热，栅电极组分不变。已经发现，与B注入相比，在作为掺杂剂的F注入中，该加热温度略高。
还发现，作为该实施方式的变形，使用C、N作为注入到形成为栅图案的多晶硅P-型区(P阱)19上方的栅图案的掺杂剂元素与F的注入同等有效。但是，每个元素给出不同的掺杂剂浓度，所述掺杂剂在硅化之后，残留在栅电极和栅绝缘膜之间的界面上方。因此，必须获得以3×1020cm-3或更高的硅化物保持的掺杂剂浓度，以优化预先注入每个元素的栅图案中的掺杂剂量。
实施方式3
本发明的第三实施方式是实施方式1的变形，与实施方式1的不同之处在于，在形成为栅图案的多晶硅上方未形成作为硬掩膜的氧化膜(防掺杂剂注入掩膜)。下面将参考图9描述该实施方式。栅绝缘膜形成的步骤如实施方式1所述。
然后，在栅绝缘膜17上形成60nm厚度的多晶硅层。随后，在N-型区(N阱)上方的该多晶硅层中的部分12中形成抗蚀剂掩膜，并将As离子仅注入到P-型区(P阱)19上方的具有7×1015cm-2的注入面密度的多晶硅层中的部分13中。接下来，在未形成氧化硅膜的情况下，进行光刻和RIE(反应离子刻蚀)，以在栅绝缘膜上方形成由多晶硅构成的栅图案14a和14b。
接下来，利用栅图案14a和14b作为掩膜，注入离子，以自对准方式形成扩展扩散层区。对于P-型区(P阱)19(NMOS晶体管)，到将成为扩展扩散层区的部分的掺杂剂的注入面密度是7×1014cm-2(As)，以及对于N-型区(N阱)18(PMOS晶体管)，是7×1014cm-2(B)。此外，沉积氧化硅膜，然后进行回蚀，以在多晶硅层的侧壁中形成栅侧壁15。在该状态中，再次注入离子并进行用于激活的退火，以形成源/漏区5(图9(a))。对于P-型区(P阱)19(NMOS晶体管)，到将成为源/漏区的部分中的掺杂剂的注入面密度是2×1015cm-2(As)，以及对于N-型区(N阱)18(PMOS晶体管)，是3×1015cm-2(B)。
这里，由于在构成栅图案的多晶硅上方不存在硬掩膜，在形成扩展扩散层区和源/漏区的过程中，也将掺杂剂注入到多晶硅中。因此，P-型区(P阱)19(NMOS晶体管)上方的多晶硅栅图案中的14b，除栅图案处理之前注入的As之外，在形成扩展扩散层区和源/漏区的过程中注入As，因此注入的掺杂剂总量是9.7×1015cm-2。另一方面，在形成扩展扩散层区和源/漏区过程中，N-型区(N阱)18(PMOS晶体管)上方的多晶硅栅图案中以3.7×1015cm-2的总面密度将B注入14a。
然后，通过溅射和通过硅化技术，在整个表面上沉积Ni膜，利用半导体区、栅侧壁15和ST1 16作为掩膜(图9(b))，仅在源/漏区上方形成Ni硅化物层22。该硅化物层22由Ni单硅化物(NiSi)构成，该Ni单硅化物可以具有最小的接触电阻。作为硅化物层，Ni硅化物可以用Co硅化物或Ti硅化物代替。
此外，通过CVD(化学气相沉积)，形成由氧化硅构成的层间绝缘膜21。通过CMP，去除和平整栅图案上方的层间绝缘膜21和Ni硅化物，以露出多晶硅栅图案14a和14b的上表面(图9(c))。然后，通过溅射，在整个表面上方沉积120nm厚度的Ni层24(图9(d))。
接下来，在370℃的N2气下，使得Ni与多晶硅反应5分钟。这里，在P-型区(P阱)19(NMOS晶体管)上方的多晶硅栅图案14b中，由于受注入As的影响，形成包括NiSi2晶相的Ni硅化物。这是因为注入的As防止硅化反应的进行，以及硅化之后，在栅电极之内残留一定或更多浓度的As，防止NiSi2晶相的组分富含Ni。这里，硅化物中的As浓度是，作为最小值的4.0×1020cm-3。
另一方面，在注入B的N-型区(N阱)18(PMOS区)上方的多晶硅栅图案14a中，形成完全包括Ni3Si晶相的Ni硅化物(图9(e))。这是因为注入的B的面密度如此小(5.7×1019cm-3，作为最大浓度)，以至于在硅化之后，B没有以1×1020cm-3或更大的浓度残留在硅化物栅电极中，因此在延迟硅化中基本上是无效的。这里，防止在8的方向上将成为扩散物种的Ni扩散，以在隔离区上方的硅化物区(A)和(B)之间形成界面7。
测量每个晶体管的Vth，该晶体管包括其中NiSi2晶相和Ni3Si晶相互相邻近形成的栅电极，给定0.35V用于NMOS区，给定-0.35V用于PMOS区，与假定有效功函数分别是4.4eV(NiSi2晶相的有效功函数)和4.8eV(Ni3Si晶相的有效功函数)时而获得的Vths对应。因此由该电性能证实，在构成相邻栅电极的NiSi2晶相和Ni3Si晶相之间没有发生相互扩散。在450℃的N2中退火10分钟之后，以同样方式测量该晶体管，指示Vth没有变化。因此证实在形成晶体管之后，NiSi2晶相和Ni3Si晶相互相邻近的该示例中形成的栅电极能够耐住450℃或更低温度的加热。
如上所述，即使当将掺杂剂注入到预期具有较大原子组分比的栅图案中，掺杂剂在防止硅化反应以及在硅化之后的硅化物方面，并不是很有效，但如果注入量较小，那么可以将残留的掺杂剂浓度调整小于3×1020cm-3，以便可以形成具有较大金属原子组分比的栅电极。

Claims (14)

1.一种半导体器件，包括：
N-型区和P-型区，在半导体衬底内形成，使得通过隔离区隔离所述N-型区和所述P-型区；
线电极，从所述N-型区上方的区域穿过所述隔离区上方的区域延伸到所述P-型区上方的区域；
PMOS晶体管，包括由所述N-型区上方的线电极构成的第一栅电极和在所述第一栅电极和所述半导体衬底之间形成的栅绝缘膜；以及
NMOS晶体管，包括由所述P-型区上方的线电极构成的第二栅电极和在所述第二栅电极和所述半导体衬底之间形成的栅绝缘膜，
其中，所述栅绝缘膜至少包括与所述第一栅电极和所述第二栅电极接触的含Hf的高介电绝缘膜，
所述线电极包括硅化物区(A)和硅化物区(B)，所述硅化物区(A)包括所述第一栅电极，所述硅化物区(B)包括所述第二栅电极，
所述硅化物区(A)和所述硅化物区(B)中的一个硅化物区包含在硅化反应中将成为扩散物种的金属M(a)的硅化物，
另一硅化物区包括与所述栅绝缘膜接触的硅化物层(C)，以及
所述硅化物层(C)包括金属M(b)的硅化物和基本上防止所述金属M在所述硅化物(b)中扩散的掺杂剂，所述金属M(b)的硅化物具有比硅化物(a)更小的金属M的原子组份比。
2.根据权利要求1所述的半导体器件，
其中，所述金属M是Ni，
所述硅化物区(A)为包括Ni硅化物的一个硅化物区，所述Ni硅化物具有60％或更大的Ni原子组份比，作为硅化物(a)，以及
所述硅化物区(B)为包括Ni硅化物的另一硅化物区，所述Ni硅化物具有小于60％的Ni原子组份比，作为所述硅化物层(C)中的硅化物(b)。
3.根据权利要求2所述的半导体器件，
其中，作为所述硅化物(a)的Ni硅化物是Ni3Si晶相或Ni2Si晶相。
4.根据权利要求2或3所述的半导体器件，
其中，作为所述硅化物(b)的Ni硅化物是NiSi晶相或NiSi2晶相。
5.根据权利要求2至4中的任意一项所述的半导体器件，
其中，所述硅化物层(C)包括选自由B、As、C、F和N组成的组中的至少一种元素(D)，作为掺杂剂，以及
所述硅化物层(C)中的元素(D)的总浓度是1×1020cm-3或更大。
6.根据权利要求2至4中的任意一项所述的半导体器件，
其中，所述硅化物层(C)包括选自由B、As、C、F和N组成的组中的至少一种元素(D)，作为掺杂剂，以及
所述硅化物层(C)中的元素(D)的总浓度是3×1020cm-3或更大。
7.根据权利要求1至6中的任意一项所述的半导体器件，
其中，所述栅绝缘膜是多层的，以及
还包括在所述含Hf的高介电绝缘膜下面的氧化硅层和氮氧化硅层中的至少一个。
8.根据权利要求1至7中的任意一项所述的半导体器件，
其中，所述含Hf的高介电绝缘膜是HfSiON层。
9.根据权利要求1至8中的任意一项所述的半导体器件，
其中，所述NMOS晶体管和所述PMOS晶体管构成CMOS晶体管。
10.一种用于制造根据权利要求1所述的半导体器件的工艺，包括：
制备所述半导体衬底，所述半导体衬底包括由所述隔离区隔离的所述N-型区和所述P-型区；
至少在所述半导体衬底上方的最上表面中，形成包括所述含Hf的高介电绝缘膜的所述栅绝缘膜；
在所述栅绝缘膜上方形成硅层；
将掺杂剂仅仅注入到所述P-型区和所述N-型区上方的任意一个硅层中，作为掺杂剂注入步骤；
处理所述硅层，以形成由硅区构成的栅图案，所述硅区从所述N-型区上方的区域穿过所述隔离区上方的区域延伸到所述P-型区上方的区域；
在所述栅图案的侧壁上形成栅侧壁；
利用所述栅图案和所述栅侧壁作为掩膜，将掺杂剂注入到所述半导体衬底中；
通过加热，激活所述硅区和所述半导体衬底中的所述掺杂剂；
在所述栅图案上方形成层间绝缘膜；
去除所述层间绝缘膜，以露出所述栅图案；
在所述露出的栅图案上方沉积可形成硅化物的金属M层；
通过加热，使得所述金属M与构成所述栅图案的硅反应，以形成线电极，其中，在通过所述N-型区和所述P-型区上方的硅区构成的所述栅图案中，所述另一硅化物区是在所述掺杂剂注入步骤中注入有所述掺杂剂的区域，而所述一个硅化物区是未注入所述掺杂剂的区域；以及
去除在形成所述线电极中未与所述硅反应的所述金属M层。
11.一种用于制造根据权利要求1所述的半导体器件的工艺，包括：
制备所述半导体衬底，所述半导体衬底包括由所述隔离区隔离的所述N-型区和所述P-型区；
至少在所述半导体衬底上方的最上表面中，形成包括所述含Hf的高介电绝缘膜的栅绝缘膜；
在所述栅绝缘膜上方形成硅层；
将掺杂剂仅仅注入到所述P-型区和所述N-型区上方的任意一个硅层中，作为掺杂剂注入步骤；
在所述硅层上方形成防掺杂剂注入层；
处理所述硅层和所述防掺杂剂注入层，以形成由硅区构成的栅图案，并在所述栅图案上方形成防掺杂剂注入掩膜，所述硅区从所述N-型区上方的区域穿过所述隔离区上方的区域延伸到所述P-型区上方的区域；
在所述栅图案的侧壁上形成栅侧壁；
利用所述栅图案和所述防掺杂剂注入掩膜作为掩膜，将掺杂剂注入到所述半导体衬底中；
通过加热，激活所述硅区和所述半导体衬底中的所述掺杂剂；
在所述防掺杂剂注入掩膜上方形成层间绝缘膜；
去除所述层间绝缘膜和所述防掺杂剂注入掩膜，以露出所述栅图案；
在所述露出的栅图案上方沉积可形成硅化物的金属M层；
通过加热，使得所述金属M与构成所述栅图案的硅反应，以形成线电极，其中，在由所述N-型区和所述P-型区上方的所述硅区构成的所述栅图案中，所述另一硅化物区是在所述掺杂剂注入步骤中注入有所述掺杂剂的区域，而所述一个硅化物区是未注入所述掺杂剂的区域；以及
去除在形成所述线电极中未与硅反应的金属M层。
12.根据权利要求10或11所述的用于制造所述半导体器件的工艺，其中
所述金属M是Ni，
在沉积所述金属M层中，所沉积的金属M层的膜厚度TM与所述硅区的膜厚度TSi的比率，TM/TSi，是1.65或更大，以及
在形成所述线电极中，在330℃或以上和450℃或以下的温度下进行加热，并且包含在所述一个硅化物区中的所述硅化物(a)是Ni3Si晶相。
13.根据权利要求10或11所述的用于制造所述半导体器件的工艺，其中
所述金属M是Ni，
在沉积所述金属M层中，所沉积的金属M层的膜厚度TM与所述硅区的膜厚度TSi的比率，TM/TSi，是1.1或更大，以及
在形成所述线电极中，在240℃或以上和小于320℃的温度下进行加热，并且包含在所述一个硅化物区中的所述硅化物(a)是Ni2Si晶相。
14.根据权利要求10至13中的任意一项所述的用于制造所述半导体器件的工艺，其中
所述金属M是Ni，
在形成所述线电极中，包含在所述另一硅化物区中的所述硅化物(b)是NiSi2晶相或NiSi晶相。
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