JPH0671199B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0671199B2 JPH0671199B2 JP60216506A JP21650685A JPH0671199B2 JP H0671199 B2 JPH0671199 B2 JP H0671199B2 JP 60216506 A JP60216506 A JP 60216506A JP 21650685 A JP21650685 A JP 21650685A JP H0671199 B2 JPH0671199 B2 JP H0671199B2
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- JP
- Japan
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- region
- substrate
- impurity region
- transistor
- surge
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体装置に係わり、特にLDD（ライトリ・
ドープド・ドレイン）構造のMOS（絶縁ゲート）型トラ
ンジスタを用いた出力バッファ回路を備えた半導体装置
に関する。
ドープド・ドレイン）構造のMOS（絶縁ゲート）型トラ
ンジスタを用いた出力バッファ回路を備えた半導体装置
に関する。
LDD構造のMOSトランジスタの従来例としてＮチャネル形
のものを第５図に示している。即ち、１はＰ形の半導体
基板であり、この基板１の表面領域の一部にはドレイン
Ｄ、ソースＳとしてＮ＋形の不純物領域2,3が形成され
ている。これらの不純物領域2,3の間には表面接合耐圧
を高めるためにＮ−形の不純物領域4,5がそれぞれ前記
不純物領域2,3に接した状態で配設されている。そし
て、、上記Ｎ−形の不純物領域3,4の間の前記基板上に
はゲート絶縁膜６を介してゲート電極７が形成されてい
る。
のものを第５図に示している。即ち、１はＰ形の半導体
基板であり、この基板１の表面領域の一部にはドレイン
Ｄ、ソースＳとしてＮ＋形の不純物領域2,3が形成され
ている。これらの不純物領域2,3の間には表面接合耐圧
を高めるためにＮ−形の不純物領域4,5がそれぞれ前記
不純物領域2,3に接した状態で配設されている。そし
て、、上記Ｎ−形の不純物領域3,4の間の前記基板上に
はゲート絶縁膜６を介してゲート電極７が形成されてい
る。
上記LDD構造のMOSトランジスタはブレークダウン電圧が
高いので、たとえばドレインＤに正のサージ電圧が印加
された場合にゲート絶縁膜（酸化膜）６に過重のストレ
スが加わり易くなり、この酸化膜の破壊が生じ易い。そ
こで、LDD構造のMOSトランジスタを用いた回路におい
て、サージ電圧の印加により発生された電荷をフィール
ドトランジスタ等による寄生バイポーラトランジスタに
より速やかに接地点に放電させて酸化膜に対するストレ
スを緩和するようにし、上記LDD構造のMOSトランジスタ
のサージ耐圧の向上を図った半導体装置が既に本願出願
人の出願に係る特願昭59−63686号により提案されてい
る。
高いので、たとえばドレインＤに正のサージ電圧が印加
された場合にゲート絶縁膜（酸化膜）６に過重のストレ
スが加わり易くなり、この酸化膜の破壊が生じ易い。そ
こで、LDD構造のMOSトランジスタを用いた回路におい
て、サージ電圧の印加により発生された電荷をフィール
ドトランジスタ等による寄生バイポーラトランジスタに
より速やかに接地点に放電させて酸化膜に対するストレ
スを緩和するようにし、上記LDD構造のMOSトランジスタ
のサージ耐圧の向上を図った半導体装置が既に本願出願
人の出願に係る特願昭59−63686号により提案されてい
る。
上記したようにLDD構造のMOSトランジスタを用いた回路
に寄生バイポーラトランジスタからなるサージ保護トラ
ンジスタを備えた場合、十分に大きな寄生容量が備わっ
ている端子（たとえば電源端子）と接地端との間に上記
保護トランジスタを接続している場合には、上記端子の
サージ入力に対して前記大きな寄生容量により初期電位
を十分に低下させるので保護トランジスタによるサージ
耐圧の向上効果が十分に得られる。しかし、第６図に示
すような集積回路の出力バッファ回路60にLDD構造のMOS
トランジスタ61,62を用いてサージ保護トランジスタ63
を出力節点64（集積回路の外部出力端子65に接続されて
いる）と接地点との間に接続している場合には、上記出
力節点64の寄生容量が小さいことから、上記節点64のサ
ージ入力に対して上記寄生容量により初期電位を十分に
低下させることができないので、前記保護トランジスタ
63によるサージ耐圧の向上効果が十分には得られず、サ
ージ耐圧の要求仕様に対して必らずしも十分な余裕が得
られない。
に寄生バイポーラトランジスタからなるサージ保護トラ
ンジスタを備えた場合、十分に大きな寄生容量が備わっ
ている端子（たとえば電源端子）と接地端との間に上記
保護トランジスタを接続している場合には、上記端子の
サージ入力に対して前記大きな寄生容量により初期電位
を十分に低下させるので保護トランジスタによるサージ
耐圧の向上効果が十分に得られる。しかし、第６図に示
すような集積回路の出力バッファ回路60にLDD構造のMOS
トランジスタ61,62を用いてサージ保護トランジスタ63
を出力節点64（集積回路の外部出力端子65に接続されて
いる）と接地点との間に接続している場合には、上記出
力節点64の寄生容量が小さいことから、上記節点64のサ
ージ入力に対して上記寄生容量により初期電位を十分に
低下させることができないので、前記保護トランジスタ
63によるサージ耐圧の向上効果が十分には得られず、サ
ージ耐圧の要求仕様に対して必らずしも十分な余裕が得
られない。
本発明は上記の事情に鑑みてなされたもので、LDD構造
のMOSトランジスタを用いて構成され、寄生バイポーラ
トランジスタで成るサージ保護用の素子を設けた回路を
備える半導体装置のサージ耐圧をより一層向上させるこ
とができ、サージ耐圧の要求仕様に対して十分な余裕を
持たせることができる半導体装置を提供するものであ
る。
のMOSトランジスタを用いて構成され、寄生バイポーラ
トランジスタで成るサージ保護用の素子を設けた回路を
備える半導体装置のサージ耐圧をより一層向上させるこ
とができ、サージ耐圧の要求仕様に対して十分な余裕を
持たせることができる半導体装置を提供するものであ
る。
この発明は、高電位電源と接地点との間に直列に接続さ
れ少なくとも一方がLDD（ライトリ・ドープド・ドレイ
ン）構造の第１、第２の絶縁ゲート型のトランジスタ
と、前記第１、第２の絶縁ゲート型トランジスタの出力
節点どうしの相互接続点に接続された出力端子と、前記
相互接続点と前記LDD構造の絶縁ゲート型トランジスタ
の出力節点とを互いに接続する配線に挿入形成されたサ
ージ保護用抵抗と、前記相互接続点にコレクタを接続
し、ベースおよびエミッタをともにサージ吸収電位端に
接続したサージ保護用寄生バイポーラトランジスタとを
具備し、前記サージ保護用寄生バイポーラトランジスタ
が、前記第１、第２の絶縁ゲート型トランジスタの半導
体層構造とは異なる部分のソース領域、ドレイン領域お
よび基板領域のPN接合を少なくとも用いて構成されてい
ることを特徴としている。
れ少なくとも一方がLDD（ライトリ・ドープド・ドレイ
ン）構造の第１、第２の絶縁ゲート型のトランジスタ
と、前記第１、第２の絶縁ゲート型トランジスタの出力
節点どうしの相互接続点に接続された出力端子と、前記
相互接続点と前記LDD構造の絶縁ゲート型トランジスタ
の出力節点とを互いに接続する配線に挿入形成されたサ
ージ保護用抵抗と、前記相互接続点にコレクタを接続
し、ベースおよびエミッタをともにサージ吸収電位端に
接続したサージ保護用寄生バイポーラトランジスタとを
具備し、前記サージ保護用寄生バイポーラトランジスタ
が、前記第１、第２の絶縁ゲート型トランジスタの半導
体層構造とは異なる部分のソース領域、ドレイン領域お
よび基板領域のPN接合を少なくとも用いて構成されてい
ることを特徴としている。
上記構成の半導体装置によれば、出力端子にサージが入
力されても、まず、サージ保護用寄生バイポーラトラン
ジスタが上記サージをサージ吸収電位端に速やかに逃が
す。さらにこのサージ保護用寄生バイポーラトランジス
タが逃がしきれなかったサージは、サージ保護用抵抗が
電流制限を行うことにより吸収される。
力されても、まず、サージ保護用寄生バイポーラトラン
ジスタが上記サージをサージ吸収電位端に速やかに逃が
す。さらにこのサージ保護用寄生バイポーラトランジス
タが逃がしきれなかったサージは、サージ保護用抵抗が
電流制限を行うことにより吸収される。
従って、LDD構造のトランジスタに、過渡の電圧、電流
が印加される恐れを低減でき、LDD構造のトランジスタ
の耐圧を向上できる。
が印加される恐れを低減でき、LDD構造のトランジスタ
の耐圧を向上できる。
さらにサージ保護用寄生バイポーラトランジスタが、少
なくとも絶縁ゲート型トランジスタのソース領域、ドレ
イン領域、半導体基板領域との接合を用いて形成される
ために、サージ保護用のバイポーラトランジスタを製造
工程の増加無しに作り込むことができ、製造コストを抑
制できる。また、寄生バイポーラトランジスタを利用す
るために、サージ保護用の素子を設計する必要もなく、
装置の開発の容易化に寄与できる。
なくとも絶縁ゲート型トランジスタのソース領域、ドレ
イン領域、半導体基板領域との接合を用いて形成される
ために、サージ保護用のバイポーラトランジスタを製造
工程の増加無しに作り込むことができ、製造コストを抑
制できる。また、寄生バイポーラトランジスタを利用す
るために、サージ保護用の素子を設計する必要もなく、
装置の開発の容易化に寄与できる。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図において、10は半導体集積回路に設けられた出力
バッファ回路であり、その駆動側トランジスタ11および
負荷側トランジスタ12はそれぞれたとえばＮチャンネル
形のMOSトランジスタが用いられており、少なくとも一
方はLDD構造が採用されている。13は上記出力バッファ
回路10の出力節点であって外部出力端子14に接続されて
おり、上記出力節点13と外部出力端子14とのノード18に
は、前述したようなフィールドトランジスタ等による寄
生バイポーラトランジスタからなるサージ保護トランジ
スタ15のコレクタが接続されており、この保護トランジ
スタ15のベースおよびエミッタは前記駆動側トランジス
タ11のソースと同じ電位端（通常は接地端）に接続され
ている。
バッファ回路であり、その駆動側トランジスタ11および
負荷側トランジスタ12はそれぞれたとえばＮチャンネル
形のMOSトランジスタが用いられており、少なくとも一
方はLDD構造が採用されている。13は上記出力バッファ
回路10の出力節点であって外部出力端子14に接続されて
おり、上記出力節点13と外部出力端子14とのノード18に
は、前述したようなフィールドトランジスタ等による寄
生バイポーラトランジスタからなるサージ保護トランジ
スタ15のコレクタが接続されており、この保護トランジ
スタ15のベースおよびエミッタは前記駆動側トランジス
タ11のソースと同じ電位端（通常は接地端）に接続され
ている。
そして、本発明においては、前記出力バッファ回路10に
おいて前記出力節点13と保護すべきLDD構造のMOSトラン
ジスタの出力節点側一端との間、本例では駆動側トラン
ジスタ11のドレインＤとの間および負荷側トランジスタ
12のソースとの間にそれぞれサージ保護用の抵抗16,17
が挿入形成されている。
おいて前記出力節点13と保護すべきLDD構造のMOSトラン
ジスタの出力節点側一端との間、本例では駆動側トラン
ジスタ11のドレインＤとの間および負荷側トランジスタ
12のソースとの間にそれぞれサージ保護用の抵抗16,17
が挿入形成されている。
上記抵抗16,17は、半導体集積回路のチップ上に形成さ
れるポリシリコン抵抗、拡散層抵抗、ウエル抵抗、ウエ
ル上の拡散層抵抗、その他集積回路チップ上に形成され
る抵抗成分による抵抗のいずれでもよく、さらには上記
各抵抗中の２つ以上の抵抗の直列あるいは並列あるいは
直並列の組み合わせであってもよい。
れるポリシリコン抵抗、拡散層抵抗、ウエル抵抗、ウエ
ル上の拡散層抵抗、その他集積回路チップ上に形成され
る抵抗成分による抵抗のいずれでもよく、さらには上記
各抵抗中の２つ以上の抵抗の直列あるいは並列あるいは
直並列の組み合わせであってもよい。
なお、寄生バイポーラトランジスタとしては前述した特
願昭59−63686号により提案したような各種のもの（ｎ
＋−ｎ＋スペーシング、アルミフィールドトランジス
タ、ポリフィールドトランジスタ、ウエル構造を利用し
たもの等）を利用可能である。この種の寄生バイポーラ
トランジスタは、サージ保護トランジスタ15に用いられ
る。サージ保護トランジスタ15は、第１図に示したよう
に、ノード18にコレクタが接続されるため、駆動側トラ
ンジスタ11および負荷側トランジスタ12を構成する半導
体層構造とは異なった半導体層構造に寄生する寄生バイ
ポーラトランジスタで構成される。第２図乃至第４図は
それぞれ、サージ保護トランジスタ15の各種の例を示す
断面図である。第２図乃至第４図において、第１図と同
一の部分については同一の参照符号を付し、異なる部分
についてのみ説明することとする。第２図は、ドレイン
側にのみLDD構造を採用したMOSトランジスタにおけるド
レインＤをコレクタ、ソースをエミッタ、基板１をベー
スとする寄生バイポーラトランジスタＱＢを示してい
る。ここで、ＲＳはベース抵抗（基板抵抗）である。第
３図はフィールド酸化膜31によって分離された隣接する
MOSトランジスタのソースＳ、ドレインＤのそれぞれの
一方と基板１とによって寄生バイポーラトランジスタＱ
Ｂを形成したものである。第４図は、Ｎ形の半導体基板
41上にＰ形のウエル領域42を形成したCMOS構成におい
て、ウエル領域42中のＮ＋形不純物領域43をエミッタ、
ウエル領域42をベース、半導体基板41をコレクタとする
寄生バイポーラトランジスタＱＢを示している。ここ
で、ＲＷはベース抵抗（ウエル領域42の抵抗）である。
願昭59−63686号により提案したような各種のもの（ｎ
＋−ｎ＋スペーシング、アルミフィールドトランジス
タ、ポリフィールドトランジスタ、ウエル構造を利用し
たもの等）を利用可能である。この種の寄生バイポーラ
トランジスタは、サージ保護トランジスタ15に用いられ
る。サージ保護トランジスタ15は、第１図に示したよう
に、ノード18にコレクタが接続されるため、駆動側トラ
ンジスタ11および負荷側トランジスタ12を構成する半導
体層構造とは異なった半導体層構造に寄生する寄生バイ
ポーラトランジスタで構成される。第２図乃至第４図は
それぞれ、サージ保護トランジスタ15の各種の例を示す
断面図である。第２図乃至第４図において、第１図と同
一の部分については同一の参照符号を付し、異なる部分
についてのみ説明することとする。第２図は、ドレイン
側にのみLDD構造を採用したMOSトランジスタにおけるド
レインＤをコレクタ、ソースをエミッタ、基板１をベー
スとする寄生バイポーラトランジスタＱＢを示してい
る。ここで、ＲＳはベース抵抗（基板抵抗）である。第
３図はフィールド酸化膜31によって分離された隣接する
MOSトランジスタのソースＳ、ドレインＤのそれぞれの
一方と基板１とによって寄生バイポーラトランジスタＱ
Ｂを形成したものである。第４図は、Ｎ形の半導体基板
41上にＰ形のウエル領域42を形成したCMOS構成におい
て、ウエル領域42中のＮ＋形不純物領域43をエミッタ、
ウエル領域42をベース、半導体基板41をコレクタとする
寄生バイポーラトランジスタＱＢを示している。ここ
で、ＲＷはベース抵抗（ウエル領域42の抵抗）である。
上記出力バッファ回路においては、外部出力端子14に瞬
間的に高電圧が印加されても抵抗16,17が電流制限回路
として働らくので、LDD構造のトランジスタ11,12は過度
の電圧、電流が印加されずに保護される。なお、上記外
出力端子14にサージが印加されたときの電荷の放電は、
前記抵抗16,17が存在するためにこれらの抵抗16,17を有
さない場合に比べて遅れるが、サージに強い寄生バイポ
ーラトランジスタからなる保護トランジスタ15により速
やかに放電が行なわれるので問題はない。即ち、上記抵
抗16,17により外部出力端子14からのサージ入力に対す
るLDD構造のMOSトランジスタのサージ耐圧が向上してい
る。
間的に高電圧が印加されても抵抗16,17が電流制限回路
として働らくので、LDD構造のトランジスタ11,12は過度
の電圧、電流が印加されずに保護される。なお、上記外
出力端子14にサージが印加されたときの電荷の放電は、
前記抵抗16,17が存在するためにこれらの抵抗16,17を有
さない場合に比べて遅れるが、サージに強い寄生バイポ
ーラトランジスタからなる保護トランジスタ15により速
やかに放電が行なわれるので問題はない。即ち、上記抵
抗16,17により外部出力端子14からのサージ入力に対す
るLDD構造のMOSトランジスタのサージ耐圧が向上してい
る。
なお、上記実施例はLDD構造のMOSトランジスタとしてＮ
チャネル形のものを使用した場合について説明したが、
これに限らずＰチャネル形のMOSトランジスタを用いた
出力バッファ回路の場合でもCMOS形の出力バッファ回路
の場合でも保護すべきLDD構造のトランジスタと出力節
点との間に保護抵抗を挿入形成することによってサージ
耐圧を一層向上させることができる。
チャネル形のものを使用した場合について説明したが、
これに限らずＰチャネル形のMOSトランジスタを用いた
出力バッファ回路の場合でもCMOS形の出力バッファ回路
の場合でも保護すべきLDD構造のトランジスタと出力節
点との間に保護抵抗を挿入形成することによってサージ
耐圧を一層向上させることができる。
上述したように本発明の半導体装置によれば、LDD構造
のMOSトランジスタを用いて構成され、寄生バイポーラ
トランジスタで成るサージ保護用の素子を設けた回路を
備える半導体装置のサージ耐圧をより一層向上させるこ
とができ、サージ耐圧の要要求仕様に対して十分な余裕
が持たせることができる。
のMOSトランジスタを用いて構成され、寄生バイポーラ
トランジスタで成るサージ保護用の素子を設けた回路を
備える半導体装置のサージ耐圧をより一層向上させるこ
とができ、サージ耐圧の要要求仕様に対して十分な余裕
が持たせることができる。
第１図は本発明の一実施例に係わる出力バッファ回路の
回路図、第２図乃至第４図は第１図中のサージ保護トラ
ンジスタ（寄生バイポーラトランジスタ）の各種の構成
例を示すMOS構造の断面図、第５図は従来のLDD構造のMO
Sトランジスタを示す断面図、第６図は従来考えられて
いるLDD構造のMOSトランジスタを使用した出力バッファ
回路に寄生バイポーラトランジスタ（サージ保護トラン
ジスタ）を接続した回路を示す回路図である。 10……出力バッファ回路、11,12……LDD構造トランジス
タ、13……出力節点、14……外部出力端子、15……サー
ジ保護トランジスタ、16,17……サージ保護抵抗。
回路図、第２図乃至第４図は第１図中のサージ保護トラ
ンジスタ（寄生バイポーラトランジスタ）の各種の構成
例を示すMOS構造の断面図、第５図は従来のLDD構造のMO
Sトランジスタを示す断面図、第６図は従来考えられて
いるLDD構造のMOSトランジスタを使用した出力バッファ
回路に寄生バイポーラトランジスタ（サージ保護トラン
ジスタ）を接続した回路を示す回路図である。 10……出力バッファ回路、11,12……LDD構造トランジス
タ、13……出力節点、14……外部出力端子、15……サー
ジ保護トランジスタ、16,17……サージ保護抵抗。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784 9170−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｈ (72)発明者 渥美 滋 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (56)参考文献 特開 昭53−86151（ＪＰ，Ａ) 特開 昭60−207383（ＪＰ，Ａ)
Claims (5)
- 【請求項１】高電位電源と接地点との間に直列に接続さ
れ少なくとも一方がLDD（ライトリ・ドープド・ドレイ
ン）構造の第１、第２の絶縁ゲート型のトランジスタ
と、 前記第１、第２の絶縁ゲート型トランジスタの出力節点
どうしの相互接続点に接続された出力端子と、 前記相互接続点と前記LDD構造の絶縁ゲート型トランジ
スタの出力節点とを互いに接続する配線に挿入形成され
たサージ保護用抵抗と、 前記相互接続点にコレクタを接続し、ベースおよびエミ
ッタをともにサージ吸収電位端に接続したサージ保護用
寄生バイポーラトランジスタとを具備し、 前記サージ保護用寄生バイポーラトランジスタが、前記
第１、第２の絶縁ゲート型トランジスタの半導体層構造
とは異なる部分のソース領域、ドレイン領域および基板
領域のPN接合を少なくとも用いて構成されていることを
特徴とする半導体装置。 - 【請求項２】前記サージ保護用寄生バイポーラトランジ
スタは、前記接地点に接続される第１導電型の半導体基
板と、この基板の一表面領域内に形成され前記接地点に
接続される第２導電型の第１不純物領域と、この第１不
純物領域と所定間隔に離間して形成され前記相互接続点
に接続される第２導電型の第２不純物領域と、前記第
１、第２不純物領域間の前記基板上に絶縁膜を介して形
成され前記接地点に接続されたゲート電極とで構成され
た半導体層構造に寄生してなり、前記第１不純物領域を
エミッタ、前記基板をベース、前記第２不純物領域をコ
レクタとしてサージ電圧の印加により発生された電荷を
前記接地点に導くように構成されていることを特徴とす
る特許請求の範囲第１項記載の半導体装置。 - 【請求項３】前記サージ保護用バイポーラトランジスタ
は、前記接地点に接続される第１導電型の半導体基板
と、この基板上に形成されたフィールド絶縁膜と、前記
基板の一表面領域内に形成され前記接地点に接続される
第２導電型の第１不純物領域と、前記フィールド絶縁膜
によって前記第１不純物領域より分離されて前記一表面
領域内に形成され前記相互接続点に接続される第２導電
型の第２不純物領域とで構成された半導体層構造に寄生
してなり、前記第１不純物領域をエミッタ、前記基板を
ベース、前記第２不純物領域をコレクタとしてサージ電
圧の印加により発生された電荷を前記接地点に導くよう
に構成されていることを特徴とする特許請求の範囲第１
項記載の半導体装置。 - 【請求項４】前記サージ保護用バイポーラトランジスタ
は、前記接地点に接続される第１導電型の半導体基板
と、この基板内に形成され前記接地点に接続される第２
導電型のウエル領域と、このウエル領域内に形成され前
記相互接続点に接続される第１導電型の不純物領域とで
構成された半導体層構造に寄生してなり、前記基板をエ
ミッタ、前記ウエル領域をベース、前記不純物領域をコ
レクタとしてサージ電圧の印加により発生された電荷を
前記接地点に導くように構成されていることを特徴とす
る特許請求の範囲第１項記載の半導体装置。 - 【請求項５】前記サージ保護用抵抗は、ポリシリコン抵
抗、拡散層抵抗、ウエル領域の拡散抵抗、ウエル抵抗、
その他集積回路チップ上に形成される抵抗成分による抵
抗あるいはこれらの抵抗のうち２つ以上の抵抗の組合せ
による抵抗であることを特徴とする前記特許請求の範囲
第１項乃至第４項いずれかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216506A JPH0671199B2 (ja) | 1985-09-30 | 1985-09-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216506A JPH0671199B2 (ja) | 1985-09-30 | 1985-09-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6276815A JPS6276815A (ja) | 1987-04-08 |
| JPH0671199B2 true JPH0671199B2 (ja) | 1994-09-07 |
Family
ID=16689494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60216506A Expired - Lifetime JPH0671199B2 (ja) | 1985-09-30 | 1985-09-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0671199B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2538312B2 (ja) * | 1988-06-02 | 1996-09-25 | 三菱電機株式会社 | 半導体集積回路 |
| TWI344743B (en) | 2006-11-03 | 2011-07-01 | Hon Hai Prec Ind Co Ltd | Inrush current restraining circuit and audio device using the same |
-
1985
- 1985-09-30 JP JP60216506A patent/JPH0671199B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6276815A (ja) | 1987-04-08 |
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