JPH06151752A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06151752A JPH06151752A JP4316466A JP31646692A JPH06151752A JP H06151752 A JPH06151752 A JP H06151752A JP 4316466 A JP4316466 A JP 4316466A JP 31646692 A JP31646692 A JP 31646692A JP H06151752 A JPH06151752 A JP H06151752A
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Abstract
(57)【要約】
【目的】 信頼性が高く容量も大きいキャパシタを有す
る半導体装置を製造する。 【構成】 キャパシタ３２の記憶ノード電極のパターン
に多結晶Ｓｉ膜２３を加工した後、その表面の自然酸化
膜２４を酸化窒化膜２５にするための急速熱窒化と、酸
化窒化膜２５の膜厚方向の一部を除去するための希弗酸
によるエッチングとを繰り返す。この際、自然酸化膜２
４を露出させていないのでこの自然酸化膜２４が再び成
長することがなく、しかも窒化と除去とを繰り返してい
るので、自然酸化膜２４が厚くてもこの自然酸化膜２４
を完全に除去することができる。
る半導体装置を製造する。 【構成】 キャパシタ３２の記憶ノード電極のパターン
に多結晶Ｓｉ膜２３を加工した後、その表面の自然酸化
膜２４を酸化窒化膜２５にするための急速熱窒化と、酸
化窒化膜２５の膜厚方向の一部を除去するための希弗酸
によるエッチングとを繰り返す。この際、自然酸化膜２
４を露出させていないのでこの自然酸化膜２４が再び成
長することがなく、しかも窒化と除去とを繰り返してい
るので、自然酸化膜２４が厚くてもこの自然酸化膜２４
を完全に除去することができる。
Description
【０００１】
【産業上の利用分野】本願の発明は、不純物を含む多結
晶シリコン膜で下部電極が形成されているキャパシタを
有する半導体装置の製造方法に関するものである。
晶シリコン膜で下部電極が形成されているキャパシタを
有する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】図２は、積層キャパシタ型ＤＲＡＭを製
造するために本願の出願人が従来から実施している方法
を示している。この方法では、図２（ａ）に示す様に、
Ｐ型のＳｉ基板１１にＬＯＣＯＳ法によるＳｉＯ2 膜１
２等で素子分離領域を形成し、ＳｉＯ2 膜１２に囲まれ
ている素子活性領域の表面にゲート酸化膜としてのＳｉ
Ｏ2 膜１３を形成する。そして、Ｗポリサイド膜１４等
をパターニングして、メモリセルではワード線になるゲ
ート電極を形成する。
造するために本願の出願人が従来から実施している方法
を示している。この方法では、図２（ａ）に示す様に、
Ｐ型のＳｉ基板１１にＬＯＣＯＳ法によるＳｉＯ2 膜１
２等で素子分離領域を形成し、ＳｉＯ2 膜１２に囲まれ
ている素子活性領域の表面にゲート酸化膜としてのＳｉ
Ｏ2 膜１３を形成する。そして、Ｗポリサイド膜１４等
をパターニングして、メモリセルではワード線になるゲ
ート電極を形成する。
【０００３】その後、Ｗポリサイド膜１４とＳｉＯ2 膜
１２とをマスクにしてＰｈｏｓやＡｓ等のＮ型の不純物
を１０12〜１０13ｃｍ-2のドーズ量でＳｉ基板１１にイ
オン注入し、更に熱処理を施して、Ｎ- 型の拡散層１５
を形成する。ここまでで、メモリセルを構成するトラン
ジスタ１６が完成する。そして、周辺回路のトランジス
タ（図示せず）をＬＤＤ構造にするために、ＣＶＤ法で
ＳｉＯ2 膜１７を堆積させ、このＳｉＯ2 膜１７の全面
を異方性エッチングして、ＳｉＯ2 膜１７から成るＬＤ
ＤスペーサをＷポリサイド膜１４の側壁に形成する。
１２とをマスクにしてＰｈｏｓやＡｓ等のＮ型の不純物
を１０12〜１０13ｃｍ-2のドーズ量でＳｉ基板１１にイ
オン注入し、更に熱処理を施して、Ｎ- 型の拡散層１５
を形成する。ここまでで、メモリセルを構成するトラン
ジスタ１６が完成する。そして、周辺回路のトランジス
タ（図示せず）をＬＤＤ構造にするために、ＣＶＤ法で
ＳｉＯ2 膜１７を堆積させ、このＳｉＯ2 膜１７の全面
を異方性エッチングして、ＳｉＯ2 膜１７から成るＬＤ
ＤスペーサをＷポリサイド膜１４の側壁に形成する。
【０００４】その後、ＳｉＯ2 膜やＰＳＧ膜や減圧ＣＶ
Ｄ法で堆積させたＳｉＮ膜等で層間絶縁膜２１を形成
し、記憶ノード電極用のコンタクト孔２２を層間絶縁膜
２１に開口する。そして、コンタクト孔２２を介して一
方の拡散層１５にコンタクトする様に、減圧ＣＶＤ法で
多結晶Ｓｉ膜２３を堆積させる。
Ｄ法で堆積させたＳｉＮ膜等で層間絶縁膜２１を形成
し、記憶ノード電極用のコンタクト孔２２を層間絶縁膜
２１に開口する。そして、コンタクト孔２２を介して一
方の拡散層１５にコンタクトする様に、減圧ＣＶＤ法で
多結晶Ｓｉ膜２３を堆積させる。
【０００５】その後、ＰＯＣｌ3 の蒸気に曝してこの蒸
気からＰｈｏｓを熱拡散させるプレデポジション法を行
ったり、ＡｓかＰｈｏｓを１０15ｃｍ-2以上のドーズ量
にイオン注入し且つ熱処理を施したりして、多結晶Ｓｉ
膜２３に不純物を添加した後、この多結晶Ｓｉ膜２３を
記憶ノード電極のパターンに加工する。
気からＰｈｏｓを熱拡散させるプレデポジション法を行
ったり、ＡｓかＰｈｏｓを１０15ｃｍ-2以上のドーズ量
にイオン注入し且つ熱処理を施したりして、多結晶Ｓｉ
膜２３に不純物を添加した後、この多結晶Ｓｉ膜２３を
記憶ノード電極のパターンに加工する。
【０００６】ところで、パターニングした多結晶Ｓｉ膜
２３の表面にはキャパシタ誘電体膜を形成するが、この
多結晶Ｓｉ膜２３の表面には、図２（ｂ）に示す様に、
自然酸化膜（ＳｉＯX 膜）２４が成長する。自然酸化膜
２４が存在しているとキャパシタ誘電体膜を薄膜化する
ことができなくてキャパシタの容量を大きくすることが
できないばかりでなく、自然酸化膜２４は膜質が良くな
いのでキャパシタ誘電体膜のリーク電流を増加させてキ
ャパシタの信頼性をも低下させる。
２３の表面にはキャパシタ誘電体膜を形成するが、この
多結晶Ｓｉ膜２３の表面には、図２（ｂ）に示す様に、
自然酸化膜（ＳｉＯX 膜）２４が成長する。自然酸化膜
２４が存在しているとキャパシタ誘電体膜を薄膜化する
ことができなくてキャパシタの容量を大きくすることが
できないばかりでなく、自然酸化膜２４は膜質が良くな
いのでキャパシタ誘電体膜のリーク電流を増加させてキ
ャパシタの信頼性をも低下させる。
【０００７】そこで、ＮＨ3 雰囲気中での赤外線ランプ
アニールによる窒化である急速熱窒化（ＲＴＮ）を多結
晶Ｓｉ膜２３の表面に対して行うことによって、図２
（ｃ）に示す様に自然酸化膜２４を酸化窒化膜（ＳｉＯ
X ＮY 膜）２５にし、新たな自然酸化膜２４の成長を抑
制した状態で、希弗酸によるエッチングで自然酸化膜２
４を除去していた。
アニールによる窒化である急速熱窒化（ＲＴＮ）を多結
晶Ｓｉ膜２３の表面に対して行うことによって、図２
（ｃ）に示す様に自然酸化膜２４を酸化窒化膜（ＳｉＯ
X ＮY 膜）２５にし、新たな自然酸化膜２４の成長を抑
制した状態で、希弗酸によるエッチングで自然酸化膜２
４を除去していた。
【０００８】そして、減圧ＣＶＤ法で多結晶Ｓｉ膜２３
上にＳｉＮ膜を形成し、このＳｉＮ膜の表面を酸化して
この表面にＳｉＯ2 膜を形成し、これらのＳｉＮ膜とＳ
ｉＯ2 膜とをキャパシタ誘電体膜にする。その後、従来
公知の工程を経て、この積層キャパシタ型ＤＲＡＭを完
成させる。
上にＳｉＮ膜を形成し、このＳｉＮ膜の表面を酸化して
この表面にＳｉＯ2 膜を形成し、これらのＳｉＮ膜とＳ
ｉＯ2 膜とをキャパシタ誘電体膜にする。その後、従来
公知の工程を経て、この積層キャパシタ型ＤＲＡＭを完
成させる。
【０００９】
【発明が解決しようとする課題】ところで、多結晶Ｓｉ
膜２３が不純物を含んでいなければ、自然酸化膜２４の
膜厚も薄いので、上述の希弗酸によるエッチングで自然
酸化膜２４を除去することができる。しかし、実際の多
結晶Ｓｉ膜２３にはＡｓかＰｈｏｓが不純物として高濃
度に添加されているので、自然酸化膜２４が１．０ｎｍ
以上の厚い膜厚に成長する。
膜２３が不純物を含んでいなければ、自然酸化膜２４の
膜厚も薄いので、上述の希弗酸によるエッチングで自然
酸化膜２４を除去することができる。しかし、実際の多
結晶Ｓｉ膜２３にはＡｓかＰｈｏｓが不純物として高濃
度に添加されているので、自然酸化膜２４が１．０ｎｍ
以上の厚い膜厚に成長する。
【００１０】一方、急速熱窒化で成長する窒化膜の膜厚
には温度に依存する飽和量があり、自然酸化膜２４の膜
厚が１．０ｎｍ以上と厚いと、図２（ｃ）に示した様
に、多結晶Ｓｉ膜２３の表面までは窒化されず、多結晶
Ｓｉ膜２３上に自然酸化膜２４が残る。
には温度に依存する飽和量があり、自然酸化膜２４の膜
厚が１．０ｎｍ以上と厚いと、図２（ｃ）に示した様
に、多結晶Ｓｉ膜２３の表面までは窒化されず、多結晶
Ｓｉ膜２３上に自然酸化膜２４が残る。
【００１１】そして、この自然酸化膜２４を除去するた
めには酸化窒化膜２５を除去せざるを得ないが、酸化窒
化膜２５を完全に除去して自然酸化膜２４を露出させる
と、この自然酸化膜２４が再び成長する。つまり、上述
の方法では、急速熱窒化を行った効果がなく、自然酸化
膜２４が残るので、信頼性が高く容量も大きいキャパシ
タを有する積層キャパシタ型ＤＲＡＭを製造することが
できなかった。
めには酸化窒化膜２５を除去せざるを得ないが、酸化窒
化膜２５を完全に除去して自然酸化膜２４を露出させる
と、この自然酸化膜２４が再び成長する。つまり、上述
の方法では、急速熱窒化を行った効果がなく、自然酸化
膜２４が残るので、信頼性が高く容量も大きいキャパシ
タを有する積層キャパシタ型ＤＲＡＭを製造することが
できなかった。
【００１２】なお、１０００℃以上の温度で急速熱窒化
を行って、窒化膜の成長膜厚の飽和量を大きくすれば、
多結晶Ｓｉ膜２３の表面まで窒化することができるの
で、希弗酸によるエッチングで酸化窒化膜２５を除去し
ても、再び自然酸化膜２４が成長することはない。しか
し、１０００℃以上の温度のランプアニールは、ゲート
酸化膜であるＳｉＯ2 膜１３等の膜質を劣化させ、積層
キャパシタ型ＤＲＡＭの信頼性及び歩留りを低下させる
ので、採用することはできない。
を行って、窒化膜の成長膜厚の飽和量を大きくすれば、
多結晶Ｓｉ膜２３の表面まで窒化することができるの
で、希弗酸によるエッチングで酸化窒化膜２５を除去し
ても、再び自然酸化膜２４が成長することはない。しか
し、１０００℃以上の温度のランプアニールは、ゲート
酸化膜であるＳｉＯ2 膜１３等の膜質を劣化させ、積層
キャパシタ型ＤＲＡＭの信頼性及び歩留りを低下させる
ので、採用することはできない。
【００１３】
【課題を解決するための手段】請求項１の半導体装置の
製造方法は、不純物を含む多結晶シリコン膜２３で下部
電極が形成されているキャパシタ３２を有する半導体装
置の製造方法において、前記多結晶シリコン膜２３の表
面に対して希弗酸による第１のエッチングを行う工程
と、前記第１のエッチングの後に、アンモニアガス雰囲
気中で前記表面に赤外線を照射してこの表面を窒化する
処理と、窒化した前記表面に対して希弗酸による第２の
エッチングを行う処理とを複数回繰り返す工程と、複数
回繰り返した前記工程の後に、減圧ＣＶＤ法で前記表面
上にシリコン窒化膜を形成する工程と、このシリコン窒
化膜の表面を酸化してこの表面にシリコン酸化膜を形成
し、前記赤外線の照射で形成したシリコン窒化膜２６及
び前記減圧ＣＶＤ法で形成した前記シリコン窒化膜と前
記シリコン酸化膜とを前記キャパシタ３２のキャパシタ
誘電体膜２７にする工程とを有している。
製造方法は、不純物を含む多結晶シリコン膜２３で下部
電極が形成されているキャパシタ３２を有する半導体装
置の製造方法において、前記多結晶シリコン膜２３の表
面に対して希弗酸による第１のエッチングを行う工程
と、前記第１のエッチングの後に、アンモニアガス雰囲
気中で前記表面に赤外線を照射してこの表面を窒化する
処理と、窒化した前記表面に対して希弗酸による第２の
エッチングを行う処理とを複数回繰り返す工程と、複数
回繰り返した前記工程の後に、減圧ＣＶＤ法で前記表面
上にシリコン窒化膜を形成する工程と、このシリコン窒
化膜の表面を酸化してこの表面にシリコン酸化膜を形成
し、前記赤外線の照射で形成したシリコン窒化膜２６及
び前記減圧ＣＶＤ法で形成した前記シリコン窒化膜と前
記シリコン酸化膜とを前記キャパシタ３２のキャパシタ
誘電体膜２７にする工程とを有している。
【００１４】請求項２の半導体装置の製造方法は、請求
項１の半導体装置の製造方法において、前記第２のエッ
チングを行う厚さが熱酸化膜換算で１ｎｍ以下である。
項１の半導体装置の製造方法において、前記第２のエッ
チングを行う厚さが熱酸化膜換算で１ｎｍ以下である。
【００１５】請求項３の半導体装置の製造方法は、請求
項１の半導体装置の製造方法において、希弗酸による前
記第１のエッチングの代わりに酸による洗浄を行う。
項１の半導体装置の製造方法において、希弗酸による前
記第１のエッチングの代わりに酸による洗浄を行う。
【００１６】請求項４の半導体装置の製造方法は、請求
項１の半導体装置の製造方法において、複数回繰り返す
前記工程のうちの最終回では、赤外線の照射による前記
窒化のみを行う。
項１の半導体装置の製造方法において、複数回繰り返す
前記工程のうちの最終回では、赤外線の照射による前記
窒化のみを行う。
【００１７】
【作用】請求項１の半導体装置の製造方法では、キャパ
シタ３２の下部電極を形成している多結晶シリコン膜２
３が不純物を含んでいるためにその表面に膜厚の厚い自
然酸化膜２４が成長していても、自然酸化膜２４の膜厚
方向の少なくとも一部を窒化してからその窒化した自然
酸化膜２５の膜厚方向の一部を除去する処理を複数回繰
り返しているので、多結晶シリコン膜２３の表面まで窒
化して自然酸化膜２４を完全に除去することができる。
シタ３２の下部電極を形成している多結晶シリコン膜２
３が不純物を含んでいるためにその表面に膜厚の厚い自
然酸化膜２４が成長していても、自然酸化膜２４の膜厚
方向の少なくとも一部を窒化してからその窒化した自然
酸化膜２５の膜厚方向の一部を除去する処理を複数回繰
り返しているので、多結晶シリコン膜２３の表面まで窒
化して自然酸化膜２４を完全に除去することができる。
【００１８】請求項２の半導体装置の製造方法では、キ
ャパシタ３２の下部電極を形成している多結晶シリコン
膜２３の表面の窒化した自然酸化膜２５を第２のエッチ
ングで完全には除去していないので、窒化されずに残っ
ている自然酸化膜２４が露出せず、自然酸化膜２４を窒
化しつつ除去するに際して新たな自然酸化膜２４の成長
を防止することができる。
ャパシタ３２の下部電極を形成している多結晶シリコン
膜２３の表面の窒化した自然酸化膜２５を第２のエッチ
ングで完全には除去していないので、窒化されずに残っ
ている自然酸化膜２４が露出せず、自然酸化膜２４を窒
化しつつ除去するに際して新たな自然酸化膜２４の成長
を防止することができる。
【００１９】請求項３の半導体装置の製造方法では、キ
ャパシタ３２の下部電極を形成している多結晶シリコン
膜２３の表面の自然酸化膜２４を除去するに際して、こ
の表面にシリコンや金属等の粒子が付着しにくい。
ャパシタ３２の下部電極を形成している多結晶シリコン
膜２３の表面の自然酸化膜２４を除去するに際して、こ
の表面にシリコンや金属等の粒子が付着しにくい。
【００２０】請求項４の半導体装置の製造方法では、赤
外線の照射で形成したシリコン窒化膜２６がそのまま残
るので、このシリコン窒化膜２６の膜厚が厚く、製造工
程が少ないにも拘らず膜質の良いキャパシタ誘電体膜２
７を形成することができる。
外線の照射で形成したシリコン窒化膜２６がそのまま残
るので、このシリコン窒化膜２６の膜厚が厚く、製造工
程が少ないにも拘らず膜質の良いキャパシタ誘電体膜２
７を形成することができる。
【００２１】
【実施例】以下、積層キャパシタ型ＤＲＡＭの製造に適
用した本願の発明の一実施例を、図１を参照しながら説
明する。なお、図２に示した方法と対応する構成部分に
は、同一の符号を付してある。
用した本願の発明の一実施例を、図１を参照しながら説
明する。なお、図２に示した方法と対応する構成部分に
は、同一の符号を付してある。
【００２２】本実施例でも、図１（ａ）に示す様に、多
結晶Ｓｉ膜２３を記憶ノード電極のパターンに加工する
までは、図２に示した方法と実質的に同様の工程を実行
する。従って、図２（ｂ）に示した様に、多結晶Ｓｉ膜
２３の表面に自然酸化膜２４が成長する。
結晶Ｓｉ膜２３を記憶ノード電極のパターンに加工する
までは、図２に示した方法と実質的に同様の工程を実行
する。従って、図２（ｂ）に示した様に、多結晶Ｓｉ膜
２３の表面に自然酸化膜２４が成長する。
【００２３】本実施例では、この状態から、シリコンや
金属等の粒子を除去するための酸による洗浄のみを行う
か、または酸による洗浄と希弗酸によるエッチングとの
両方を行う。なお、酸による洗浄のみの方が粒子が付着
しにくくて歩留りを向上させ易いが、自然酸化膜２４の
膜厚が厚くなって、後述する急速熱窒化と希弗酸による
エッチングとの繰り返し回数を多くする必要がある。
金属等の粒子を除去するための酸による洗浄のみを行う
か、または酸による洗浄と希弗酸によるエッチングとの
両方を行う。なお、酸による洗浄のみの方が粒子が付着
しにくくて歩留りを向上させ易いが、自然酸化膜２４の
膜厚が厚くなって、後述する急速熱窒化と希弗酸による
エッチングとの繰り返し回数を多くする必要がある。
【００２４】その後、急速熱窒化を行うことによって、
図１（ｂ）に示す様に、１．０〜２．０ｎｍの膜厚を有
する自然酸化膜２４の表面を酸化窒化膜２５にする。こ
の場合も、急速熱窒化で成長する窒化膜の膜厚には飽和
量があり、図２（ｃ）に示した場合と同様に、多結晶Ｓ
ｉ膜２３の表面までは窒化されず、多結晶Ｓｉ膜２３上
に自然酸化膜２４が残る。
図１（ｂ）に示す様に、１．０〜２．０ｎｍの膜厚を有
する自然酸化膜２４の表面を酸化窒化膜２５にする。こ
の場合も、急速熱窒化で成長する窒化膜の膜厚には飽和
量があり、図２（ｃ）に示した場合と同様に、多結晶Ｓ
ｉ膜２３の表面までは窒化されず、多結晶Ｓｉ膜２３上
に自然酸化膜２４が残る。
【００２５】そこで、次に、酸化窒化膜２５の膜厚方向
の一部を希弗酸によるエッチングで除去した後、再び８
５０〜１０００℃の温度の急速熱窒化を行って、残って
いた自然酸化膜２４の膜厚方向の一部を酸化窒化膜２５
にする。この結果、酸化窒化膜２５が多結晶Ｓｉ膜２３
の表面に近づき、自然酸化膜２４の膜厚方向の一部が除
去されたことになる。但し、酸化窒化膜２５を完全に除
去して自然酸化膜２４を露出させると、既述の様にこの
自然酸化膜２４が再び成長するので、希弗酸でエッチン
グする厚さは熱酸化膜換算で１ｎｍ以下にする。
の一部を希弗酸によるエッチングで除去した後、再び８
５０〜１０００℃の温度の急速熱窒化を行って、残って
いた自然酸化膜２４の膜厚方向の一部を酸化窒化膜２５
にする。この結果、酸化窒化膜２５が多結晶Ｓｉ膜２３
の表面に近づき、自然酸化膜２４の膜厚方向の一部が除
去されたことになる。但し、酸化窒化膜２５を完全に除
去して自然酸化膜２４を露出させると、既述の様にこの
自然酸化膜２４が再び成長するので、希弗酸でエッチン
グする厚さは熱酸化膜換算で１ｎｍ以下にする。
【００２６】本実施例では、自然酸化膜２４が完全に除
去され、多結晶Ｓｉ膜２３の表面が窒化されてＳｉＮ膜
２６（図１（ｃ））が形成されるまで、上述の希弗酸に
よるエッチングと急速熱窒化とを繰り返す。その後、希
弗酸によるエッチングを行って、図１（ｃ）に示す様に
酸化窒化膜２５を完全に除去し、必要であれば最後に急
速熱窒化を行う。
去され、多結晶Ｓｉ膜２３の表面が窒化されてＳｉＮ膜
２６（図１（ｃ））が形成されるまで、上述の希弗酸に
よるエッチングと急速熱窒化とを繰り返す。その後、希
弗酸によるエッチングを行って、図１（ｃ）に示す様に
酸化窒化膜２５を完全に除去し、必要であれば最後に急
速熱窒化を行う。
【００２７】次に、減圧ＣＶＤ法でＳｉＮ膜２６上にＳ
ｉＮ膜（図示せず）を数ｎｍの膜厚に堆積させ、このＳ
ｉＮ膜の表面を酸化してＳｉＯ2 膜を形成して、図１
（ｄ）に示す様に、これらのＳｉＮ膜とＳｉＯ2 膜との
積層膜をキャパシタ誘電体膜２７にする。そして、ＣＶ
Ｄ法で多結晶Ｓｉ膜３１を数十〜数百ｎｍの膜厚に堆積
させ、ＰＯＣｌ3 を用いたプレデポジション法等で多結
晶Ｓｉ膜３１にＮ型の不純物を高濃度に添加し、この多
結晶Ｓｉ膜３１をプレート電極のパターンに加工して、
メモリセルを構成するキャパシタ３２を完成させる。
ｉＮ膜（図示せず）を数ｎｍの膜厚に堆積させ、このＳ
ｉＮ膜の表面を酸化してＳｉＯ2 膜を形成して、図１
（ｄ）に示す様に、これらのＳｉＮ膜とＳｉＯ2 膜との
積層膜をキャパシタ誘電体膜２７にする。そして、ＣＶ
Ｄ法で多結晶Ｓｉ膜３１を数十〜数百ｎｍの膜厚に堆積
させ、ＰＯＣｌ3 を用いたプレデポジション法等で多結
晶Ｓｉ膜３１にＮ型の不純物を高濃度に添加し、この多
結晶Ｓｉ膜３１をプレート電極のパターンに加工して、
メモリセルを構成するキャパシタ３２を完成させる。
【００２８】その後、ＳｉＯ2 膜、ＰＳＧ膜、ＢＰＳＧ
膜またはＳｉＮ膜等で層間絶縁膜３３を形成し、必要に
応じてエッチバック、リフロー等の方法で層間絶縁膜３
３を平滑化した後、ビット線用のコンタクト孔３４を層
間絶縁膜３３に開口する。そして、Ｗポリサイド膜３
５、多結晶Ｓｉ膜、Ａｌ膜またはＷ膜等の高融点金属膜
等でビット線を形成して、この積層キャパシタ型ＤＲＡ
Ｍを完成させる。
膜またはＳｉＮ膜等で層間絶縁膜３３を形成し、必要に
応じてエッチバック、リフロー等の方法で層間絶縁膜３
３を平滑化した後、ビット線用のコンタクト孔３４を層
間絶縁膜３３に開口する。そして、Ｗポリサイド膜３
５、多結晶Ｓｉ膜、Ａｌ膜またはＷ膜等の高融点金属膜
等でビット線を形成して、この積層キャパシタ型ＤＲＡ
Ｍを完成させる。
【００２９】なお、以上の実施例は本願の発明を積層キ
ャパシタ型ＤＲＡＭの製造に適用したものであるが、本
願の発明は積層キャパシタ型ＤＲＡＭ以外の半導体装置
の製造にも適用することができる。
ャパシタ型ＤＲＡＭの製造に適用したものであるが、本
願の発明は積層キャパシタ型ＤＲＡＭ以外の半導体装置
の製造にも適用することができる。
【００３０】
【発明の効果】請求項１の半導体装置の製造方法では、
キャパシタの下部電極を形成している多結晶シリコン膜
の表面の自然酸化膜を完全に除去することができるの
で、シリコン窒化膜とその上層のシリコン酸化膜とから
成る膜質の良いキャパシタ誘電体膜を形成することがで
き、このキャパシタ誘電体膜を薄膜化することも可能で
ある。このため、信頼性が高く容量も大きいキャパシタ
を有する半導体装置を製造することができる。
キャパシタの下部電極を形成している多結晶シリコン膜
の表面の自然酸化膜を完全に除去することができるの
で、シリコン窒化膜とその上層のシリコン酸化膜とから
成る膜質の良いキャパシタ誘電体膜を形成することがで
き、このキャパシタ誘電体膜を薄膜化することも可能で
ある。このため、信頼性が高く容量も大きいキャパシタ
を有する半導体装置を製造することができる。
【００３１】請求項２の半導体装置の製造方法では、キ
ャパシタの下部電極を形成している多結晶シリコン膜の
表面の自然酸化膜を窒化しつつ除去するに際して新たな
自然酸化膜の成長を防止することができるので、自然酸
化膜を効率的に除去することができる。このため、信頼
性が高く容量も大きいキャパシタを有する半導体装置を
効率的に製造することができる。
ャパシタの下部電極を形成している多結晶シリコン膜の
表面の自然酸化膜を窒化しつつ除去するに際して新たな
自然酸化膜の成長を防止することができるので、自然酸
化膜を効率的に除去することができる。このため、信頼
性が高く容量も大きいキャパシタを有する半導体装置を
効率的に製造することができる。
【００３２】請求項３の半導体装置の製造方法では、キ
ャパシタの下部電極を形成している多結晶シリコン膜の
表面にシリコンや金属等の粒子が付着しにくいので、信
頼性が高く容量も大きいキャパシタを有する半導体装置
を高い歩留りで製造することができる。
ャパシタの下部電極を形成している多結晶シリコン膜の
表面にシリコンや金属等の粒子が付着しにくいので、信
頼性が高く容量も大きいキャパシタを有する半導体装置
を高い歩留りで製造することができる。
【００３３】請求項４の半導体装置の製造方法では、製
造工程が少ないにも拘らず膜質の良いキャパシタ誘電体
膜を形成することができるので、信頼性が高いキャパシ
タを有する半導体装置を効率的に製造することができ
る。
造工程が少ないにも拘らず膜質の良いキャパシタ誘電体
膜を形成することができるので、信頼性が高いキャパシ
タを有する半導体装置を効率的に製造することができ
る。
【図１】本願の発明の一実施例を工程順に示す側断面図
であり、（ｂ）（ｃ）は要部の拡大図である。
であり、（ｂ）（ｃ）は要部の拡大図である。
【図２】本願の出願人が従来から実施している方法を工
程順に示す側断面図であり、（ｂ）（ｃ）は要部の拡大
図である。
程順に示す側断面図であり、（ｂ）（ｃ）は要部の拡大
図である。
２３ 多結晶Ｓｉ膜 ２４ 自然酸化膜 ２５ 酸化窒化膜 ２６ ＳｉＮ膜 ２７ キャパシタ誘電体膜 ３２ キャパシタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年７月１６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】 本願の発明の一実施例を工程順に示す側断面
図である。
図である。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】 本願の出願人が従来から実施している方法を
工程順に示す側断面図である。
工程順に示す側断面図である。
Claims (4)
- 【請求項１】 不純物を含む多結晶シリコン膜で下部電
極が形成されているキャパシタを有する半導体装置の製
造方法において、 前記多結晶シリコン膜の表面に対して希弗酸による第１
のエッチングを行う工程と、 前記第１のエッチングの後に、アンモニアガス雰囲気中
で前記表面に赤外線を照射してこの表面を窒化する処理
と、窒化した前記表面に対して希弗酸による第２のエッ
チングを行う処理とを複数回繰り返す工程と、 複数回繰り返した前記工程の後に、減圧ＣＶＤ法で前記
表面上にシリコン窒化膜を形成する工程と、 このシリコン窒化膜の表面を酸化してこの表面にシリコ
ン酸化膜を形成し、前記赤外線の照射で形成したシリコ
ン窒化膜及び前記減圧ＣＶＤ法で形成した前記シリコン
窒化膜と前記シリコン酸化膜とを前記キャパシタのキャ
パシタ誘電体膜にする工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項２】 前記第２のエッチングを行う厚さが熱酸
化膜換算で１ｎｍ以下であることを特徴とする請求項１
記載の半導体装置の製造方法。 - 【請求項３】 希弗酸による前記第１のエッチングの代
わりに酸による洗浄を行うことを特徴とする請求項１記
載の半導体装置の製造方法。 - 【請求項４】 複数回繰り返す前記工程のうちの最終回
では、赤外線の照射による前記窒化のみを行うことを特
徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31646692A JP3196373B2 (ja) | 1992-10-30 | 1992-10-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31646692A JP3196373B2 (ja) | 1992-10-30 | 1992-10-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06151752A true JPH06151752A (ja) | 1994-05-31 |
| JP3196373B2 JP3196373B2 (ja) | 2001-08-06 |
Family
ID=18077414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31646692A Expired - Fee Related JP3196373B2 (ja) | 1992-10-30 | 1992-10-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3196373B2 (ja) |
-
1992
- 1992-10-30 JP JP31646692A patent/JP3196373B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3196373B2 (ja) | 2001-08-06 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |