KR20100079158A - 바이폴라 접합 트랜지스터 제조 방법 및 이를 구현하기 위한 바이폴라 접합 트랜지스터 - Google Patents

Abstract

종래의 바이폴라 접합 트랜지스터(bipolar junction transistor)는 작은 칩의 크기로 전류량을 증가시킬 수 없다는 단점을 가지고 있는 바, 전체 면적에 있어 많은 제약이 따른다는 문제가 제기된다. 이에 본 발명은, 바이폴라 접합 트랜지스터의 P웰 영역에 대해 트렌치를 형성하고, 이러한 트렌치 내에 에미터 영역의 갭필막을 충진하여 바이폴라 접합 트랜지스터의 면적을 줄일 수 있는 바이폴라 접합 트랜지스터 제조 방안을 마련하고자 한다. 본 발명에 의하면, 바이폴라 접합 트랜지스터의 에미터 영역을 트렌치 구조로 형성함으로써, 바이폴라 접합 트랜지스터의 면적을 줄일 수 있는 효과가 있다.

BJT, 웰, 트렌치

Description

바이폴라 접합 트랜지스터 제조 방법 및 이를 구현하기 위한 바이폴라 접합 트랜지스터{METHOD FOR MANUFACTURING BIPOLAR JUNCTION TRANSISTOR AND STRUCTURE THEREFOR}

본 발명은 바이폴라 접합 트랜지스터(Bipolar Junction Transistor) 제조 기술에 관한 것으로, 특히 바이폴라 접합 트랜지스터의 면적을 줄이는데 적합한 바이폴라 접합 트랜지스터 제조 방법 및 이를 구현하기 위한 바이폴라 접합 트랜지스터에 관한 것이다.

일반적으로 바이폴라 접합 트랜지스터(Bipolar Junction Transistor; 이하 BJT라 함)는, MOS(Metal Oxide Semiconductor) 소자에 비하여 소자간의 정합 특성이 우수하며, 소자 자체의 잡음이 MOS 소자에 비해 수백 배 이상 작아 DC 오프셋 문제와 잡음에 따른 시스템 잡음 특성 열화 문제를 상당 부분 해결할 수 있다.

도 1은 종래의 BJT 구조, 특히 수직 구조의 BJT를 예시한 것으로, 실리콘 기판 내에 도펀트(dopant)를 주입하여 웰(well) 영역을 형성하고, 이러한 웰 영역과 베이스(base), 에미터(emitter), 콜렉터(collector)를 각각 콘택(contact)시키는 구조를 이루고 있다.

이러한 형태의 BJT는 기존의 반도체 집적회로에서 대부분 사용되는 것으로, 로직(logic)용 BJT에서 고전압(high voltage)용 BJT로 활용되고 있는 추세이다.

그런데, 이러한 형태의 바이폴라 접합 트랜지스터(BJT)는 작은 칩의 크기로 전류량을 증가시킬 수 없다는 단점을 가지고 있는 바, 전체 면적에 있어 많은 제약이 따른다는 문제가 제기된다.

이에 본 발명은, 바이폴라 접합 트랜지스터의 P웰 영역에 대해 트렌치를 형성하고, 이러한 트렌치 내에 에미터 영역의 갭필막을 충진하여 바이폴라 접합 트랜지스터의 면적을 줄일 수 있는 바이폴라 접합 트랜지스터 제조 방안을 마련하고자 한다.

본 발명의 과제를 해결하기 위한 일 실시예에 따르면, 반도체 기판에 N형 도펀트를 주입하여 N-웰 영역을 형성하는 과정과, 상기 N-웰 영역이 형성된 상기 반도체 기판 상에 포토레지스트 패턴을 형성하는 과정과, 상기 포토레지스트 패턴을 이온주입 마스크로 이용하여 상기 N-웰 영역 내에 P형 도펀트를 이온주입하여 N-웰 영역 내의 P-웰 영역을 형성하는 과정과, 상기 포토레지스트를 제거한 후 상기 P- 웰 영역에 대해 트렌치 식각 공정을 진행하여 트렌치를 형성하는 과정과, 상기 트렌치의 내부에 갭필막을 충진하는 과정을 포함하는 바이폴라 접합 트랜지스터 제조 방법을 제공한다.

본 발명의 과제를 해결하기 위한 다른 실시예에 따르면, N-웰 영역이 형성된 반도체 기판과, 상기 반도체 기판의 N-웰 영역의 내부에 형성된 트렌치 구조의 P-웰 영역과, 상기 트렌치 구조의 P-웰 영역의 내부에 형성된 갭필막을 포함하는 바이폴라 접합 트랜지스터를 제공한다.

본 발명에 의하면, 바이폴라 접합 트랜지스터의 에미터 영역을 트렌치 구조로 형성함으로써, 에미터 영역의 접합 면적을 줄여 전체 바이폴라 접합 트랜지스터의 면적을 줄일 수 있는 효과가 있다.

본 발명은, 반도체 기판의 N-웰 영역 내에 P-웰 영역을 형성하고, 이러한 P-웰 영역에 대해 트렌치 식각하여 트렌치를 형성하며, 형성된 트렌치 내에 갭필막을 충진한 후 에미터 영역과 에미터 패드를 콘택으로 연결함으로써, 동일한 성능의 바이폴라 접합 트랜지스터를 구현하면서도 그 면적을 획기적으로 줄일 수 있다는 것으로, 이러한 기술 사상으로부터 본 발명의 목적으로 하는 바를 용이하게 달성할 수 있을 것이다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 대하여 상세하게 설명한다.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 바이폴라 접합 트랜지스터(Bipolar Junction Transistor; 이하 BJT라 함)를 제조하는 과정을 예시한 공정 단면도로서, 이러한 단면도를 참조하여 본 발명의 실시예에 대해 구체적으로 설명하기로 한다.

먼저, 도 2a에 예시한 바와 같이, 반도체 기판, 예컨대 P형 반도체 기판 내(100)에 로직용 N-웰 영역(102)을 형성한다. 이러한 N-웰 영역(102)에는 이후 N형 콜렉터(collector) 영역이 포함될 수 있을 것이다.

그리고, 도 2b에서는, 상술한 N-웰 영역(102)이 형성된 반도체 기판(100) 상에 포토레지스트 패턴(104)을 형성한 후, 이러한 포토레지스트 패턴(104)을 이온주입 마스크로 하여 N-웰 영역(102) 내에 P형 도펀트(dopant)를 이온주입하여 N-웰 영역(102) 내의 P웰 영역을 형성한다. 여기서, 포토레지스트 패턴(104)은 소정의 포토레지스트(도시 생략됨)를 도포한 후 사진 및 식각 공정을 진행하여 형성될 수 있으며, 이러한 기술 사상은 본 발명의 기술 분야에서 통상의 지식을 가진 자라면 용이하게 알 수 있는 바, 구체적인 설명은 생략하기로 한다.

한편, 도2b에서 도면부호 102'는 상술한 P형 도펀트를 이온주입하는 공정을 진행한 이후의 N-웰 영역을 나타내며, 이러한 N-웰 영역(102')에 대해 후속되는 도 2c에서는 본 실시예에 따른 트렌치 식각 공정을 진행한다.

도 2c는, 이러한 N-웰 영역(102') 내의 P-웰 영역(106)을 예시하고 있으며, 이러한 P-웰 영역(106) 내에 트렌치 식각 공정을 진행하여 트렌치를 형성한다.

이후, 도 2d에서는, 상술한 트렌치 식각된 P-웰 영역(106) 내에 갭필막(108), 예를 들면 폴리실리콘(polysilicon)을 충진한다. 이러한 갭필막(108)에는 이후 P형 에미터 영역이 포함될 수 있을 것이다.

이와 같은 트렌치 식각 및 갭필막 충진 과정이 완료되면, 도 2e에서는 상기 갭필막(108)이 충진된 반도체 기판(100)의 상부면에 보호막(110)을 성장시킨다.

이후, 도 2f에서는, 상기 N-웰 영역(102'), P-웰 영역(106), 갭필막(108)이 노출되도록 보호막(110)을 식각하여 콘택홀을 형성한다. 도 2f에서 도면부호 110'은, 이와 같은 식각 공정이 진행된 이후의 보호막을 나타낸다.

한편, 이러한 콘택홀 형성 과정이 완료되면, 이러한 콘택홀이 매립되도록 도전막을 증착하여 N-웰 영역(102')의 콜렉터 영역과 콘택되는 콘택 플러그, P-웰 영역(106)의 베이스 영역과 콘택되는 콘택 플러그, 갭필막(108)의 에미터 영역과 콘택되는 콘택 플러그(112)를 각각 형성한다.

그리고, 이러한 각각의 콘택 플러그를 통해, N-웰 영역(102')의 콜렉터 영역과 콘택되는 메탈 패드(114)를 형성한다.

구체적으로, 콘택 플러그를 통해 N-웰 영역(102')의 콜렉터 영역과 콘택되는 콜렉터 패드(C)를 콘택 플러그의 상부에 형성하고, 콘택 플러그를 통해 P-웰 영역(106)의 베이스 영역과 콘택되는 베이스 패드(B)를 콘택 플러그의 상부에 형성하며, 콘택 플러그를 통해 갭필막(108)의 에미터 영역과 콘택되는 에미터 패드(E)를 콘택 플러그의 상부에 각각 형성한다.

이상과 같은 과정을 통해, 트렌치 구조를 갖는 수직형 BJT가 완성될 수 있다.

이상 설명한 바와 같이, 본 실시예에 따르면, 반도체 기판의 N-웰 영역 내에 P-웰 영역을 형성하고, 이러한 P-웰 영역에 대해 트렌치 식각하여 트렌치를 형성하며, 형성된 트렌치 내에 갭필막을 충진한 후 에미터 영역과 에미터 패드를 콘택으로 연결함으로써, 동일한 성능의 바이폴라 접합 트랜지스터를 구현하면서도 그 면적을 줄일 수 있도록 구현한 것이다.

앞서 언급한 실시예는 본 발명을 한정하는 것이 아니라 예증하는 것이며, 이 분야의 당업자라면 첨부한 청구항에 의해 정의된 본 발명의 범위로부터 벗어나는 일 없이, 많은 다른 실시예를 설계할 수 있음을 유념해야 한다. 청구항에서는, 괄호 안에 있는 어떤 참조 기호도 본 발명을 한정하도록 해석되지 않아야 한다. "포함하는", "포함한다" 등의 표현은, 전체적으로 모든 청구항 또는 명세서에 열거된 것을 제외한 구성 요소 또는 단계의 존재를 배제하지 않는다. 구성 요소의 단수의 참조부는 그러한 구성 요소의 복수의 참조부를 배제하지 않으며, 그 반대도 마찬가지이다. 서로 다른 종속항에 확실한 수단이 기술되었다고 하는 단순한 사실은, 이러한 수단의 조합이 사용될 수 없다는 것을 나타내지 않는다.

도 1은 종래의 전형적인 바이폴라 접합 트랜지스터의 예시도,

도 2a 내지 도 2f는 본 발명의 실시예에 따른 바이폴라 접합 트랜지스터의 제조 과정을 예시한 공정 단면도.

Claims (6)

1. 반도체 기판에 N형 도펀트를 주입하여 N-웰 영역을 형성하는 과정과,

   상기 N-웰 영역이 형성된 상기 반도체 기판 상에 포토레지스트 패턴을 형성하는 과정과,

   상기 포토레지스트 패턴을 이온주입 마스크로 이용하여 상기 N-웰 영역 내에 P형 도펀트를 이온주입하여 N-웰 영역 내의 P-웰 영역을 형성하는 과정과,

   상기 포토레지스트를 제거한 후 상기 P-웰 영역에 대해 트렌치 식각 공정을 진행하여 트렌치를 형성하는 과정과,

   상기 트렌치의 내부에 갭필막을 충진하는 과정

   을 포함하는 바이폴라 접합 트랜지스터 제조 방법.
2. 제 1 항에 있어서,

   상기 방법은,

   상기 갭필막이 충진된 상기 반도체 기판의 상부면에 보호막을 성장시키는 과정과,

   상기 N-웰 영역, P-웰 영역, 갭필막이 노출되도록 상기 보호막을 식각하여 콘택홀을 형성하는 과정과,

   상기 콘택홀이 매립되도록 도전막을 증착하여 상기 N-웰 영역의 콜렉터 영역 과 콘택되는 제 1 플러그, 상기 P-웰 영역의 베이스 영역과 콘택되는 제 2 플러그, 상기 갭필막의 에미터 영역과 콘택되는 제 3 플러그를 각각 형성하는 과정과,

   상기 제 1 플러그를 통해 상기 N-웰 영역의 콜렉터 영역과 콘택되는 콜렉터 패드를 상기 제 1 플러그의 상부에 형성하는 과정과,

   상기 제 2 플러그를 통해 상기 P-웰 영역의 베이스 영역과 콘택되는 베이스 패드를 상기 제 2 플러그의 상부에 형성하는 과정과,

   상기 제 3 플러그를 통해 상기 갭필막의 에미터 영역과 콘택되는 에미터 패드를 상기 제 3 플러그의 상부에 형성하는 과정

   을 더 포함하는 바이폴라 접합 트랜지스터 제조 방법.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 갭필막은, 폴리실리콘인 바이폴라 접합 트랜지스터 제조 방법.
4. N-웰 영역이 형성된 반도체 기판과,

   상기 반도체 기판의 N-웰 영역의 내부에 형성된 트렌치 구조의 P-웰 영역과,

   상기 트렌치 구조의 P-웰 영역의 내부에 형성된 갭필막

   을 포함하는 바이폴라 접합 트랜지스터.
5. 제 4 항에 있어서,

   상기 바이폴라 접합 트랜지스터는,

   상기 갭필막이 형성된 상기 반도체 기판의 상부에 형성되는 보호막과,

   상기 보호막의 콘택 플러그를 통해 상기 N-웰 영역의 콜렉터 영역과 콘택되는 콜렉터 패드와,

   상기 보호막의 콘택 플러그를 통해 상기 P-웰 영역의 베이스 영역과 콘택되는 베이스 패드와,

   상기 보호막의 콘택 플러그를 통해 상기 갭필막의 에미터 영역과 콘택되는 에미터 패드

   를 더 포함하는 바이폴라 접합 트랜지스터.
6. 제 4 항 또는 제 5 항에 있어서,

   상기 갭필막은, 폴리실리콘인 바이폴라 접합 트랜지스터.

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