CN109103246A - 一种三极管及其制作方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 78
- 229920005591 polysilicon Polymers 0.000 claims abstract description 78
- 238000000034 method Methods 0.000 claims abstract description 60
- 239000000758 substrate Substances 0.000 claims abstract description 47
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 19
- 230000003647 oxidation Effects 0.000 claims abstract description 18
- 239000012535 impurity Substances 0.000 claims abstract description 15
- 238000005530 etching Methods 0.000 claims description 18
- 238000004519 manufacturing process Methods 0.000 claims description 13
- 238000002347 injection Methods 0.000 claims description 12
- 239000007924 injection Substances 0.000 claims description 12
- 238000001039 wet etching Methods 0.000 claims description 7
- 238000001459 lithography Methods 0.000 claims description 5
- 238000001259 photo etching Methods 0.000 claims description 2
- 230000003321 amplification Effects 0.000 abstract description 4
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 4
- 150000002500 ions Chemical class 0.000 description 35
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 16
- 239000000463 material Substances 0.000 description 16
- 229910052710 silicon Inorganic materials 0.000 description 16
- 239000010703 silicon Substances 0.000 description 16
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 229910052787 antimony Inorganic materials 0.000 description 6
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 6
- 229910052785 arsenic Inorganic materials 0.000 description 6
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- -1 phosphonium ion Chemical class 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 239000007787 solid Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- CKHJYUSOUQDYEN-UHFFFAOYSA-N gallium(3+) Chemical compound [Ga+3] CKHJYUSOUQDYEN-UHFFFAOYSA-N 0.000 description 3
- 238000011065 in-situ storage Methods 0.000 description 3
- 229910052738 indium Inorganic materials 0.000 description 3
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 238000001534 heteroepitaxy Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 239000007921 spray Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 208000027418 Wounds and injury Diseases 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000001657 homoepitaxy Methods 0.000 description 1
- 208000014674 injury Diseases 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明涉及一种三极管及其制作方法，所述三极管包括：第一导电类型的衬底；形成在所述衬底上的第一导电类型的外延层；形成在所述外延层内的沟槽；形成在所述沟槽底部以及侧壁的第一导电类型的发射区；形成于所述外延层内且包围所述沟槽的第二导电类型的基区；形成于所述外延层区域内连接所述基区的基极接触区；所述基区的形成步骤包括：在所述沟槽底部及侧壁上形成第二导电类型的第一多晶硅层；做所述第一多晶硅层的高温氧化工艺，使得所述第一多晶硅层氧化为第一氧化层，所述第一多晶硅层内的杂质向所述外延层扩散，形成包围所述沟槽的第二导电类型基区。所述三极管的基区与发射区之间具有良好界面态，放大系数稳定。
Description
技术领域
本发明涉及半导体技术领域，具体的说是一种三极管及其制作方法。
背景技术
现有技术中，基区均通过注入工艺后采用退火工艺形成，基区结深及结形貌受退火工艺影响很大，而多晶发射极工艺均通过多晶内大剂量注入，之后高温快速热退火，使得杂质扩散进入基区形成发射结。在基区及发射区的表面，会经历大量的工艺过程，比如注入，刻蚀，金属化等，对于基区表面以及发射区表面带来大量的缺陷，最终导致器件的放大系数非常不稳定。
发明内容
本发明实施例提供了一种三极管及其制作方法，能够使所述三极管的放大系数更加稳定，提高器件性能。
第一方面，本发明实施例提供了一种三极管，所述三极管包括：第一导电类型的衬底；形成在所述衬底上的第一导电类型的外延层；形成在所述外延层内的沟槽；形成在所述沟槽底部以及侧壁的第一导电类型的发射区；形成于所述外延层内且包围所述沟槽的第二导电类型的基区；形成于所述沟槽两端的外延层区域内连接所述基区的基极接触区；以及分别与所述发射区、基极接触区以及所述衬底连接的发射极，基极以及集电极；所述基区的形成步骤包括：在所述沟槽底部及侧壁上形成第二导电类型的第一多晶硅层；做所述第一多晶硅层的高温氧化工艺，使得所述第一多晶硅层氧化为第一氧化层，所述第一多晶硅层内的杂质向所述外延层扩散，形成包围所述沟槽的第二导电类型基区。
第二方面，本发明实施例提供了一种三极管的制作方法，所述方法包括：提供第一导电类型的衬底，在所述衬底上形成第一导电类型的外延层；在所述衬底上形成第一介质层；以所述第一介质层为掩膜，在所述外延层上形成沟槽；在所述沟槽底部及侧壁上形成第二导电类型的第一多晶硅层；做所述第一多晶硅层的高温氧化工艺，使得所述第一多晶硅层氧化为第一氧化层，所述第一多晶硅层内的杂质向所述外延层扩散，形成包围所述沟槽的第二导电类型基区；去除所述第一氧化层；在所述沟槽内形成第一导电类型的第二多晶硅层，所述第二多晶硅层为发射区；在所述沟槽两端的外延层区域形成与所述基区连接的基极接触区；形成分别与所述发射区、基极接触区以及所述衬底连接的发射极，基极以及集电极。
可以理解，通过首先在所述沟槽内形成第二导电类型的第一多晶硅层，然后做所述第一多晶硅层的高温氧化工艺，使得所述第一多晶硅层氧化为所述第一氧化层同时使第一多晶硅层内的杂质向所述外延层扩散形成基区，然后再去除所述第一氧化层，重新淀积多晶硅形成所述发射区的方式，实现了对基区表面的保护，保证了基区与发射区之间良好界面态。
附图说明
下面结合附图和实施例对本发明进一步说明。
图1是本发明实施例提出的制作三极管的方法的流程示意图；
图2是本发明实施例提出的三极管的剖面结构示意图；
图3、图4、图6、图7、图8、图9、图10及图12是本发明实施例提出的制作三极管的方法的剖面结构示意图；
图5、图11及图13是本发明实施例提出的制作三极管的方法的俯视结构示意图；
附图标记说明：1、衬底；2、外延层；3、基区；31、基极接触区；4、发射区；a1、介质层；a2、第一介质层；a3、沟槽；a4、第一多晶硅层；a5、第一氧化层；51、发射极；52、集电极；53、基极。
具体实施方式
为了使本发明的目的、技术方案和有益技术效果更加清晰明白，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
请参阅图1及图2，图1是本发明实施例提出的制作三极管的方法的流程示意图，图2是本发明实施例提出的三极管的剖面结构示意图；本发明提供一种三极管的制作方法，包括：
步骤S01：提供第一导电类型的衬底1，在所述衬底1上形成第一导电类型的外延层2；
步骤S02：在所述外延层2上形成第一介质层a2；
步骤S03：以所述第一介质层a2为掩膜，在所述外延层2上形成沟槽；
步骤S04：在所述沟槽底部及侧壁上形成第二导电类型的第一多晶硅层；
步骤S05：做所述第一多晶硅层的高温氧化工艺，使得所述第一多晶硅层氧化为第一氧化层，同时，所述第一多晶硅层内的杂质向所述外延层2扩散，形成包围所述沟槽的第二导电类型的基区3；
步骤S06：去除所述第一氧化层；
步骤S07：在所述沟槽内形成第一导电类型的发射区4；
步骤S08：在所述沟槽a3两端的外延层2区域形成与所述基区3 连接的基极接触区31；
步骤S09：形成分别与所述发射区4、基极接触区31以及所述衬底1连接的发射极51，基极以及集电极52。
可以理解，通过首先在所述沟槽内形成第二导电类型的第一多晶硅层，然后做所述第一多晶硅层的高温氧化工艺，使得所述第一多晶硅层氧化为所述第一氧化层，同时使第一多晶硅层内的杂质向所述外延层2扩散形成基区3，然后再去除所述第一氧化层，重新淀积多晶硅形成所述发射区4的方式，实现了对基区3表面的保护，保证了基区3与发射区4之间良好界面态，使器件具有稳定的放大系数。
下面参照附图，对上述形成所述三极管的方法加以详细阐述。
为方便后面的描述，特在此说明：所述第一导电类型可以为N 型，那么，所述第二导电类型为P型，反之，所述第一导电类型也可以为P型，相应的，所述第二导电类型为N型。在接下来的实施例中，均以所述第一导电类型为N型及所述第二导电类型为P型为例进行描述，但并不对此进行限定。
请参照附图3，执行步骤S01：提供第一导电类型的衬底1，在所述衬底1的第一表面生长具有第一导电类型的外延层2；具体的，所述衬底1作为所述三极管的载体，主要起到支撑的作用。在本实施方式中，所述衬底1的材质为硅衬底，硅为最常见、低廉且性能稳定的半导体材料。在本发明的一些实施方式中，所述第一导电类型为N 型，所述衬底1的掺杂离子为磷离子，在其他实施方式中，还可为砷或锑等其他五价离子。具体的，所述外延层2为轻掺杂外延层，其掺杂浓度在3E11-3E12/cm3之间，其厚度与浓度与器件的耐压密切相关，通常电阻率在5-50ohm.cm，厚度在5-10um之间。优选的，所述外延层2通过工艺较为简单的同质外延形成，即所述外延层2的材料与所述衬底1的材料相同，当衬底1的材料为硅时，所述外延层2的材料也为硅。在其他实施方式中，所述外延层2还可通过异质外延形成。所述外延层2可以采用外延生长法形成在所述衬底1的第一表面上，在本实施方式中，所述外延层2为N型轻掺杂，其掺杂离子具体为磷离子，在其他实施方式中，所述外延层2的掺杂离子还可为砷或锑等其他五价离子。更具体的，所述外延生长法优选为化学汽相淀积方法(或称气相外延生长法)，化学汽相淀积方法是一种用气态反应原料在固态基体表面反应并淀积成固体薄层或薄膜的工艺，是一种比较成熟的三极管的外延生长法，该方法将硅与掺杂元素喷射于所述衬底1 之上，均匀性，重复性好，且台阶覆盖性优良。
请参阅附图4及附图5，执行步骤S02：在所述外延层2上形成第一介质层a2；具体的，在所述外延层2上形成第一介质层a2具体包括：首先在所述外延层2上形成介质层a1，然后在所述介质层a1 上光刻出用于刻蚀沟槽a3的掩膜图形，并根据掩膜图形对所述介质层a1进行刻蚀，未被刻蚀掉的所述介质层a1为所述第一介质层a2。更具体的，在所述介质层a1上光刻出用于刻蚀所述沟槽a3的掩膜图形包括：在所述介质层a1上形成光刻胶层(图未示)，之后采用具有所述沟槽a3图形的掩膜版对所述光刻胶层进行曝光，再进行显影，得到具有所述沟槽a3图形的光刻胶层，以具有所述沟槽a3图形的光刻胶层为掩膜，采用反应离子刻蚀法等刻蚀方法，在所述介质层a1 上蚀刻形成所述沟槽a3的图形开口(图未示)，以形成所述第一介质层a2。在本实施方式中，所述第一介质层a2的厚度在900A-1100A 之间，在本实施方式中，所述第一介质层a2的材质为二氧化硅。
请参阅附图6，执行步骤S03：以所述第一介质层a2为掩膜，在所述外延层2上形成沟槽a3；所述沟槽a3的数量可以为一个，两个甚至更多，具体数量根据器件的要求来定，在本实施方式中，所述沟槽a3的数量为两个。具体的，形成所述沟槽a3的过程可以为：以具有所述沟槽a3图形开口的第一介质层a2为掩膜，采用湿法刻蚀或干法刻蚀等方法，去除未被所述第一介质层a2覆盖的所述外延层2区域，进而在所述外延层2内形成所述沟槽a3。在上述过程中，为了保证曝光精度，还可在光刻胶层和第一介质层a2之间形成抗反射层。在本实施方式中，所述沟槽a3的深度在0.3-0.5um之间，所述沟槽 a3的宽度为0.7-1um之间。
请参阅附图7，执行步骤S04：在所述沟槽a3底部及侧壁上形成第二导电类型的第一多晶硅层a4。在本实施方式中，所述第一多晶硅层还形成于所述第一介质层a2上方，具体的，可以通过在所述沟槽a3底部及侧壁以及所述第一介质层a2上方淀积一层本征多晶硅后，再进行刻蚀以使所述第一多晶硅层a4达到想要的厚度，再对做第二导电类型的离子注入形成所述第二导电类型的第一多晶硅层a4，当然，在其他实施方式中，还可以采用原位掺杂的方式形成所述第二导电类型的第一多晶硅层a4，在此不再一一赘述。在本实施方式中，做第二导电类型离子注入的注入离子为P型离子，如硼、铟或镓离子等三价离子，其掺杂浓度在3E13-5E13/cm3之间，形成的所述第一多晶硅层a4为P型，其厚度在1500-3000A之间。还需说明的是，在所述外延层2上形成沟槽a3之后，在所述沟槽a3底部及侧壁上形成第二导电类型的第一多晶硅层a4之前，所述方法还包括：首先在所述沟槽a3内生长牺牲氧化层(图未示)；然后去除所述牺牲氧化层。通常牺牲氧化层的去除方法为湿法刻蚀法，对所述牺牲氧化层进行处理的目的是消除所述沟槽a3内部的刻蚀损伤，使所述沟槽a3的表面平坦光滑，维持良好的沟槽a3表面状态，进而有效提升后续器件的质量和可靠性。
请参阅附图8，执行步骤S05：做所述第一多晶硅层a4的高温氧化工艺，使得所述第一多晶硅层a4氧化为第一氧化层a5，所述第一多晶硅层a4内的杂质向所述外延层2扩散，形成包围所述沟槽a3的第二导电类型基区3；所述高温氧化工艺的温度范围通常在 1050-1150°之间，其氧化时间视后续基区的结深决定。P型基区的结深越深，氧化的时间越长。氧化的同时，多晶硅内的P型杂质会扩散进入N型外延层2，形成P型基区3。可以理解，通过做所述第一多晶硅层a4的高温氧化工艺，使得所述第一多晶硅层a4氧化的同时使第一多晶硅层a4内的杂质向所述外延层2扩散形成第二导电类型的基区3，通过该方法形成的基区3，其表面没有经过任何的光刻、刻蚀等工艺流程，因此实现了对基区3表面状态的保护，进一步保证了器件的性能。
请参阅附图9，执行步骤S06：去除所述第一氧化层a5；具体的，为了防止对基区3表面造成损伤，在本实施方式中，采用的是湿法刻蚀的方式去除所述第一氧化层a5，湿法刻蚀是一种纯化学刻蚀，具有优良的选择性，刻蚀完当前薄膜就会停止，而不会损坏下面的基区3材料，湿法刻蚀是本领域技术人员的惯用手段，在此不再一一赘述。
请参阅附图10，执行步骤S07：在所述沟槽a3内形成第一导电类型的发射区4；在所述沟槽a3内形成第一导电类型的发射区4的具体包括：在所述沟槽a3中填充多晶硅；对所述多晶硅进行回刻去除所述沟槽上部的多晶硅，保留所述隔离a3沟槽底部以及侧壁上的多晶硅以形成所述第二多晶硅层；做所述第二多晶硅层的第一导电类型离子的注入工艺，形成第一导电类型的发射区4。当然，在其他实施方式中，还可以采用原位掺杂的方式形成所述第一导电类型的发射区4，在此不再一一赘述。更具体的，在本实施方式中，所述发射区 4为N型重掺杂，其厚度在2000-3000A之间，所述第一导电类型的离子为N型离子，具体为磷离子，在其他实施方式中，还可以为砷、锑等五价离子，所述磷离子的掺杂浓度在1E13-5E13/cm3之间。可以理解，本发明通过做所述第一多晶硅层a4的高温氧化工艺，使得所述第一多晶硅层a4氧化的同时使第一多晶硅层a4内的杂质向所述外延层2扩散形成基区3，然后再去除形成的第一氧化层a5，重新淀积多晶硅形成所述发射区4，在整个过程中，所述基区与所述发射区的接触表面没有经过任何的工艺流程，因此实现了对基区3表面的良好保护，保证了基区3与发射区4之间良好界面态，同时还实现了基区 3与发射区4的自对准，节约了工艺流程，保证了器件性能。
请参阅附图11，执行步骤S08：在所述沟槽a3两端的外延层2 区域形成与所述基区3连接的基极接触区31；由于后续的电极与轻掺杂的基区3的接触不够良好，因此这里形成重掺杂的基极接触区 31是为了提高接触性能，在本实施方式中，所述基极接触区31通过对所述沟槽a3两端的外延层2区域做第二导电类型的离子注入形成，做第二导电类型离子注入的注入离子为P型离子，如硼、铟或镓离子等三价离子，其注入的离子浓度在8E15-1E16/cm2之间。在本实施方式中，所述基极接触区31可以形成于所述沟槽a3两端的外延层2区域内，在本发明的其他实施例中，所述基极接触区31还可以形成在所述沟槽a3的两侧的外延层2区域，只要满足具有用于连接电极的裸露部分以及与所述基区接触区31相接触即可，在此不做过多的限制。
请参照附图13，执行步骤S09：形成分别与所述发射区4、基极接触区31以及所述衬底1连接的发射极51，基极53以及集电极52。所述发射极51部分形成于所述沟槽a3内且与所述发射区4电连接，所述基极53形成于所述外延层2于所述沟槽a3长度方向上的两侧且与所述基极接触区31电连接，所述集电极52形成于所述衬底1远离所述外延层2一侧的表面。
请再次参阅附图2，本发明提供一种三极管，基于上述的制作方法制成，所述三极管包括：
第一导电类型的衬底1；
形成在所述衬底1上的第一导电类型的外延层2；
形成在所述外延层2内的沟槽；
形成在所述沟槽底部以及侧壁的第一导电类型的发射区4；
形成于所述外延层2内且包围所述沟槽的第二导电类型的基区3；
形成于所述沟槽两端的外延层2区域内连接所述基区3的基极接触区31；以及
分别与所述发射区4、基极接触区31以及所述衬底1连接的发射极51，基极53以及集电极52；
请再次参阅附图2至附图8，所述基区3的形成步骤包括：在所述沟槽a3底部及侧壁上形成第二导电类型的第一多晶硅层a4；做所述第一多晶硅层a4的高温氧化工艺，使得所述第一多晶硅层a4氧化为第一氧化层a5，所述第一多晶硅层a4内的杂质向所述外延层2扩散，形成包围所述沟槽a3的第二导电类型基区3。
进一步的，所述衬底1作为所述三极管的载体，主要起到支撑的作用。所述衬底1的材质可以为硅衬底、锗衬底或者锗硅衬底等等，在本实施方式中，所述衬底1的材质为硅衬底，硅为最常见、低廉且性能稳定的半导体材料。在本发明的一些实施方式中，所述第一导电类型为N型，所述衬底1的掺杂离子为磷离子，在其他实施方式中，还可为砷或锑等其他五价离子。
进一步的，所述外延层2为轻掺杂外延层，其掺杂浓度在 3E11-3E12/cm3之间，其厚度与浓度与器件的耐压密切相关，通常电阻率在5-50ohm.cm，厚度在5-10um之间。优选的，所述外延层2通过工艺较为简单的同质外延形成，即所述外延层2的材料与所述衬底 1的材料相同，当衬底1的材料为硅时，所述外延层2的材料也为硅。在其他实施方式中，所述外延层2还可通过异质外延形成。所述外延层2可以采用外延生长法形成在所述衬底1的第一表面上，在本实施方式中，所述外延层2为N型轻掺杂，其掺杂离子具体为磷离子，在其他实施方式中，所述外延层2的掺杂离子还可为砷或锑等其他五价离子。更具体的，所述外延生长法优选为化学汽相淀积方法(或称气相外延生长法)，化学汽相淀积方法是一种用气态反应原料在固态基体表面反应并淀积成固体薄层或薄膜的工艺，是一种比较成熟的三极管的外延生长法，该方法将硅与掺杂元素喷射于所述衬底1之上，均匀性，重复性好，且台阶覆盖性优良。
进一步的，所述三极管还包括形成于所述外延层2上用于作为刻蚀所述沟槽a3的掩膜的第一介质层a2。其中，请再次参阅附图4至附图6，在所述外延层2上形成第一介质层a2具体包括：首先在所述外延层2上形成介质层a1，然后在所述介质层a1上光刻出用于刻蚀沟槽a3的掩膜图形，并根据掩膜图形对所述介质层a1进行刻蚀，未被刻蚀掉的所述介质层a1为所述第一介质层a2。更具体的，在所述介质层a1上光刻出用于刻蚀所述沟槽a3的掩膜图形包括：在所述介质层a1上形成光刻胶层(图未示)，之后采用具有所述沟槽a3图形的掩膜版对所述光刻胶层进行曝光，再进行显影，得到具有所述沟槽a3图形的光刻胶层，以具有所述沟槽a3图形的光刻胶层为掩膜，采用反应离子刻蚀法等刻蚀方法，在所述介质层a1上蚀刻形成所述沟槽a3的图形开口(图未示)，以形成所述第一介质层a2。在本实施方式中，所述第一介质层a2的厚度在900A-1100A之间，其材质为二氧化硅。进一步的，所述沟槽a3的数量可以为一个，两个甚至更多，具体数量根据器件的要求来定，在本实施方式中，所述沟槽a3的数量为两个。具体的，形成所述沟槽a3的过程可以为：以具有所述沟槽a3图形开口的第一介质层a2为掩膜，采用湿法刻蚀或干法刻蚀等方法，去除未被所述第一介质层a2覆盖的所述外延层2区域，进而在所述外延层2内形成所述沟槽a3。
进一步的，请再次参阅附图10，在所述沟槽a3内形成第一导电类型的发射区4；在所述沟槽a3内形成第一导电类型的发射区4的具体包括：在所述沟槽a3中填充多晶硅；对所述多晶硅进行回刻去除所述沟槽上部的多晶硅，保留所述隔离a3沟槽底部以及侧壁上的多晶硅以形成所述第二多晶硅层；做所述第二多晶硅层的第一导电类型离子的注入工艺，形成第一导电类型的发射区4。当然，在其他实施方式中，还可以采用原位掺杂的方式形成所述第一导电类型的发射区4，在此不再一一赘述。更具体的，在本实施方式中，所述发射区 4为N型重掺杂，其厚度在2000-3000A之间，所述第一导电类型的离子为N型离子，具体为磷离子，在其他实施方式中，还可以为砷、锑等五价离子，所述磷离子的掺杂浓度在1E13-5E13/cm3之间。可以理解，本发明通过做所述第一多晶硅层a4的高温氧化工艺，使得所述第一多晶硅层a4氧化的同时使第一多晶硅层a4内的杂质向所述外延层2扩散形成基区3，然后再去除形成的第一氧化层a5，重新淀积多晶硅形成所述发射区4，在整个过程中，所述基区3与所述发射区 4的接触表面没有经过任何的工艺流程，因此实现了对基区3表面的良好保护，保证了基区3与发射区4之间良好界面态，同时还实现了基区3与发射区4的自对准，节约了工艺流程，保证了器件性能。
进一步的，请再次参阅附图11，由于后续的电极与轻掺杂的基区3的接触不够良好，因此这里形成重掺杂的基极接触区31是为了提高接触性能，在本实施方式中，所述基极接触区31通过对所述沟槽a3两端的外延层2区域做第二导电类型的离子注入形成，做第二导电类型离子注入的注入离子为P型离子，如硼、铟或镓离子等三价离子，其注入的离子浓度在8E15-1E16/cm2之间。在本实施方式中，所述基极接触区31可以形成于所述沟槽a3两端的外延层2区域内，在本发明的其他实施例中，所述基极接触区31还可以形成在所述沟槽a3的两侧的外延层2区域，只要满足具有用于连接电极的裸露部分以及与所述基区接触区31相接触即可，在此不做过多的限制。
进一步的，请再次参阅附图12及附图13，所述发射极51部分形成于所述沟槽a3内且与所述发射区4电连接，所述基极53形成于所述外延层2于所述沟槽a3长度方向上的两侧且与所述基极接触区 31电连接，所述集电极52形成于所述衬底1远离所述外延层2一侧的表面。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。
Claims (10)
1.一种三极管的制作方法，其特征在于，所述方法包括：
提供第一导电类型的衬底，在所述衬底上形成第一导电类型的外延层；
在所述外延层上形成第一介质层；
以所述第一介质层为掩膜，在所述外延层上形成沟槽；
在所述沟槽底部及侧壁上形成第二导电类型的第一多晶硅层；
做所述第一多晶硅层的高温氧化工艺，使得所述第一多晶硅层氧化为第一氧化层，同时，所述第一多晶硅层内的杂质向所述外延层扩散，形成包围所述沟槽的第二导电类型基区；
去除所述第一氧化层；
在所述沟槽内形成第一导电类型的发射区；
在所述沟槽两端的外延层区域形成与所述基区连接的基极接触区；
形成分别与所述发射区、基极接触区以及所述衬底连接的发射极，基极以及集电极。
2.如权利要求1所述的三极管的制作方法，其特征在于，在所述衬底上形成第一介质层具体包括：
在所述衬底上形成介质层，在所述介质层上光刻出用于刻蚀所述沟槽的掩膜图形，并根据掩膜图形对所述介质层进行刻蚀，未被刻蚀掉的所述介质层为所述第一介质层。
3.如权利要求1所述的三极管的制作方法，其特征在于，所述衬底包括远离所述外延层的集电极接触区以及位于所述集电极接触区与所述第一外延层之间的集电区，所述集电极与所述集电极接触区电连接。
4.如权利要求1所述的三极管的制作方法，其特征在于，在所述外延层上形成沟槽之后，在所述沟槽底部及侧壁上形成第二导电类型的第一多晶硅层之前，还包括：
在所述沟槽内生长牺牲氧化层；
去除所述牺牲氧化层。
5.如权利要求1所述的三极管的制作方法，其特征在于，去除所述第二氧化层的方式为湿法刻蚀。
6.如权利要求1所述的三极管的制作方法，其特征在于，在所述沟槽内形成第一导电类型的发射区具体包括：
在所述沟槽中填充多晶硅；
对所述多晶硅进行光刻及刻蚀，去除所述沟槽上部的多晶硅，保留所述隔离沟槽底部以及侧壁上的多晶硅以形成所述第二多晶硅层；
做所述第二多晶硅层的第一导电类型离子的注入工艺，形成第一导电类型的发射区。
7.一种三极管，其特征在于，包括：
第一导电类型的衬底；
形成在所述衬底上的第一导电类型的外延层；
形成在所述外延层内的沟槽；
形成在所述沟槽底部以及侧壁的第一导电类型的发射区；
形成于所述外延层内且包围所述沟槽的第二导电类型的基区；
形成于所述沟槽两端的外延层区域内连接所述基区的基极接触区；以及
分别与所述发射区、基极接触区以及所述衬底连接的发射极，基极以及集电极。
8.如权利要求7所述的三极管，其特征在于，所述基区的形成步骤包括：在所述沟槽底部及侧壁上形成第二导电类型的第一多晶硅层；做所述第一多晶硅层的高温氧化工艺，使得所述第一多晶硅层氧化为第一氧化层，所述第一多晶硅层内的杂质向所述外延层扩散，形成包围所述沟槽的第二导电类型基区。
9.如权利要求7所述的三极管，其特征在于，所述发射极部分形成于所述沟槽内且与所述发射区电连接。
10.如权利要求7所述的三极管，其特征在于，所述三极管还包括形成于所述外延层上用于作为刻蚀所述沟槽的掩膜的第一介质层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201810879777.8A CN109103246A (zh) | 2018-08-03 | 2018-08-03 | 一种三极管及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201810879777.8A CN109103246A (zh) | 2018-08-03 | 2018-08-03 | 一种三极管及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN109103246A true CN109103246A (zh) | 2018-12-28 |
Family
ID=64848496
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| Application Number | Title | Priority Date | Filing Date |
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| CN201810879777.8A Withdrawn CN109103246A (zh) | 2018-08-03 | 2018-08-03 | 一种三极管及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109103246A (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1084317A (zh) * | 1993-07-24 | 1994-03-23 | 扬州晶体管厂 | 一种硅功率三极管管芯 |
| KR20060062487A (ko) * | 2004-12-03 | 2006-06-12 | 삼성전자주식회사 | 바이폴라 트랜지스터 및 그 제조방법 |
| KR20100079158A (ko) * | 2008-12-30 | 2010-07-08 | 주식회사 동부하이텍 | 바이폴라 접합 트랜지스터 제조 방법 및 이를 구현하기 위한 바이폴라 접합 트랜지스터 |
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