KR100835780B1 - 반도체 장치의 소자분리막 형성 방법 - Google Patents
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Abstract
본 발명에 따른 소자분리막의 형성 방법은, 제 1 웰 영역과 제 2 웰 영역이 규정된 반도체 기판 상부에 패드 산화막 및 패드 질화막을 형성한 후 트랜치를 형성하는 단계; 전체 구조 상부에 제 1 산화막을 형성하는 단계; 트랜치 내부를 완전히 채우도록 포토레지스트층을 증착한 후 트랜치의 절반부를 포함하여 제 1 웰 영역만을 덮도록 패터닝하는 단계; 포토레지스트층을 마스크로 사용하여 제 2 웰 영역의 제 1 산화막을 식각하여 제 2 웰 영역의 트랜치의 측벽에 제 1 산화막을 남기고 트랜치 바닥의 반도체 기판을 노출시키는 단계; 트랜치 바닥에 노출된 반도체 기판을 식각한 후 붕소 이온 주입을 실시하는 단계; 포토레지스트층을 제거하고, 트랜치 내부를 완전히 채우도록 제 2 산화막을 형성하는 단계; 어닐 공정을 실시하고 제 2 산화막, 제 1 산화막, 패드 질화막 및 패드 산화막을 순차적으로 식각하는 단계; 및 CMP 공정을 실시하여 평탄화시킨 후 제 1 및 제 2 웰 영역에 불순물 이온 주입을 실시하여 N-웰 및 P-웰을 형성하는 단계를 포함하여 이루어진다.
붕소 세그리게이션(boron segregation), 항복 전압(breakdown voltage)
Description
도 1은 종래 기술에 따른 일반적인 반도체 메모리 장치에서 소자분리막 영역의 단면도.
도 2a 내지 2d는 본 발명에 따른 반도체 메모리 장치의 소자분리막의 제조 공정을 순차적으로 도시한 단면도.
도 3은 종래 기술에 따른 메모리 셀 어레이의 레이아웃.
도 4는 본 발명에 따른 메모리 셀 어레이의 레이아웃.
<도면의 주요 부분에 대한 부호의 설명>
110,210: 반도체 기판 120: 산화막 130: N-웰 영역 140: P-웰 영역
150, 160: 접합 영역 220: 트랜치
230: 패드 산화막 240: 패드 질화막
250: 제 1 산화막 260: 포토레지스트
270: 제 2 산화막 280: 제 1 접합 영역
290: 제 2 접합 영역
본 발명은 반도체 메모리 장치의 소자분리막의 제조 방법에 관한 것으로, 특히 반도체 장치에서 N-웰 영역과 P-웰 영역 사이의 도펀트의 이동을 차단할 수 있는 소자분리막의 제조 방법에 관한 것이다.
도 1은 일반적인 반도체 메모리 장치에서 소자분리막 영역의 단면도를 도시하고 있다. 도 1을 참조하면, 일반적인 반도체 메모리 장치는, 반도체 기판에 트랜치를 형성하고 이 트랜치 내부를 절연 물질(120)로 채운후 어닐 공정을 진행하고 CMP 처리한 후 패드 질화막(도시 안됨) 및 패드 산화물(도시 안됨)을 제거함으로써 반도체 장치의 소자분리막이 형성되고, 그 후에 불순물 이온 주입에 의해 N-웰(130) 및 P-웰(140)을 형성한 후, 문턱 전압 조절 이온 주입을 실시하고, 게이트(도시 안됨) 및 접합 영역(150,160)을 형성하는 공정으로 이루어진다.
종래 기술의 문제점으로는, N-웰 및 P-웰을 형성하기 위한 마스킹(masking) 공정을 진행할 때 2.7um 정도의 두꺼운 포토레지스트층을 사용하기 때문에 포토레지스트층의 경사를 제어하기 어렵고 포토리소그라피시에 N-웰 영역과 P-웰 영역이 오정렬이 될 위험성이 많다. 더우기, N-웰 및 P-웰에 불순물 이온을 주입할 때 필 드 영역 하부의 웰 경계가 되는 곳에서 도펀트의 이동이 발생하여 웰 경계면이 변하게 될 수 있다. 이러한 현상을 상세히 설명하면, 필드 영역 하부의 웰 경계를 이루는 부분에서 P-웰 영역의 붕소 이온이 필드 영역 하부의 산화물에 의해 포획(trap)되면서 N-웰 영역의 인이 P-웰 영역으로 이동하게 된다. 이러한 현상을 붕소 세그리게이션(segregation)이라 한다. 이러한 붕소 세그리게이션에 의해 웰 경계 부분의 P-웰의 이온 농도가 낮아져 N-웰의 인 집중화가 생기게 된다. 이에 따라, N-웰 영역과 P-웰 영역 사이의 항복 전압에도 변동이 생기게 된다. 이는 소자의 동작 특성을 저하시키는 원인이 된다. 또한, CMOS 소자 설계시 웰을 분리하는 데 많은 영역을 할애하게 되어 소자의 집적화에 장애가 되고 있다.
그러므로, 본 발명의 목적은, 반도체 메모리 장치의 소자분리막 형성시 트랜치의 바닥 부분의 일부를 깊게 식각하고 고농도의 붕소 이온 주입을 실시하여 N-웰 영역과 P-웰 영역의 도펀트 이동을 더욱 확실하게 차단함으로써, 항복 전압의 변동을 방지하는 데 있다.
본 발명의 다른 목적은 불순물 이온 주입에 의해 N-웰 및 P-웰을 형성할 때 웰 마스킹 공정시에 야기되는 포토레지스트 경사 변화와 오정렬에 의한 마진 손실을 보상하는 데 있다.
상기의 목적들을 달성하기 위하여, 본 발명의 소자분리막 형성 방법은, 제 1 웰 영역과 제 2 웰 영역이 규정된 반도체 기판 상부에 패드 산화막 및 패드 질화막을 형성한 후 트랜치를 형성하는 단계; 전체 구조 상부에 제 1 산화막을 형성하는 단계; 트랜치 내부를 완전히 채우도록 포토레지스트층을 증착한 후 트랜치의 절반부를 포함하여 제 1 웰 영역만을 덮도록 패터닝하는 단계; 포토레지스트층을 마스크로 사용하여 제 2 웰 영역의 제 1산화막을 식각하여 제 2 웰 영역의 트랜치의 측벽에 제 1 산화막을 남기고 트랜치 바닥의 반도체 기판을 노출시키는 단계; 트랜치 바닥에 노출된 반도체 기판을 식각한 후 붕소 이온 주입을 실시하는 단계; 포토레지스트층을 제거하고, 트랜치 내부를 완전히 채우도록 제 2 산화막을 형성하는 단계; 어닐 공정을 실시하고 제 2 산화막, 제 1 산화막, 패드 질화막 및 패드 산화막을 순차적으로 식각하는 단계; 및 CMP 공정을 실시하여 평탄화시킨 후 제 1 및 제 2 웰 영역에 불순물 이온 주입을 실시하여 N-웰 및 P-웰을 형성하는 단계를 포함하여 이루어진다.
이제 도 2a 내지 2d를 참조로 본 발명의 일 실시예를 상세히 설명한다.
먼저 도 2a를 참조하면, 제 1 웰 영역과 제 2 웰 영역이 규정된 반도체 기판(210) 상부에 패드 산화막(230)과 패드 질화막(240)을 형성한 후 소자분리막이 형성될 소정 영역에 트랜치(220)를 형성한다. 이 때, 패드 산화막(230)은 대략 140Å의 두께로, 패드 질화막(240)은 대략 1000Å의 두께로 형성한다. 여기서 제 1 웰 영역 및 제 2 웰 영역은 각각 이후에 N-웰 및 P-웰이 형성될 영역이다.
도 2b를 참조하면, 전체 구조 상부에 제 1 산화막(250)을 대략 1500 내지 2,000Å의 두께로 형성한다. 이어서, 트랜치(220) 내부를 완전히 채우도록 포토레지스트층을 형성한다. 트랜치의 절반을 포함하여 제 1 웰 영역만을 덮도록 포토레지스트층을 노광, 현상하여 패터닝한다. 이와 같이 패터닝된 포토레지스트 패턴(260)을 마스크로 사용하여 제 2 웰 영역의 제 1 산화막(250)을 식각하여 제 2 웰 영역의 트랜치 측벽에만 제 1 산화막(250)이 남기고, 제 2 웰 영역의 트랜치 바닥 부분의 반도체 기판(210)을 노출시킨다.
도 2c를 참조하면, 반도체 기판(210)이 노출된 트랜치의 바닥 부분을 더 깊이 식각한다. 이 때 식각하는 깊이는 대략 2,000Å의 깊이로 한다. 이와 같이 트랜치의 바닥을 더 깊이 식각함으로써 N-웰 영역과 P-웰 영역의 격리 효과가 더욱 높아지며, 이후에 N-웰과 P-웰 영역이 형성된 후에 이러한 더 깊은 트랜치에 의해 소자분리막의 하부가 반도체 기판에 접촉하게 된다. 트랜치 바닥을 식각한 후, 붕소 이온을 30keV의 전압에서 3.0 x 1013 ions/cm3의 주입량을 사용하여 주입시키면, 포토레지스트층(260), 패드 질화막(230) 및 트랜치 측벽의 제 1 산화막(250)이 배리어로 작용하여 트랜치 바닥의 노출된 반도체 기판 내에만 고농도의 붕소 이온이 주입되게 된다. 이러한 고농도의 붕소 이온 주입 부분에 의해 이후에 형성되는 N-웰 영역과 P-웰 영역의 경계부에 인이 침투하는 것이 더욱 확실하게 방지된다.
도 2d를 참조하면, 포토레지스트 패턴(260), 제 1 산화막(250), 패드 질화막(240) 및, 패드 산화막(230)을 순차적으로 제거한 후 트랜치 내부를 완전히 채우도록 제 2 산화막(270)을 형성한다. 그 후에, 어닐 처리하고 CMP 공정에 의해 반도체 기판이 노출되도록 평탄화시킨 후에 소자분리막(트랜치)을 경계로 양 쪽에 각각 다른 타입의 웰을 형성한다. 그 후, 종래의 SRAM 메모리 셀 형성 방법에서와 같이, 문턱 전압 조절 이온 주입 공정을 실시하고, 게이트를 형성한 후 N-웰에는 제 1 접합 영역을 P-웰에는 제 2 접합 영역을 형성한다.
상기 설명한 바와 같이, 본 발명에 따르면, 반도체 메모리 장치의 소자분리막 형성시 트랜치 바닥의 일부를 깊게 식각하고 고농도의 붕소 이온 주입을 실시함으로써 N-웰 영역과 P-웰 영역의 경계 지역에서의 도펀트 이동을 차단하여, 결과적으로 항복 전압의 변동을 방지하고, N-웰 및 P-웰이 오정렬되는 위험을 감소시킬 수 있다.
Claims (13)
- 제 1 웰 영역과 제 2 웰 영역이 규정된 반도체 기판 상부에 패드 산화막 및 패드 질화막을 형성하는 단계;상기 제 1 웰 영역과 상기 제 2 웰 영역 사이의 상기 패드 질화막, 상기 패드 산화막 및 상기 반도체 기판을 식각하여 트랜치를 형성하는 단계;상기 전체 구조 상부에 제 1 산화막을 형성하는 단계;상기 트랜치 내부를 완전히 채우도록 포토레지스트층을 증착한 후 트랜치의 절반부를 포함하여 제 1 웰 영역만을 덮도록 패터닝하는 단계;상기 포토레지스트층을 마스크로 사용하여 제 2 웰 영역의 제 1산화막을 식각하여 상기 제 2 웰 영역의 트랜치의 측벽에 상기 제 1 산화막을 남기고 트랜치 바닥의 반도체 기판을 노출시키는 단계;상기 트랜치 바닥에 노출된 반도체 기판을 식각한 후 붕소 이온 주입을 실시하는 단계;상기 포토레지스트층, 상기 제 1 산화막, 상기 패드 질화막 및 상기 패드 산화막을 순차적으로 식각하는 단계;상기 트랜치 내부를 완전히 채우도록 제 2 산화막을 형성하는 단계; 및상기 제2 산화막에 대해 CMP 공정을 실시하여 평탄화시킨 후 상기 제 1 및 제 2 웰 영역에 불순물 이온 주입을 실시하여 N-웰 및 P-웰을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 소자분리막 형성 방법.
- 제 1항에 있어서, 상기 패드 산화막은 140Å의 두께로, 상기 패드 질화막은 1000Å의 두께로 각각 형성되는 것을 특징으로 하는 반도체 장치의 소자분리막 형성 방법.
- 제 1항에 있어서, 상기 붕소 이온 주입 공정은 30keV의 전압에서 3.0 x 1013ions/cm3의 농도로 진행되는 것을 특징으로 하는 반도체 장치의 소자분리막 형성 방법.
- 제 1항에 있어서, 상기 제 1 산화막은 1500 내지 2000Å 의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 소자분리막 형성 방법.
- 제 1항에 있어서, 상기 트랜치 바닥에 노출된 반도체 기판을 식각할 때 트랜치 바닥으로부터 2000Å의 깊이로 식각하는 것을 특징으로 하는 반도체 장치의 소자분리막 형성 방법.
- 제 1항에 있어서, 상기 제 1 웰 영역은 N-형 웰 영역이며, 상기 제 2 웰 영역은 P-형 웰 영역인 것을 특징으로 하는 반도체 장치의 소자분리막 형성 방법.
- 제 6항에 있어서, 상기 N-형 웰 영역에는 제 1 접합 영역이 형성되고, 상기 P-형 웰 영역에는 제 2 접합 영역이 형성되는 것을 특징으로 하는 반도체 장치의 소자분리막 형성 방법.
- 제 1 웰 영역과 제 2 웰 영역이 규정된 반도체 기판 상부에 패드 산화막 및 패드 질화막을 형성하는 단계;상기 제 1 웰 영역과 상기 제 2 웰 영역 사이의 상기 패드 질화막, 상기 패드 산화막 및 상기 반도체 기판을 식각하여 트랜치를 형성하는 단계;상기 전체 구조 상부에 제 1 산화막을 형성하는 단계;포토리소그라피 공정을 이용하여 상기 제 2 웰 영역에서 트랜치 바닥의 반도체 기판을 노출시키는 단계;상기 제 2 웰 영역의 트랜치 바닥에 노출된 반도체 기판을 식각한 후 붕소 이온 주입을 실시하는 단계; 및상기 트랜치 내부를 완전히 채우도록 제 2 산화막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 소자분리막 형성 방법.
- 제8항에 있어서, 상기 패드 산화막은 140Å의 두께로, 상기 패드 질화막은 1000Å의 두께로 각각 형성되는 것을 특징으로 하는 반도체 장치의 소자분리막 형성 방법.
- 제8항에 있어서, 상기 붕소 이온 주입 공정은 30keV의 전압에서 3.0 x 1013ions/cm3의 농도로 진행되는 것을 특징으로 하는 반도체 장치의 소자분리막 형성 방법.
- 제8항에 있어서, 상기 제 1 산화막은 1500 내지 2000Å 의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 소자분리막 형성 방법.
- 제8항에 있어서, 상기 트랜치 바닥에 노출된 반도체 기판을 식각할 때 트랜치 바닥으로부터 2000Å의 깊이로 식각하는 것을 특징으로 하는 반도체 장치의 소자분리막 형성 방법.
- 제8항에 있어서, 상기 제 1 웰 영역은 N-형 웰 영역이며, 상기 제 2 웰 영역은 P-형 웰 영역인 것을 특징으로 하는 반도체 장치의 소자분리막 형성 방법.
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