JPH10335483A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10335483A JPH10335483A JP9142722A JP14272297A JPH10335483A JP H10335483 A JPH10335483 A JP H10335483A JP 9142722 A JP9142722 A JP 9142722A JP 14272297 A JP14272297 A JP 14272297A JP H10335483 A JPH10335483 A JP H10335483A
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Abstract
(57)【要約】
【課題】第一導電型ウエル領域と第二導電型ウエル領域
とを有する相補型半導体装置において、微細化なウエル
分離を可能とする半導体装置の製造方法を提供する。 【解決手段】Ｎウエル領域の素子分離領域１０５及びウ
エル分離領域１０６をパターニングし、シリコン窒化膜
１０３及びパッド酸化膜１０２及び半導体基板１０１を
エッチングする。次にＰウエル領域の素子分離領域１０
７及びウエル分離領域１０８をパターニングし、シリコ
ン窒化膜及びパッド酸化膜及び半導体基板をエッチング
する。ＮウエルのパターンとＰウエルのパターンとが境
界において重なっているため、ウエル境界部１０９にト
レンチが形成される。 【効果】通常のＬＯＣＯＳ法を用いながらも、ウエル境
界部にのみ、トレンチ分離を使用できる。
とを有する相補型半導体装置において、微細化なウエル
分離を可能とする半導体装置の製造方法を提供する。 【解決手段】Ｎウエル領域の素子分離領域１０５及びウ
エル分離領域１０６をパターニングし、シリコン窒化膜
１０３及びパッド酸化膜１０２及び半導体基板１０１を
エッチングする。次にＰウエル領域の素子分離領域１０
７及びウエル分離領域１０８をパターニングし、シリコ
ン窒化膜及びパッド酸化膜及び半導体基板をエッチング
する。ＮウエルのパターンとＰウエルのパターンとが境
界において重なっているため、ウエル境界部１０９にト
レンチが形成される。 【効果】通常のＬＯＣＯＳ法を用いながらも、ウエル境
界部にのみ、トレンチ分離を使用できる。
Description
【０００１】
【発明の属する技術分野】本発明は、第一導電型領域と
第二導電型領域とを有する相補型半導体装置の製造方法
に関する。
第二導電型領域とを有する相補型半導体装置の製造方法
に関する。
【０００２】
【従来の技術】従来の半導体装置の製造方法を図５
（ａ）〜図５（ｃ）及び図６（ａ）〜図６（ｃ）に示さ
れた工程断面図を用いて説明する。
（ａ）〜図５（ｃ）及び図６（ａ）〜図６（ｃ）に示さ
れた工程断面図を用いて説明する。
【０００３】まず、半導体基板５０１上に、パッド酸化
膜５０２及びシリコン窒化膜５０３を形成し、フォトリ
ソグラフィー及びエッチングにより、Ｎウエル領域の前
記シリコン窒化膜を除去し、前記シリコン窒化膜をマス
クとして、イオン注入法によりＮウエル不純物層５０４
を形成する。この状態を示すのが図５（ａ）である。
膜５０２及びシリコン窒化膜５０３を形成し、フォトリ
ソグラフィー及びエッチングにより、Ｎウエル領域の前
記シリコン窒化膜を除去し、前記シリコン窒化膜をマス
クとして、イオン注入法によりＮウエル不純物層５０４
を形成する。この状態を示すのが図５（ａ）である。
【０００４】そして、パターニングされた前記シリコン
窒化膜をマスクとして選択酸化を行い、Ｎウエル領域上
に酸化膜５０５を形成し、前記シリコン窒化膜を除去す
る。そして、前記Ｎウエル領域上の酸化膜をマスクとし
て、イオン注入法によりＰウエル不純物層５０６を形成
する。この状態を示すのが図５（ｂ）である。
窒化膜をマスクとして選択酸化を行い、Ｎウエル領域上
に酸化膜５０５を形成し、前記シリコン窒化膜を除去す
る。そして、前記Ｎウエル領域上の酸化膜をマスクとし
て、イオン注入法によりＰウエル不純物層５０６を形成
する。この状態を示すのが図５（ｂ）である。
【０００５】そして、前記Ｎウエル領域上の酸化膜を除
去し、熱アニールにより、前記Ｎウエル不純物層及びＰ
ウエル不純物層を半導体基板中に拡散させ、Ｎウエル５
０７及びＰウエル５０８を形成する。次に、半導体基板
上に、パッド酸化膜及びシリコン窒化膜を形成し、フォ
トリソグラフィー及びエッチングにより、素子分離領域
の前記シリコン窒化膜を除去する。そして、パターニン
グされた前記シリコン窒化膜をマスクとして選択酸化を
行い、素子分離膜５０９を形成し、前記シリコン窒化膜
を除去する。そして、素子活性領域上の前記パッド酸化
膜を除去し、犠牲酸化膜を全面に形成する。この状態を
示すのが図５（ｃ）である。以降は、通常の方法で、能
動素子及び配線を形成する。
去し、熱アニールにより、前記Ｎウエル不純物層及びＰ
ウエル不純物層を半導体基板中に拡散させ、Ｎウエル５
０７及びＰウエル５０８を形成する。次に、半導体基板
上に、パッド酸化膜及びシリコン窒化膜を形成し、フォ
トリソグラフィー及びエッチングにより、素子分離領域
の前記シリコン窒化膜を除去する。そして、パターニン
グされた前記シリコン窒化膜をマスクとして選択酸化を
行い、素子分離膜５０９を形成し、前記シリコン窒化膜
を除去する。そして、素子活性領域上の前記パッド酸化
膜を除去し、犠牲酸化膜を全面に形成する。この状態を
示すのが図５（ｃ）である。以降は、通常の方法で、能
動素子及び配線を形成する。
【０００６】あるいは、まず、半導体基板６０１上に、
パッド酸化膜６０２及びシリコン窒化膜６０３を形成
し、フォトリソグラフィー及びエッチングにより、素子
分離領域の前記シリコン窒化膜を除去する。この状態を
示すのが図６（ａ）である。
パッド酸化膜６０２及びシリコン窒化膜６０３を形成
し、フォトリソグラフィー及びエッチングにより、素子
分離領域の前記シリコン窒化膜を除去する。この状態を
示すのが図６（ａ）である。
【０００７】そして、パターニングされた前記シリコン
窒化膜をマスクとして選択酸化を行い、素子分離膜６０
４を形成し、前記シリコン窒化膜を除去する。そして、
素子活性領域上の前記パッド酸化膜を除去し、犠牲酸化
膜を全面に形成する。この状態を示すのが図６（ｂ）で
ある。
窒化膜をマスクとして選択酸化を行い、素子分離膜６０
４を形成し、前記シリコン窒化膜を除去する。そして、
素子活性領域上の前記パッド酸化膜を除去し、犠牲酸化
膜を全面に形成する。この状態を示すのが図６（ｂ）で
ある。
【０００８】そして、フォトリソグラフィーにより、半
導体基板上のＮウエル領域上のフォトレジストが除去さ
れるようにパターニングし、イオン注入法によりＮウエ
ル６０５を形成する。次に、フォトリソグラフィーによ
り、半導体基板上のＰウエル領域上のフォトレジストが
除去されるようにパターニングし、イオン注入法により
Ｐウエル６０６を形成する。この状態を示すのが図６
（ｃ）である。以降は、通常の方法で、能動素子及び配
線を形成する。
導体基板上のＮウエル領域上のフォトレジストが除去さ
れるようにパターニングし、イオン注入法によりＮウエ
ル６０５を形成する。次に、フォトリソグラフィーによ
り、半導体基板上のＰウエル領域上のフォトレジストが
除去されるようにパターニングし、イオン注入法により
Ｐウエル６０６を形成する。この状態を示すのが図６
（ｃ）である。以降は、通常の方法で、能動素子及び配
線を形成する。
【０００９】また、素子分離酸化膜の形成法としては、
従来から用いられているシリコン窒化膜をマスクとした
選択酸化によるＬＯＣＯＳ法以外にトレンチを用いた分
離が挙げられる。次に、トレンチ分離を用いた従来の半
導体装置の製造方法を図７（ａ）〜図７（ｄ）に示され
た工程断面図を用いて説明する。
従来から用いられているシリコン窒化膜をマスクとした
選択酸化によるＬＯＣＯＳ法以外にトレンチを用いた分
離が挙げられる。次に、トレンチ分離を用いた従来の半
導体装置の製造方法を図７（ａ）〜図７（ｄ）に示され
た工程断面図を用いて説明する。
【００１０】まず、半導体基板７０１上に、パッド酸化
膜７０２及びシリコン窒化膜７０３を形成し、フォトリ
ソグラフィー及びエッチングにより、素子分離領域の前
記シリコン窒化膜、パッド酸化膜及び半導体基板を除去
し、トレンチの溝７０４を形成する。ここで、半導体基
板はトレンチ分離に必要な所望の深さを削り取る必要が
ある。この状態を示すのが図７（ａ）である。
膜７０２及びシリコン窒化膜７０３を形成し、フォトリ
ソグラフィー及びエッチングにより、素子分離領域の前
記シリコン窒化膜、パッド酸化膜及び半導体基板を除去
し、トレンチの溝７０４を形成する。ここで、半導体基
板はトレンチ分離に必要な所望の深さを削り取る必要が
ある。この状態を示すのが図７（ａ）である。
【００１１】そして、前記半導体基板上を酸化し、全面
に化学気相成長法（ＣＶＤ法）により、酸化膜７０５を
全面に形成する。この状態を示すのが図７（ｂ）であ
る。
に化学気相成長法（ＣＶＤ法）により、酸化膜７０５を
全面に形成する。この状態を示すのが図７（ｂ）であ
る。
【００１２】そして、前記シリコン窒化膜をストッパー
として、ＣＭＰにより前記酸化膜の研磨を行い、トレン
チの溝にのみ酸化膜を残し、トレンチ７０６を形成す
る。この状態を示すのが図７（ｃ）である。
として、ＣＭＰにより前記酸化膜の研磨を行い、トレン
チの溝にのみ酸化膜を残し、トレンチ７０６を形成す
る。この状態を示すのが図７（ｃ）である。
【００１３】そして、前記シリコン窒化膜及び素子活性
領域上のパッド酸化膜を除去し、犠牲酸化膜を全面に形
成する。そして、フォトリソグラフィーにより、半導体
基板上のＮウエル領域上のフォトレジストが除去される
ようにパターニングし、イオン注入法によりＮウエル７
０７を形成する。次に、フォトリソグラフィーにより、
半導体基板上のＰウエル領域上のフォトレジストが除去
されるようにパターニングし、イオン注入法によりＰウ
エル７０８を形成する。この状態を示すのが図７（ｄ）
である。以降は、通常の方法で、能動素子及び配線を形
成する。
領域上のパッド酸化膜を除去し、犠牲酸化膜を全面に形
成する。そして、フォトリソグラフィーにより、半導体
基板上のＮウエル領域上のフォトレジストが除去される
ようにパターニングし、イオン注入法によりＮウエル７
０７を形成する。次に、フォトリソグラフィーにより、
半導体基板上のＰウエル領域上のフォトレジストが除去
されるようにパターニングし、イオン注入法によりＰウ
エル７０８を形成する。この状態を示すのが図７（ｄ）
である。以降は、通常の方法で、能動素子及び配線を形
成する。
【００１４】
【発明が解決しようとする課題】しかしながら、従来の
技術を用いたＬＯＣＯＳ法による素子分離法は、Ｎウエ
ル領域とＰウエル領域の分離にもＬＯＣＯＳが用いられ
ているため、半導体装置の微細化に伴うウエル分離に限
界がある。
技術を用いたＬＯＣＯＳ法による素子分離法は、Ｎウエ
ル領域とＰウエル領域の分離にもＬＯＣＯＳが用いられ
ているため、半導体装置の微細化に伴うウエル分離に限
界がある。
【００１５】したがって、微細化された半導体装置にお
いてのウエル分離には、ＬＯＣＯＳ法よりも微細化が可
能なトレンチ法が用いられる。しかしながら、トレンチ
法は、素子分離幅により、トレンチの溝への酸化膜の埋
め込み量がばらつくといった問題点があり、さらに、従
来のＬＯＣＯＳ法と比較して、ＣＭＰ装置等の高価な装
置を必要とする。
いてのウエル分離には、ＬＯＣＯＳ法よりも微細化が可
能なトレンチ法が用いられる。しかしながら、トレンチ
法は、素子分離幅により、トレンチの溝への酸化膜の埋
め込み量がばらつくといった問題点があり、さらに、従
来のＬＯＣＯＳ法と比較して、ＣＭＰ装置等の高価な装
置を必要とする。
【００１６】そこで、本発明はそのような問題を解決す
るためのものであり、その目的とするところは、ＣＭＰ
装置を用いずに、微細化なウエル分離を可能とする半導
体装置の製造方法を提供することである。
るためのものであり、その目的とするところは、ＣＭＰ
装置を用いずに、微細化なウエル分離を可能とする半導
体装置の製造方法を提供することである。
【００１７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、第一導電型ウエル領域と第二導電型ウエル領
域とを有する相補型半導体装置の製造方法において、半
導体基板上に耐酸化性絶縁膜を形成する工程と、第一導
電型ウエル領域の素子分離領域及び第一導電型ウエル領
域のウエル分離領域をパターニングする工程と、前記第
一導電型ウエル領域の素子分離領域及び第一導電型ウエ
ル領域のウエル分離領域の前記耐酸化性絶縁膜及び半導
体基板をエッチングする工程と、第二導電型ウエル領域
の素子分離領域及び第二導電型ウエル領域のウエル分離
領域をパターニングする工程と、前記第二導電型ウエル
領域の素子分離領域及び第二導電型ウエル領域のウエル
分離領域の前記耐酸化性絶縁膜及び半導体基板をエッチ
ングする工程と同時に第一導電型ウエルと第二導電型ウ
エルの境界に溝を形成する工程と、前記耐酸化性絶縁膜
をマスクとして、素子分離絶縁膜及びウエル分離酸化膜
を形成する工程を具備することを特徴とする。
造方法は、第一導電型ウエル領域と第二導電型ウエル領
域とを有する相補型半導体装置の製造方法において、半
導体基板上に耐酸化性絶縁膜を形成する工程と、第一導
電型ウエル領域の素子分離領域及び第一導電型ウエル領
域のウエル分離領域をパターニングする工程と、前記第
一導電型ウエル領域の素子分離領域及び第一導電型ウエ
ル領域のウエル分離領域の前記耐酸化性絶縁膜及び半導
体基板をエッチングする工程と、第二導電型ウエル領域
の素子分離領域及び第二導電型ウエル領域のウエル分離
領域をパターニングする工程と、前記第二導電型ウエル
領域の素子分離領域及び第二導電型ウエル領域のウエル
分離領域の前記耐酸化性絶縁膜及び半導体基板をエッチ
ングする工程と同時に第一導電型ウエルと第二導電型ウ
エルの境界に溝を形成する工程と、前記耐酸化性絶縁膜
をマスクとして、素子分離絶縁膜及びウエル分離酸化膜
を形成する工程を具備することを特徴とする。
【００１８】また、第一導電型領域と第二導電型領域と
を有する相補型半導体装置の製造方法において、前記第
一導電型ウエル領域のウエル分離領域と第二導電型ウエ
ル領域のウエル分離領域のパターンが、第一導電型ウエ
ルと第二導電型ウエルの境界において重なってがことを
特徴とする。
を有する相補型半導体装置の製造方法において、前記第
一導電型ウエル領域のウエル分離領域と第二導電型ウエ
ル領域のウエル分離領域のパターンが、第一導電型ウエ
ルと第二導電型ウエルの境界において重なってがことを
特徴とする。
【００１９】また、第一導電型領域と第二導電型領域と
を有する相補型半導体装置の製造方法において、前記第
一導電型ウエルと第二導電型ウエルの境界におけるパタ
ーンの重なりが、第一導電型ウエルと第二導電型ウエル
のパターニングの際の合わせズレ及び寸法交差以上ある
を特徴とする。
を有する相補型半導体装置の製造方法において、前記第
一導電型ウエルと第二導電型ウエルの境界におけるパタ
ーンの重なりが、第一導電型ウエルと第二導電型ウエル
のパターニングの際の合わせズレ及び寸法交差以上ある
を特徴とする。
【００２０】あるいは、第一導電型領域と第二導電型領
域とを有する相補型半導体装置の製造方法において、第
一導電型ウエル領域をパターニングする工程と、前記第
一導電型ウエル領域の半導体基板をエッチングし、前記
第一導電型ウエル領域に第一導電型不純物を導入する工
程と、第二導電型ウエル領域をパターニングする工程
と、前記第二導電型ウエル領域をエッチングする工程と
同時に第一導電型ウエルと第二導電型ウエルの境界に溝
を形成し、前記第二導電型ウエル領域に第二導電型不純
物を導入する工程工程と、第一導電型ウエルと第二導電
型ウエルの境界に溝に絶縁膜を形成する工程を具備する
ことを特徴とする。
域とを有する相補型半導体装置の製造方法において、第
一導電型ウエル領域をパターニングする工程と、前記第
一導電型ウエル領域の半導体基板をエッチングし、前記
第一導電型ウエル領域に第一導電型不純物を導入する工
程と、第二導電型ウエル領域をパターニングする工程
と、前記第二導電型ウエル領域をエッチングする工程と
同時に第一導電型ウエルと第二導電型ウエルの境界に溝
を形成し、前記第二導電型ウエル領域に第二導電型不純
物を導入する工程工程と、第一導電型ウエルと第二導電
型ウエルの境界に溝に絶縁膜を形成する工程を具備する
ことを特徴とする。
【００２１】また、第一導電型領域と第二導電型領域と
を有する相補型半導体装置の製造方法において、前記第
一導電型ウエル領域と第二導電型ウエル領域のパターン
が、第一導電型ウエルと第二導電型ウエルの境界におい
て重なってがことを特徴とする。
を有する相補型半導体装置の製造方法において、前記第
一導電型ウエル領域と第二導電型ウエル領域のパターン
が、第一導電型ウエルと第二導電型ウエルの境界におい
て重なってがことを特徴とする。
【００２２】また、第一導電型領域と第二導電型領域と
を有する相補型半導体装置の製造方法において、前記第
一導電型ウエルと第二導電型ウエルの境界におけるパタ
ーンの重なりが、第一導電型ウエルと第二導電型ウエル
のパターニングの際の合わせズレ及び寸法交差以上ある
を特徴とする。
を有する相補型半導体装置の製造方法において、前記第
一導電型ウエルと第二導電型ウエルの境界におけるパタ
ーンの重なりが、第一導電型ウエルと第二導電型ウエル
のパターニングの際の合わせズレ及び寸法交差以上ある
を特徴とする。
【００２３】また、第一導電型領域と第二導電型領域と
を有する相補型半導体装置の製造方法において、前記第
一導電型ウエル領域の半導体基板のエッチング量と第二
導電型ウエル領域の半導体基板のエッチング量とが等し
く、第一導電型ウエルと第二導電型ウエルの境界の溝の
深さが、第二導電型ウエル領域の半導体基板のエッチン
グ量により決まっていることを特徴とする。
を有する相補型半導体装置の製造方法において、前記第
一導電型ウエル領域の半導体基板のエッチング量と第二
導電型ウエル領域の半導体基板のエッチング量とが等し
く、第一導電型ウエルと第二導電型ウエルの境界の溝の
深さが、第二導電型ウエル領域の半導体基板のエッチン
グ量により決まっていることを特徴とする。
【００２４】
【作用】本発明の上記の構成によれば、通常のＬＯＣＯ
Ｓ法による素子分離を用いながらも、ウエル境界部にの
み、トレンチ分離を使用できる。さらに、ウエル境界部
に溝（トレンチ）をフォトリソグラフィーにおける最小
寸法以下に加工することが可能なため、通常のＬＯＣＯ
Ｓ法に見られるような選択酸化により、ウエル境界部の
溝を埋め込むことができる。
Ｓ法による素子分離を用いながらも、ウエル境界部にの
み、トレンチ分離を使用できる。さらに、ウエル境界部
に溝（トレンチ）をフォトリソグラフィーにおける最小
寸法以下に加工することが可能なため、通常のＬＯＣＯ
Ｓ法に見られるような選択酸化により、ウエル境界部の
溝を埋め込むことができる。
【００２５】あるいは、ウエル境界部に必要なトレンチ
をＮウエルのマスク及びＰウエルのマスクにより形成で
きるため、ウエル境界部のトレンチ用のマスクを必要と
しない。さらに、ウエル境界部のみに均一な分離幅のト
レンチを形成できるため、トレンチ形成にＣＭＰ装置を
必要としない。
をＮウエルのマスク及びＰウエルのマスクにより形成で
きるため、ウエル境界部のトレンチ用のマスクを必要と
しない。さらに、ウエル境界部のみに均一な分離幅のト
レンチを形成できるため、トレンチ形成にＣＭＰ装置を
必要としない。
【００２６】
【発明の実施の形態】以下、本発明についての代表的な
実施例を図１（ａ）〜図１（ｄ）に示された工程断面図
を用いて説明する。
実施例を図１（ａ）〜図１（ｄ）に示された工程断面図
を用いて説明する。
【００２７】まず、半導体基板１０１上に、パッド酸化
膜１０２及びシリコン窒化膜１０３を形成する。パッド
酸化膜厚としては、１００から３００オングストローム
があげられ、酸化膜は１０００〜１１００度の酸素雰囲
気中での酸化により形成される。なお、前記パッド酸化
膜の代わりに、オキシナイトライド膜（ＳｉＯＮ）を用
いても良いことは言うまでもない。シリコン窒化膜厚と
しては、５００から２０００オングストロームがあげら
れ、ＣＶＤ法により形成されるている。
膜１０２及びシリコン窒化膜１０３を形成する。パッド
酸化膜厚としては、１００から３００オングストローム
があげられ、酸化膜は１０００〜１１００度の酸素雰囲
気中での酸化により形成される。なお、前記パッド酸化
膜の代わりに、オキシナイトライド膜（ＳｉＯＮ）を用
いても良いことは言うまでもない。シリコン窒化膜厚と
しては、５００から２０００オングストロームがあげら
れ、ＣＶＤ法により形成されるている。
【００２８】次に、フォトレジスト１０４を用いたフォ
トリソグラフィー（以下、ＮＦ−ＰＨ）及びエッチング
により、Ｎウエル領域の素子分離領域１０５及びＮウエ
ル領域のウエル分離領域１０６の前記シリコン窒化膜及
びパッド酸化膜及び半導体基板の一部を除去する。シリ
コン窒化膜のエッチング条件としては、約０．１ｔｏｒ
ｒの真空度、約３００ＷのＲＦパワーで行うＯ２とＣＦ
４を用いた異方性のドライエッチングが挙げられ、パッ
ド酸化膜のエッチング条件としては、約０．１ｔｏｒｒ
の真空度、約９００ＷのＲＦパワーで行うＣＨＦ３とＣ
Ｆ４を用いた異方性のドライエッチングが挙げられる。
そして、Ｏ２とＣＦ４を用いた異方性のドライエッチン
グにより、５００〜２０００オングストロームの半導体
基板のエッチングを行う。この状態を示すのが図１
（ａ）である。
トリソグラフィー（以下、ＮＦ−ＰＨ）及びエッチング
により、Ｎウエル領域の素子分離領域１０５及びＮウエ
ル領域のウエル分離領域１０６の前記シリコン窒化膜及
びパッド酸化膜及び半導体基板の一部を除去する。シリ
コン窒化膜のエッチング条件としては、約０．１ｔｏｒ
ｒの真空度、約３００ＷのＲＦパワーで行うＯ２とＣＦ
４を用いた異方性のドライエッチングが挙げられ、パッ
ド酸化膜のエッチング条件としては、約０．１ｔｏｒｒ
の真空度、約９００ＷのＲＦパワーで行うＣＨＦ３とＣ
Ｆ４を用いた異方性のドライエッチングが挙げられる。
そして、Ｏ２とＣＦ４を用いた異方性のドライエッチン
グにより、５００〜２０００オングストロームの半導体
基板のエッチングを行う。この状態を示すのが図１
（ａ）である。
【００２９】次に、フォトリソグラフィー（以下、ＰＦ
−ＰＨ）及びエッチングにより、Ｐウエル領域の素子分
離領域１０７及びＰウエル領域のウエル分離領域１０８
の前記シリコン窒化膜及びパッド酸化膜及び半導体基板
を除去する。シリコン窒化膜のエッチング条件として
は、約０．１ｔｏｒｒの真空度、約３００ＷのＲＦパワ
ーで行うＯ２とＣＦ４を用いた異方性のドライエッチン
グが挙げられ、パッド酸化膜のエッチング条件として
は、約０．１ｔｏｒｒの真空度、約９００ＷのＲＦパワ
ーで行うＣＨＦ３とＣＦ４を用いた異方性のドライエッ
チングが挙げられる。そして、Ｏ２とＣＦ４を用いた異
方性のドライエッチングにより、５００〜２０００オン
グストロームの半導体基板のエッチングを行う。
−ＰＨ）及びエッチングにより、Ｐウエル領域の素子分
離領域１０７及びＰウエル領域のウエル分離領域１０８
の前記シリコン窒化膜及びパッド酸化膜及び半導体基板
を除去する。シリコン窒化膜のエッチング条件として
は、約０．１ｔｏｒｒの真空度、約３００ＷのＲＦパワ
ーで行うＯ２とＣＦ４を用いた異方性のドライエッチン
グが挙げられ、パッド酸化膜のエッチング条件として
は、約０．１ｔｏｒｒの真空度、約９００ＷのＲＦパワ
ーで行うＣＨＦ３とＣＦ４を用いた異方性のドライエッ
チングが挙げられる。そして、Ｏ２とＣＦ４を用いた異
方性のドライエッチングにより、５００〜２０００オン
グストロームの半導体基板のエッチングを行う。
【００３０】なお、このフォトリソグラフィーによりＰ
ウエル領域のウエル分離領域が、Ｎウエル領域のウエル
分離領域と一部重なってパターニングされるため、Ｎウ
エルとＰウエルの境界部の領域１０９のみ、半導体基板
のエッチングが複数回行われるため、半導体基板の溝が
深くなっている。この状態を示すのが図１（ｂ）であ
る。
ウエル領域のウエル分離領域が、Ｎウエル領域のウエル
分離領域と一部重なってパターニングされるため、Ｎウ
エルとＰウエルの境界部の領域１０９のみ、半導体基板
のエッチングが複数回行われるため、半導体基板の溝が
深くなっている。この状態を示すのが図１（ｂ）であ
る。
【００３１】次に、前記シリコン窒化膜をマスクとして
選択酸化を行い、素子分離酸化膜１１０を形成する。選
択酸化の条件として、例えば、１０００℃〜１１００℃
の温度で、６０分から９０分間、ウエット雰囲気で行な
う熱酸化があげられる。なお、前記ウエルの境界部の溝
は、この選択酸化により埋め込まれる。そして、前記シ
リコン窒化膜及びパッド酸化膜を剥離した後、素子分離
シリコン酸化膜形成の際に発生したホワイトリボンを取
り除くことを目的とする１５０オングストローム〜２５
０オングストロームの犠牲酸化膜を、８００℃〜９５０
℃の温度で、２０分〜４０分の時間、ウエット雰囲気中
で形成する。この状態を示すのが図１（ｃ）である。
選択酸化を行い、素子分離酸化膜１１０を形成する。選
択酸化の条件として、例えば、１０００℃〜１１００℃
の温度で、６０分から９０分間、ウエット雰囲気で行な
う熱酸化があげられる。なお、前記ウエルの境界部の溝
は、この選択酸化により埋め込まれる。そして、前記シ
リコン窒化膜及びパッド酸化膜を剥離した後、素子分離
シリコン酸化膜形成の際に発生したホワイトリボンを取
り除くことを目的とする１５０オングストローム〜２５
０オングストロームの犠牲酸化膜を、８００℃〜９５０
℃の温度で、２０分〜４０分の時間、ウエット雰囲気中
で形成する。この状態を示すのが図１（ｃ）である。
【００３２】そして、フォトリソグラフィーにより、半
導体基板上のＮウエル領域上のフォトレジストが除去さ
れるようにパターニングし、イオン注入法によりＮウエ
ル１１１を形成する。次に、フォトリソグラフィーによ
り、半導体基板上のＰウエル領域上のフォトレジストが
除去されるようにパターニングし、イオン注入法により
Ｐウエル１１２を形成する。この状態を示すのが図１
（ｄ）である。以降は、通常の方法で、能動素子及び配
線を形成する。なお、本実施例のフォトリソグラフィー
は、ＮＦ−ＰＨを先に行ったが、ＰＦ−ＰＨを先に行っ
ても良いことは、言うまでもない。
導体基板上のＮウエル領域上のフォトレジストが除去さ
れるようにパターニングし、イオン注入法によりＮウエ
ル１１１を形成する。次に、フォトリソグラフィーによ
り、半導体基板上のＰウエル領域上のフォトレジストが
除去されるようにパターニングし、イオン注入法により
Ｐウエル１１２を形成する。この状態を示すのが図１
（ｄ）である。以降は、通常の方法で、能動素子及び配
線を形成する。なお、本実施例のフォトリソグラフィー
は、ＮＦ−ＰＨを先に行ったが、ＰＦ−ＰＨを先に行っ
ても良いことは、言うまでもない。
【００３３】次に、本発明についての代表的な実施例の
パターンレイアウトを図２を用いて説明する。図２の２
０１の模様が、Ｐウエル領域２０３及びＮウエル領域上
の素子活性領域２０４を覆うパターンレイアウトデータ
である。また、２０２の模様が、Ｎウエル領域２０５及
びＰウエル領域上の素子活性領域２０６を覆うパターン
レイアウトデータである。そして、Ｐウエル領域２０３
とＮウエル領域２０５の境界にウエル境界のスペース２
０７がある。
パターンレイアウトを図２を用いて説明する。図２の２
０１の模様が、Ｐウエル領域２０３及びＮウエル領域上
の素子活性領域２０４を覆うパターンレイアウトデータ
である。また、２０２の模様が、Ｎウエル領域２０５及
びＰウエル領域上の素子活性領域２０６を覆うパターン
レイアウトデータである。そして、Ｐウエル領域２０３
とＮウエル領域２０５の境界にウエル境界のスペース２
０７がある。
【００３４】なお、このウエル境界のスペースは、”
（ＮＦ−ＰＨとＰＦ−ＰＨのアライメントエラー）＋
（ＮＦ−ＰＨ及びＰＦ−ＰＨの寸法交差）”以上の寸法
を有しているため、常に、ウエル境界部に溝を形成する
ことができる。また、このスペースは、フォトリソグラ
フィーにおける最小寸法以下に加工することが可能であ
るため、ウエル境界部の溝を微細に形成できる。よっ
て、通常のＬＯＣＯＳに用いるような選択酸化により、
ウエル境界部の溝を埋め込むことができる。さらに、ウ
エル境界の溝は、ＮＦ−ＰＨのマスク及びＰＦ−ＰＨの
マスクにより形成されるため、ウエル境界部のトレンチ
形成のための特別なマスクを必要としない。
（ＮＦ−ＰＨとＰＦ−ＰＨのアライメントエラー）＋
（ＮＦ−ＰＨ及びＰＦ−ＰＨの寸法交差）”以上の寸法
を有しているため、常に、ウエル境界部に溝を形成する
ことができる。また、このスペースは、フォトリソグラ
フィーにおける最小寸法以下に加工することが可能であ
るため、ウエル境界部の溝を微細に形成できる。よっ
て、通常のＬＯＣＯＳに用いるような選択酸化により、
ウエル境界部の溝を埋め込むことができる。さらに、ウ
エル境界の溝は、ＮＦ−ＰＨのマスク及びＰＦ−ＰＨの
マスクにより形成されるため、ウエル境界部のトレンチ
形成のための特別なマスクを必要としない。
【００３５】以上の製造方法及びパターンレイアウトを
用いることにより、通常のＬＯＣＯＳ法を用いながら
も、ウエル境界部にのみ、トレンチ分離を行えるため、
半導体装置において、微細化なウエル分離を実現でき
る。
用いることにより、通常のＬＯＣＯＳ法を用いながら
も、ウエル境界部にのみ、トレンチ分離を行えるため、
半導体装置において、微細化なウエル分離を実現でき
る。
【００３６】次に、本発明についての他の代表的な実施
例を図３（ａ）〜図３（ｄ）に示された工程断面図を用
いて説明する。
例を図３（ａ）〜図３（ｄ）に示された工程断面図を用
いて説明する。
【００３７】まず、フォトリソグラフィー（以下、ＮＷ
ＥＬ−ＰＨ）により、Ｐウエル領域上をフォトレジスト
３０２で覆い、半導体基板３０１を、Ｏ２とＣＦ４を用
いた異方性のドライエッチングにより、５００〜２００
０オングストローム、エッチングする。次に、前記フォ
トレジストをマスクとして、イオン注入法によりＮウエ
ル不純物層３０３を形成する。この状態を示すのが図３
（ａ）である。
ＥＬ−ＰＨ）により、Ｐウエル領域上をフォトレジスト
３０２で覆い、半導体基板３０１を、Ｏ２とＣＦ４を用
いた異方性のドライエッチングにより、５００〜２００
０オングストローム、エッチングする。次に、前記フォ
トレジストをマスクとして、イオン注入法によりＮウエ
ル不純物層３０３を形成する。この状態を示すのが図３
（ａ）である。
【００３８】次に、フォトリソグラフィー（以下、ＰＷ
ＥＬ−ＰＨ）により、Ｎウエル領域上をフォトレジスト
で覆い、半導体基板３０１を、Ｏ２とＣＦ４を用いた異
方性のドライエッチングにより、５００〜２０００オン
グストローム、エッチングする。次に、前記フォトレジ
ストをマスクとして、イオン注入法によりＰウエル不純
物層３０４を形成する。
ＥＬ−ＰＨ）により、Ｎウエル領域上をフォトレジスト
で覆い、半導体基板３０１を、Ｏ２とＣＦ４を用いた異
方性のドライエッチングにより、５００〜２０００オン
グストローム、エッチングする。次に、前記フォトレジ
ストをマスクとして、イオン注入法によりＰウエル不純
物層３０４を形成する。
【００３９】なお、このフォトリソグラフィーによりＰ
ウエル領域とＮウエル領域とが一部重なってパターニン
グされるため、ＮウエルとＰウエルの境界部の領域３０
５のみ、半導体基板のエッチングが複数回行われるた
め、ウエル境界部の溝が深くなっている。Ｎウエル領域
の基板エッチング量とＰウエル領域の基板エッチング量
を同量にすることにより、Ｎウエル領域とＰウエル領域
との段差は発生しない。また、ウエル境界部の溝の深さ
は、Ｎウエル領域及びＰウエル領域の基板エッチング量
により決まってくる。この状態を示すのが図３（ｂ）で
ある。
ウエル領域とＮウエル領域とが一部重なってパターニン
グされるため、ＮウエルとＰウエルの境界部の領域３０
５のみ、半導体基板のエッチングが複数回行われるた
め、ウエル境界部の溝が深くなっている。Ｎウエル領域
の基板エッチング量とＰウエル領域の基板エッチング量
を同量にすることにより、Ｎウエル領域とＰウエル領域
との段差は発生しない。また、ウエル境界部の溝の深さ
は、Ｎウエル領域及びＰウエル領域の基板エッチング量
により決まってくる。この状態を示すのが図３（ｂ）で
ある。
【００４０】そして、１０００℃〜１１００℃の温度
で、４〜１２時間、約１％の酸素雰囲気で行なう熱アニ
ールにより、前記Ｎウエル領域及びＰウエル領域を半導
体基板中に拡散させ、Ｎウエル３０７及びＰウエル３０
８を形成するとともに、前記ウエル境界の溝を酸化によ
り埋め込み、トレンチ３０６を形成する。あるいは、Ｃ
ＶＤ法により酸化膜を半導体基板上に形成し、異方性の
ドライエッチングにより前記酸化膜をエッチングするこ
とにより、前記ウエル境界の溝を酸化膜で埋め込み、ト
レンチ３０６を形成する。この状態を示すのが図３
（ｂ）である。
で、４〜１２時間、約１％の酸素雰囲気で行なう熱アニ
ールにより、前記Ｎウエル領域及びＰウエル領域を半導
体基板中に拡散させ、Ｎウエル３０７及びＰウエル３０
８を形成するとともに、前記ウエル境界の溝を酸化によ
り埋め込み、トレンチ３０６を形成する。あるいは、Ｃ
ＶＤ法により酸化膜を半導体基板上に形成し、異方性の
ドライエッチングにより前記酸化膜をエッチングするこ
とにより、前記ウエル境界の溝を酸化膜で埋め込み、ト
レンチ３０６を形成する。この状態を示すのが図３
（ｂ）である。
【００４１】そして、半導体基板上に、パッド酸化膜及
びシリコン窒化膜を形成し、フォトリソグラフィー及び
エッチングにより、素子分離領域の前記シリコン窒化膜
を除去する。次に、パターニングされた前記シリコン窒
化膜をマスクとして選択酸化を行い、素子分離膜３０９
を形成し、前記シリコン窒化膜を除去する。そして、素
子活性領域上の前記パッド酸化膜を除去し、犠牲酸化膜
を全面に形成する。この状態を示すのが図３（ｄ）であ
る。以降は、通常の方法で、能動素子及び配線を形成す
る。なお、本実施例のフォトリソグラフィーは、ＮＷＥ
Ｌ−ＰＨを先に行ったが、ＰＷＥＬ−ＰＨを先に行って
も良いことは、言うまでもない。
びシリコン窒化膜を形成し、フォトリソグラフィー及び
エッチングにより、素子分離領域の前記シリコン窒化膜
を除去する。次に、パターニングされた前記シリコン窒
化膜をマスクとして選択酸化を行い、素子分離膜３０９
を形成し、前記シリコン窒化膜を除去する。そして、素
子活性領域上の前記パッド酸化膜を除去し、犠牲酸化膜
を全面に形成する。この状態を示すのが図３（ｄ）であ
る。以降は、通常の方法で、能動素子及び配線を形成す
る。なお、本実施例のフォトリソグラフィーは、ＮＷＥ
Ｌ−ＰＨを先に行ったが、ＰＷＥＬ−ＰＨを先に行って
も良いことは、言うまでもない。
【００４２】次に、本発明についての代表的な実施例の
パターンレイアウトを図４を用いて説明する。図４の４
０１の模様が、Ｐウエル領域４０４を覆うパターンレイ
アウトデータである。また、４０２の模様が、Ｎウエル
領域４０５を覆うパターンレイアウトデータである。ま
た、４０３の模様が、素子活性領域４０６を覆うパター
ンレイアウトデータである。そして、Ｐウエル領域４０
４とＮウエル領域４０５の境界にウエル境界のスペース
４０７がある。
パターンレイアウトを図４を用いて説明する。図４の４
０１の模様が、Ｐウエル領域４０４を覆うパターンレイ
アウトデータである。また、４０２の模様が、Ｎウエル
領域４０５を覆うパターンレイアウトデータである。ま
た、４０３の模様が、素子活性領域４０６を覆うパター
ンレイアウトデータである。そして、Ｐウエル領域４０
４とＮウエル領域４０５の境界にウエル境界のスペース
４０７がある。
【００４３】なお、このウエル境界のスペースは、”
（ＮＷＥＬ−ＰＨとＰＷＥＬ−ＰＨのアライメントエラ
ー）＋（ＮＷＥＬ−ＰＨ及びＰＷＥＬ−ＰＨの寸法交
差）”以上の寸法を有しているため、常に、ウエル境界
部に溝を形成することができる。また、このスペース
は、フォトリソグラフィーにおける最小寸法以下に加工
することが可能である。よって、ウエル境界部の溝が、
微細且つ均一に形成できるため、ウエル境界部の溝を容
易に埋め込むことができる。また、ウエル境界の溝は、
ＮＷＥＬ−ＰＨのマスク及びＰＷＥＬ−ＰＨのマスクに
より形成されるため、ウエル境界部のトレンチ形成のた
めの特別なマスクを必要としない。
（ＮＷＥＬ−ＰＨとＰＷＥＬ−ＰＨのアライメントエラ
ー）＋（ＮＷＥＬ−ＰＨ及びＰＷＥＬ−ＰＨの寸法交
差）”以上の寸法を有しているため、常に、ウエル境界
部に溝を形成することができる。また、このスペース
は、フォトリソグラフィーにおける最小寸法以下に加工
することが可能である。よって、ウエル境界部の溝が、
微細且つ均一に形成できるため、ウエル境界部の溝を容
易に埋め込むことができる。また、ウエル境界の溝は、
ＮＷＥＬ−ＰＨのマスク及びＰＷＥＬ−ＰＨのマスクに
より形成されるため、ウエル境界部のトレンチ形成のた
めの特別なマスクを必要としない。
【００４４】以上の製造方法及びパターンレイアウトを
用いることにより、通常のＬＯＣＯＳ法を用いながら
も、ウエル境界部にのみ、トレンチ分離を行えるため、
半導体装置において、微細化なウエル分離を実現でき
る。
用いることにより、通常のＬＯＣＯＳ法を用いながら
も、ウエル境界部にのみ、トレンチ分離を行えるため、
半導体装置において、微細化なウエル分離を実現でき
る。
【００４５】
【発明の効果】本発明によれば、通常のＬＯＣＯＳ法を
用いながらも、ウエル境界部にのみ、トレンチ分離を使
用できる。さらに、ウエル境界部に溝（トレンチ）をフ
ォトリソグラフィーにおける最小寸法以下に加工するこ
とが可能なため、通常のＬＯＣＯＳ法に見られるような
選択酸化により、ウエル境界部の溝を埋め込むことがで
きる。
用いながらも、ウエル境界部にのみ、トレンチ分離を使
用できる。さらに、ウエル境界部に溝（トレンチ）をフ
ォトリソグラフィーにおける最小寸法以下に加工するこ
とが可能なため、通常のＬＯＣＯＳ法に見られるような
選択酸化により、ウエル境界部の溝を埋め込むことがで
きる。
【００４６】あるいは、ウエル境界部に必要なトレンチ
をＮウエルのマスク及びＰウエルのマスクにより形成で
きるため、ウエル境界部のトレンチ用のマスクを必要と
しない。さらに、ウエル境界部のみに均一な分離幅のト
レンチを形成できるため、ＣＭＰ装置を用いずに、微細
なウエル分離を可能とする半導体装置の製造方法を提供
することができる。
をＮウエルのマスク及びＰウエルのマスクにより形成で
きるため、ウエル境界部のトレンチ用のマスクを必要と
しない。さらに、ウエル境界部のみに均一な分離幅のト
レンチを形成できるため、ＣＭＰ装置を用いずに、微細
なウエル分離を可能とする半導体装置の製造方法を提供
することができる。
【図１】本発明の半導体装置の製造方法の一実施例を示
す工程断面図。
す工程断面図。
【図２】本発明の半導体装置の製造方法の一実施例を示
すレイアウト図。
すレイアウト図。
【図３】本発明の半導体装置の製造方法の他の一実施例
を示す工程断面図。
を示す工程断面図。
【図４】本発明の半導体装置の製造方法の他の一実施例
を示すレイアウト図。
を示すレイアウト図。
【図５】従来の半導体装置の製造方法例を示す工程断面
図。
図。
【図６】従来の半導体装置の製造方法例を示す工程断面
図。
図。
【図７】従来の半導体装置の製造方法例を示す工程断面
図。
図。
１０１ 半導体基板 １０２ パッド酸化膜 １０３ シリコン窒化膜 １０４ フォトレジスト １０５ Ｎウエル領域の素子分離領域 １０６ Ｎウエル領域のウエル分離領域 １０７ Ｐウエル領域の素子分離領域 １０８ Ｐウエル領域のウエル分離領域 １０９ ウエル境界部の溝 １１０ 素子分離酸化膜 １１１ Ｎウエル １１２ Ｐウエル ２０１ レイアウトの凡例 ２０２ レイアウトの凡例 ２０３ Ｐウエル領域 ２０４ Ｎウエル領域上の素子活性領域 ２０５ Ｎウエル領域 ２０６ Ｐウエル領域上の素子活性領域 ２０７ ウエル境界のスペース ３０１ 半導体基板 ３０２ フォトレジスト ３０３ Ｎウエル不純物層 ３０４ Ｐウエル不純物層 ３０５ ウエル境界部の溝 ３０６ トレンチ ３０７ Ｎウエル ３０８ Ｐウエル ３０９ 素子分離酸化膜 ４０１ レイアウトの凡例 ４０２ レイアウトの凡例 ４０３ レイアウトの凡例 ４０４ Ｐウエル領域 ４０５ Ｎウエル領域 ４０６ 素子活性領域 ４０７ ウエル境界のスペース ５０１ 半導体基板 ５０２ パッド酸化膜 ５０３ シリコン窒化膜 ５０４ Ｎウエル不純物層 ５０５ Ｎウエル領域上の酸化膜 ５０６ Ｐウエル不純物層 ５０７ Ｎウエル ５０８ Ｐウエル ５０９ 素子分離酸化膜 ６０１ 半導体基板 ６０２ パッド酸化膜 ６０３ シリコン窒化膜 ６０４ 素子分離酸化膜 ６０５ Ｎウエル ６０６ Ｐウエル ７０１ 半導体基板 ７０２ パッド酸化膜 ７０３ シリコン窒化膜 ７０４ トレンチ分離の溝 ７０５ 酸化膜 ７０６ トレンチ ７０７ Ｎウエル ７０８ Ｐウエル
Claims (7)
- 【請求項１】第一導電型ウエル領域と第二導電型ウエル
領域とを有する相補型半導体装置の製造方法において、
半導体基板上に耐酸化性絶縁膜を形成する工程と、第一
導電型ウエル領域の素子分離領域及び第一導電型ウエル
領域のウエル分離領域をパターニングする工程と、前記
第一導電型ウエル領域の素子分離領域及び第一導電型ウ
エル領域のウエル分離領域の前記耐酸化性絶縁膜及び半
導体基板をエッチングする工程と、第二導電型ウエル領
域の素子分離領域及び第二導電型ウエル領域のウエル分
離領域をパターニングする工程と、前記第二導電型ウエ
ル領域の素子分離領域及び第二導電型ウエル領域のウエ
ル分離領域の前記耐酸化性絶縁膜及び半導体基板をエッ
チングする工程と同時に第一導電型ウエルと第二導電型
ウエルの境界に溝を形成する工程と、前記耐酸化性絶縁
膜をマスクとして、素子分離絶縁膜及びウエル分離酸化
膜を形成する工程を具備することを特徴とする半導体装
置の製造方法。 - 【請求項２】第一導電型領域と第二導電型領域とを有す
る相補型半導体装置の製造方法において、請求項１の記
載の第一導電型ウエル領域のウエル分離領域と第二導電
型ウエル領域のウエル分離領域のパターンが、第一導電
型ウエルと第二導電型ウエルの境界において重なってが
ことを特徴とする半導体装置の製造方法。 - 【請求項３】第一導電型領域と第二導電型領域とを有す
る相補型半導体装置の製造方法において、請求項２の記
載の第一導電型ウエルと第二導電型ウエルの境界におけ
るパターンの重なりが、第一導電型ウエルと第二導電型
ウエルのパターニングの際の合わせズレ及び寸法交差以
上あるを特徴とする半導体装置の製造方法。 - 【請求項４】第一導電型領域と第二導電型領域とを有す
る相補型半導体装置の製造方法において、第一導電型ウ
エル領域をパターニングする工程と、前記第一導電型ウ
エル領域の半導体基板をエッチングし、前記第一導電型
ウエル領域に第一導電型不純物を導入する工程と、第二
導電型ウエル領域をパターニングする工程と、前記第二
導電型ウエル領域をエッチングする工程と同時に第一導
電型ウエルと第二導電型ウエルの境界に溝を形成し、前
記第二導電型ウエル領域に第二導電型不純物を導入する
工程工程と、第一導電型ウエルと第二導電型ウエルの境
界に溝に絶縁膜を形成する工程を具備することを特徴と
する半導体装置の製造方法。 - 【請求項５】第一導電型領域と第二導電型領域とを有す
る相補型半導体装置の製造方法において、請求項４記載
のの第一導電型ウエル領域と第二導電型ウエル領域のパ
ターンが、第一導電型ウエルと第二導電型ウエルの境界
において重なってがことを特徴とする半導体装置の製造
方法。 - 【請求項６】第一導電型領域と第二導電型領域とを有す
る相補型半導体装置の製造方法において、請求項５記載
のの第一導電型ウエルと第二導電型ウエルの境界におけ
るパターンの重なりが、第一導電型ウエルと第二導電型
ウエルのパターニングの際の合わせズレ及び寸法交差以
上あるを特徴とする半導体装置の製造方法。 - 【請求項７】第一導電型領域と第二導電型領域とを有す
る相補型半導体装置の製造方法において、請求項４記載
のの第一導電型ウエル領域の半導体基板のエッチング量
と第二導電型ウエル領域の半導体基板のエッチング量と
が等しく、第一導電型ウエルと第二導電型ウエルの境界
の溝の深さが、第二導電型ウエル領域の半導体基板のエ
ッチング量により決まっていることを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9142722A JPH10335483A (ja) | 1997-05-30 | 1997-05-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9142722A JPH10335483A (ja) | 1997-05-30 | 1997-05-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10335483A true JPH10335483A (ja) | 1998-12-18 |
Family
ID=15322067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9142722A Withdrawn JPH10335483A (ja) | 1997-05-30 | 1997-05-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10335483A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100835780B1 (ko) * | 2001-06-29 | 2008-06-05 | 매그나칩 반도체 유한회사 | 반도체 장치의 소자분리막 형성 방법 |
-
1997
- 1997-05-30 JP JP9142722A patent/JPH10335483A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100835780B1 (ko) * | 2001-06-29 | 2008-06-05 | 매그나칩 반도체 유한회사 | 반도체 장치의 소자분리막 형성 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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